KR20110020153A - Ｓｅｅｄ 암호화 시스템의 ｆ－함수 처리 장치 및 방법 - Google Patents

Ｓｅｅｄ 암호화 시스템의 ｆ－함수 처리 장치 및 방법 Download PDF

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Abstract

마스킹(masking) 기법은 알고리즘 레벨에서 부채널 분석 공격을 방지하는 대표적인 기술로서, 원래의 암호화 되야 하는 데이터들에 랜덤(random)한 데이터를 더하거나, XOR(eXclusive OR) 연산하여, 수집된 전력파형이나 전자기파 데이터의 통계적인 분석을 통한 비밀정보 추출을 어렵게 하는 방법이다. 또한, SEED 알고리즘은 국내 표준 대칭키 암호화 알고리즘으로서, IC카드나 전자상거래 등에서 널리 사용하고 있다. 본 발명에서는, 이러한 SEED 알고리즘의 F-함수에 대해 마스킹 기법을 적용하여 일차 전력/전자파 부채널 분석 공격으로부터 안전한 SEED 알고리즘의 F-함수를 마련하고자 한다.
부채널, 마스킹, SEED, F-함수

Description

ＳＥＥＤ 암호화 시스템의 Ｆ－함수 처리 장치 및 방법{METHOD AND APPARATUS FOR PROCESSING F-FUNCTION IN SEED ENCRYPTION SYSTEM}
본 발명은 대칭키 암호화 기법의 하나인 SEED 암호화 기술에 관한 것으로, 특히, 일차 전력/전자파 부채널 분석 공격을 방지하는데 적합한 SEED 암호화 시스템의 F-함수 처리 장치 및 방법에 관한 것이다.
본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[2009-F-055-01, 부채널 공격 방지 원천 기술 및 안전성 검증 기술 개발].
부채널 공격은 암호화 알고리즘에 대한 강력한 공격 기법 중의 하나로서, 이러한 부채널 공격 기술은 점차 보안 제품에 대한 커다란 위협 요소가 되고 있다. 특히, 전력/전자파 부채널 분석은 암호 알고리즘 구동 시 소비되는 소비전력이나 발생하는 전자기파를 수집하여 이를 통계적인 분석을 통해 암호 알고리즘의 비밀정보(주로, 키 정보)를 분석해 내는 공격 방법이다.
이러한 전력/전자파 부채널 분석 공격을 막기 위해, 다양한 방지 기법이 제 시되고 있는데, 그 중 마스킹 기법은, 알고리즘 레벨에서 부채널 분석 공격을 방지하는 대표적인 방법이다. 마스킹 기법은 원래의 암호화 되야 하는 데이터들에 랜덤(random)한 데이터를 더하거나, 논리연산, 예를 들면 XOR(eXclusive OR) 연산하여, 수집된 전력파형이나 전자기파 데이터의 통계적인 분석을 통한 비밀정보 추출을 어렵게 하는 방법이다.
그런데, 이러한 종래의 마스킹 기법에서 마스킹 F-함수를 구성할 경우에는, 산술연산 마스킹 값, 예를 들면 232 모듈러 덧셈 마스킹 값을 논리연산 마스킹 값, 예를 들면 XOR 마스킹 값으로 변환하는 절차를 여러 번 사용해야 한다는 문제가 있다.
본 발명은 국내 표준 대칭키 암호 알고리즘으로 IC카드나 전자상거래 등에서 사용하고 있는 SEED 알고리즘의 F-함수를 일차 전력/전자파 부채널 분석 공격에 안전하도록 마스킹 방법을 이용하여 F-함수를 변형 설계하되, 마스킹 F-함수의 내부에서 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹 값을 논리연산 마스킹 값, 예컨대 XOR 마스킹 값으로 변환하는 절차를 한번도 사용하지 않도록 마스킹 F-함수를 설계할 수 있는 SEED 암호화 시스템의 F-함수 처리 기술을 마련하고자 한다.
본 발명의 과제를 해결하기 위한 SEED 암호화 시스템의 F-함수 처리 장치 에 따르면, SEED F-함수 입력값과 랜덤 마스킹 값을 논리 연산한 논리연산 마스킹 값을 산술연산 마스킹 값으로 변환하는 산술연산 마스킹 변환부와, 상기 산술연산 마스킹 변환부의 산술연산 마스킹 값을 입력으로 하여 산술연산 출력을 부여하는 마스킹 G-함수부를 포함할 수 있다.
여기서, 상기 SSED F-함수 입력값은 32-비트 데이터일 수 있다.
또한, 상기 랜덤 마스킹 값은 8-비트 랜덤 데이터를 이용한 32-비트 랜덤 마스킹 값일 수 있다.
또한, 상기 논리연산 마스킹 값은 불린(Boolean) 마스킹 값일 수 있다.
또한, 상기 불린 마스킹 값은 XOR(eXclusive OR) 마스킹 값일 수 있다.
또한, 상기 산술연산 마스킹 값은 232 모듈러 덧셈 마스킹 값일 수 있다.
또한, 상기 마스킹 G-함수부는 28 모듈러 덧셈 마스킹 값을 입력으로 XOR 마스킹 출력 값을 부여할 수 있다.
또한, 상기 마스킹 G-함수부는 32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환할 수 있다.
또한, 상기 마스킹 G-함수부는 상기 산술연산 마스킹 값을 입력으로 하여 제2의 논리연산 마스킹 값을 출력하기 위한 마스킹된 S-박스 테이블을 생성할 수 있 다.
본 발명의 과제를 해결하기 위한 SEED 암호화 시스템의 F-함수 처리 방법 에 따르면, SEED F-함수 입력값과 랜덤 마스킹 값을 논리 연산한 논리연산 마스킹 값을 산술연산 마스킹 값으로 변환하는 과정과, 변환되는 상기 산술연산 마스킹 값을 입력으로 하여 산술연산 출력을 부여하는 과정과, 상기 변환하는 과정 및 부여하는 과정을 통해 전체 마스킹 F-함수를 생성하는 과정을 포함할 수 있다.
여기서, 상기 SSED F-함수 입력값은 32-비트 데이터일 수 있다.
또한, 상기 랜덤 마스킹 값은 8-비트 랜덤 데이터를 이용한 32-비트 랜덤 마스킹 값일 수 있다.
또한, 상기 논리연산 마스킹 값은 불린(Boolean) 마스킹 값일 수 있다.
또한, 상기 불린 마스킹 값은 XOR(eXclusive OR) 마스킹 값일 수 있다.
또한, 상기 산술연산 마스킹 값은 232 모듈러 덧셈 마스킹 값일 수 있다.
또한, 상기 마스킹 G-함수부는 28 모듈러 덧셈 마스킹 값을 입력으로 XOR 마스킹 출력 값을 부여할 수 있다.
또한, 상기 방법은, 상기 28 모듈러 덧셈 마스킹 값을 입력으로 상기 XOR 마스킹 출력 값을 줄 수 있는 마스킹된 상기 S-박스 테이블을 생성하는 과정과, 232 모듈러 덧셈 마스킹된 값을 상기 28 모듈러 덧셈 마스킹값으로 변환하는 과정을 더 포함할 수 있다.
또한, 상기 마스킹된 S-박스 테이블은, 상기 산술연산 마스킹 값을 입력으로 하여 제2의 논리연산 마스킹 값을 출력할 수 있다.
또한, 상기 방법은, 32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환하는 과정을 더 포함할 수 있다.
본 발명의 과제를 해결하기 위한 SEED 암호화 시스템의 F-함수 처리 방법 에 따르면, 랜덤 마스킹 값을 선택하는 과정과, 산술연산 마스킹 입력으로 논리연산 마스킹 출력을 부여하는 마스킹 S-박스 테이블을 생성하는 과정과, 32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환하는 과정과, 상기 생성하는 과정 및 변환하는 과정을 이용한 산술연산 입력으로 산술연산 출력을 부여하는 마스킹 G-함수를 생성하는 과정과, 전체 마스킹 F-함수를 생성하는 과정을 포함할 수 있다.
본 발명에 의하면, 국내 표준 대칭키 알고리즘인 SEED에 대한 일차 전력/전자기파 부채널 분석 공격을 방지할 수 있는 SEED의 마스킹 F-함수 설계 기술을 마련함으로써, 마스킹 F-함수의 내부에서 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹 값을 논리연산 마스킹 값, 예컨대 XOR 마스킹 값으로 변환하는 절차를 한번도 사용하지 않도록 마스킹 F-함수를 설계하여 구현 효율성을 높일 수 있다.
SEED F-함수에서는, 도 1에 도시한 바와 같이, 이진 연산과, 비선형 S-box 연산, 그리고 232 비트 모듈러 덧셈 연산(산술연산)으로 이루어져 있어서, 기본적으로 마스킹 F-함수를 구성하기 위해서는 아래와 같은 3가지의 추가 알고리즘들이 필요하다.
(1) MS-box: 논리연산 마스킹 입력, 예컨대 XOR 마스킹 입력을 XOR 마스킹 출력으로 하는 마스킹 S-box 테이블
(2) B2A: 논리연산 마스킹 값, 예컨대 XOR 마스킹(Boolean masking) 값을 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹(Arithmetic masking) 값으로 변환하는 알고리즘
(3) A2B: 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹 값을 논리연산마스킹 값, 예컨대 XOR 마스킹 값으로 변환하는 알고리즘
본 발명에서는, 28 모듈러 덧셈 마스킹 입력, XOR 마스킹 출력인 새로운 마스킹 S-box 테이블을 사용하여, XOR 마스킹을 232 모듈러 덧셈 마스킹으로 변환하는 알고리즘(B2A)만을 사용하고, 232 모듈러 덧셈 마스킹을 XOR 마스킹으로 변환하는 알고리즘(A2B)이 마스킹 F-함수 내부에서 필요하지 않도록 설계, 즉 산술연산 마스킹 변환 알고리즘만이 사용되도록 설계하여 마스킹 F-함수의 효율성을 높이도록 한 것을 특징으로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 도면부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
첨부된 블록도의 각 블록과 흐름도의 각 단계의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수도 있다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 블록도의 각 블록 또는 흐름도의 각 단계에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 블록도의 각 블록 또는 흐름도 각 단계에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 블록도의 각 블록 및 흐름도의 각 단계에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록 또는 각 단계는 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또한, 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 SEED 암호화 시스템의 F-함수 처리 장치 및 방법을 설명하기 위한 마스킹 F-함수의 설계 구조를 예시한 것이다.
도 2에 예시한 바와 같이, 본 실시예에 따른 SEED 암호화 시스템의 F-함수 처리 장치는, 논리 연산기(10)(12)(14)(16)(18), 산술 연산기(20)(22), 산술연산 마스킹 변환부(B2A)(400)(402), 마스킹 G-함수부(MG)(500)(502)(504), 산술연산부(MA)(600)(602)(604)를 포함할 수 있다.
또한, 도 2에서 R0(100), R1(101)은 32-비트 랜덤 마스킹 데이터로서, 이러한 32-비트 랜덤 마스킹 데이터는 8-비트 랜덤 데이터인 r0, r을 이용하여 다음 [수학식 1]과 같이 구성될 수 있다.
Figure 112009076640556-PAT00001
여기서, "｜"는 데이터의 병렬연결을 의미한다.
C(200) 및 D(200)는 SEED F-함수 입력값, C'(200') 및 D'(202')는 SEED F-함수 출력값을 각각 의미하는 것으로, 이들 값들은, 예를 들면 32-비트 데이터로 이루어질 수 있다.
K0(300) 및 K1(302)은 각각 SEED F-함수의 왼쪽과 오른쪽 라운드 키(round key)를 의미한다.
도 2에 예시한 바와 같이, 논리 연산기(10, 12, 14, 16, 18)는, 예를 들면 XOR(eXclusive OR) 연산기가 적용될 수 있으며, 산술 연산기(20, 22)는, 예를 들면 232 모듈러 덧셈 연산기가 적용될 수 있을 것이다.
산술연산 마스킹 변환부(400)(402)는, 논리연산 마스킹 값, 예컨대 XOR 마스킹(Boolean masking) 값을 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹(Arithmetic masking) 값으로 변환하는 역할을 수행하는 수단으로서, 예를 들면 산술연산 마스킹 변환부(400)은 논리 연산기(12)를 통해 입력되는 논리연산 값을 산술연산 마스킹 값으로 변환할 수 있다.
이러한 산술연산 마스킹 변환부(400)(402)는, 기존의 다양한 변환 기법이 적용될 수 있음을 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
마스킹 G-함수부(MG)(500)(502)(504)는 산술연산 마스킹 값, 예컨대 28 모듈러 덧셈 마스킹 값을 입력으로 하고, 논리연산 마스킹 값, 예컨대 XOR 마스킹 값을 출력할 수 있는 마스킹 된 S-박스(box) 테이블을 생성하며, 이를 통해 산술연산 입력으로 산술연산 출력을 주는 마스킹 G-함수를 출력하는 역할을 한다.
이때의 마스킹 S-박스 테이블 생성 기법은 도 3에 예시한 바와 같다.
도 3에 예시한 바와 같이, 마스킹 S-박스 생성 기법의 특징은, 기존의 XOR 마스킹 입력과 XOR 마스킹 출력을 가지는 마스킹 S-박스와는 달리, 28 모듈러 덧셈 마스킹 값을 입력으로 XOR 마스킹 출력 값을 줄 수 있는 마스킹 된 S-박스 테이블을 생성할 수 있다는 점이다.
도 4는 마스킹 G-함수(MG)에 대해 기술하고 있으며, 마스킹 G-함수의 입력은 232 모듈러 덧셈 마스킹 X', R, X'=X-R mod 232 이며, 마스킹 G-함수의 출력은 Z'=Z-R0, Z=G(X)이다(여기서, G(X)는 원래의 SEED G-함수의 출력 값을 의미할 수 있다.).
도 4에서 C32 ,8(X', r)은, 232 모듈러 덧셈 마스킹된 값을 각 바이트 단위의 28 덧셈 마스킹된 값으로 변환해 주는 알고리즘을 의미할 수 있다.
이러한 도 4의 C32 ,8(X', r) 함수는 도 5와 같이 구성될 수 있으며, C32 ,8(X', r) 함수는 232 모듈러 덧셈 마스킹 입력을 각 바이트 단위의 모듈러 덧셈 마스킹 값으로 변환해 주는 알고리즘이다.
도 4에서 마스킹 G-함수는 232 모듈러 덧셈 마스킹이 된 입력 값으로부터 도 3의 마스킹 S-박스를 이용하여 SEED G-함수와 동일한 절차를 수행한 후, 산술연산(232 모듈러 덧셈) 마스킹 변환부(B2A)를 이용하여 산술연산 마스킹 된, 즉 232 모듈러 덧셈 마스킹 된 값으로 출력을 하도록 하여, 일반적인 마스킹 G-함수의 입력 과 출력이 XOR 마스킹된 값인 것과는 다른 구조를 가지고 있으며, 이를 통해 마스킹 G-함수 이후, 산술(232 모듈러 덧셈) 연산부(MA)(600)의 입력을 위해 추가의 변환 기법, 즉 232 모듈러 덧셈 마스킹을 XOR 마스킹으로 변환하는 기법이 필요하지 않아 연산 효율성을 높일 수 있다.
한편, 도 2에서 산술연산부(MA)(600)(6002)(604)는, 예컨대 232 모듈러 덧셈부가 적용될 수 있으며, 이러한 산술연산부(MA)(600)(6002)(604), 특히 산술연산부(MA)(600)는 도 6에 예시한 바와 같이, 마스킹 된 입력에 대한 232 모듈러 덧셈 연산을 수행할 수 있다.
도 6에서 산술연산부(MA)(600)는 R0로 232 모듈러 덧셈 마스킹된 두 개의 입력 X'=X-R0 mod 232, Y'=Y-R0 mod 232를, R로 232 모듈러 덧셈 마스킹된 값(X+Y)-R mod 232를 각각 출력할 수 있을 것이다.
끝으로, 도면부호 1000은, 덧셈 마스킹 제거를 설명하는 것으로, 한 라운드에 대한 마스킹 F-함수 설계방법만을 기술하기 때문에 덧셈 마스킹된 값을 제거하는 절차를 나타내고 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 국내 표준 대칭키 알고리즘인 SEED에 대한 일차 전력/전자기파 부채널 분석 공격을 방지할 수 있는 SEED의 마스킹 F-함수 설계 기술을 마련함으로써, 마스킹 F-함수의 내부에서 산술연산 마스킹 값, 예컨대 232 모듈러 덧셈 마스킹 값을 논리연산 마스킹 값, 예컨대 XOR 마스킹 값으로 변환하는 절차를 한번도 사용하지 않도록 마스킹 F-함수를 설계하여 구현 효율성을 높일 수 있다.
도 1은 SEED F-함수의 예시도,
도 2는 본 실시예에 따른 SEED 암호화 시스템의 F-함수 처리 기법을 설명하는 예시도,
도 3은 본 실시예에 따른 마스킹 S-box 생성을 설명하는 예시도,
도 4는 본 실시예에 따른 마스킹 G-함수를 설명하는 예시도,
도 5는 도 4의 C32 ,8(X’, r) 기법을 설명하는 예시도.
도 6은 본 실시예에 따른 마스킹 덧셈 알고리즘을 설명하는 예시도.

Claims (20)

  1. SEED F-함수 입력값과 랜덤 마스킹 값을 논리 연산한 논리연산 마스킹 값을 산술연산 마스킹 값으로 변환하는 산술연산 마스킹 변환부와,
    상기 산술연산 마스킹 변환부의 산술연산 마스킹 값을 입력으로 하여 산술연산 출력을 부여하는 마스킹 G-함수부를 포함하는
    SEED 암호화 시스템의 F-함수 처리 장치.
  2. 제 1 항에 있어서,
    상기 SSED F-함수 입력값은 32-비트 데이터인
    SEED 암호화 시스템의 F-함수 처리 장치.
  3. 제 1 항에 있어서,
    상기 랜덤 마스킹 값은 8-비트 랜덤 데이터를 이용한 32-비트 랜덤 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 장치.
  4. 제 1 항에 있어서,
    상기 논리연산 마스킹 값은 불린(Boolean) 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 장치.
  5. 제 4 항에 있어서,
    상기 불린 마스킹 값은 XOR(eXclusive OR) 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 장치.
  6. 제 1 항에 있어서,
    상기 산술연산 마스킹 값은 232 모듈러 덧셈 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 장치.
  7. 제 1 항에 있어서,
    상기 마스킹 G-함수부는 28 모듈러 덧셈 마스킹 값을 입력으로 XOR 마스킹 출력 값을 부여하는
    SEED 암호화 시스템의 F-함수 처리 장치.
  8. 제 1 항에 있어서,
    상기 마스킹 G-함수부는 32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환하는
    SEED 암호화 시스템의 F-함수 처리 장치.
  9. 제 1 항에 있어서,
    상기 마스킹 G-함수부는 상기 산술연산 마스킹 값을 입력으로 하여 제2의 논리연산 마스킹 값을 출력하기 위한 마스킹된 S-박스 테이블을 생성하는
    SEED 암호화 시스템의 F-함수 처리 장치.
  10. SEED F-함수 입력값과 랜덤 마스킹 값을 논리 연산한 논리연산 마스킹 값을 산술연산 마스킹 값으로 변환하는 과정과,
    변환되는 상기 산술연산 마스킹 값을 입력으로 하여 산술연산 출력을 부여하는 과정과,
    상기 변환하는 과정 및 부여하는 과정을 통해 전체 마스킹 F-함수를 생성하는 과정을 포함하는
    SEED 암호화 시스템의 F-함수 처리 방법.
  11. 제 10 항에 있어서,
    상기 SSED F-함수 입력값은 32-비트 데이터인
    SEED 암호화 시스템의 F-함수 처리 방법.
  12. 제 10 항에 있어서,
    상기 랜덤 마스킹 값은 8-비트 랜덤 데이터를 이용한 32-비트 랜덤 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 방법.
  13. 제 10 항에 있어서,
    상기 논리연산 마스킹 값은 불린(Boolean) 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 방법.
  14. 제 13 항에 있어서,
    상기 불린 마스킹 값은 XOR(eXclusive OR) 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 방법.
  15. 제 10 항에 있어서,
    상기 산술연산 마스킹 값은 232 모듈러 덧셈 마스킹 값인
    SEED 암호화 시스템의 F-함수 처리 방법.
  16. 제 10 항에 있어서,
    상기 마스킹 G-함수부는 28 모듈러 덧셈 마스킹 값을 입력으로 XOR 마스킹 출력 값을 부여하는
    SEED 암호화 시스템의 F-함수 처리 방법.
  17. 제 16 항에 있어서,
    상기 방법은,
    상기 28 모듈러 덧셈 마스킹 값을 입력으로 상기 XOR 마스킹 출력 값을 줄 수 있는 마스킹된 S-박스 테이블을 생성하는 과정과,
    232 모듈러 덧셈 마스킹된 값을 상기 28 모듈러 덧셈 마스킹값으로 변환하는 과정을 더 포함하는
    SEED 암호화 시스템의 F-함수 처리 방법.
  18. 제 17 항에 있어서,
    상기 마스킹된 S-박스 테이블은,
    상기 산술연산 마스킹 값을 입력으로 하여 제2의 논리연산 마스킹 값을 출력하는
    SEED 암호화 시스템의 F-함수 처리 방법.
  19. 제 10 항에 있어서,
    상기 방법은,
    32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환하는 과정을 더 포함하는
    SEED 암호화 시스템의 F-함수 처리 방법.
  20. 랜덤 마스킹 값을 선택하는 과정과,
    산술연산 마스킹 입력으로 논리연산 마스킹 출력을 부여하는 마스킹 S-박스 테이블을 생성하는 과정과,
    32-비트 산술연산 마스킹을 8-비트 산술연산 마스킹으로 변환하는 과정과,
    상기 생성하는 과정 및 변환하는 과정을 이용한 산술연산 입력으로 산술연산 출력을 부여하는 마스킹 G-함수를 생성하는 과정과,
    전체 마스킹 F-함수를 생성하는 과정을 포함하는
    SEED 암호화 시스템의 F-함수 처리 방법.
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