KR20110017031A - Double binary turbo encoder, double binary turbo decoder and power line communication system including the same - Google Patents

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KR20110017031A
KR20110017031A KR1020090074503A KR20090074503A KR20110017031A KR 20110017031 A KR20110017031 A KR 20110017031A KR 1020090074503 A KR1020090074503 A KR 1020090074503A KR 20090074503 A KR20090074503 A KR 20090074503A KR 20110017031 A KR20110017031 A KR 20110017031A
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정용식
김진영
김은철
이재선
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광운대학교 산학협력단
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Abstract

PURPOSE: A double binary turbo encoder, a double binary turbo decoder and a power line communication system including the same capable of improving system performance are provided to improve BER performance by using a double binary turbo encoder method. CONSTITUTION: A transmission device(100) includes a double binary turbo encoder. The double binary turbo encoder encodes data stream. The double binary turbo encoder encodes data in a double binary turbo encoder method. A PLC(Power Line Communication) channel(190) transmits the encoded signal from the transmission device. A receiving device includes a double binary turbo decoder. The double binary turbo decoder decodes the decoded signal.

Description

이중 이진 터보 인코더, 이중 이진 터보 디코더 및 이를 포함하는 전력선 통신 시스템 {Double binary turbo encoder, double binary turbo decoder and power line communication system including the same}Double binary turbo encoder, double binary turbo decoder and power line communication system including the same

본 발명은 전력선 통신 시스템에 관한 것으로서, 더욱 상세하게는 신호 오류 검파 및 정정 성능을 향상시킬 수 있는 인코더 및 디코더를 포함하는 전력선 통신 시스템에 관한 것이다. The present invention relates to a power line communication system, and more particularly, to a power line communication system including an encoder and a decoder capable of improving signal error detection and correction performance.

일반적으로 전력선 통신(PLC; Power Line Communication)은 상용 교류 신호를 전송 매체로 하여 전력선으로 데이터를 통신하는 방식으로, 상용 교류 전원인 60Hz의 정현파에 중심 주파수(carrier)를 실어 통신하게 이루어져, 가정이나 사무실 또는 공장 내의 모든 전원선이 통신선로가 되는 것이다.In general, power line communication (PLC) is a method of communicating data through a power line using a commercial AC signal as a transmission medium, and is performed by carrying a carrier on a sinusoidal wave of 60 Hz, which is a commercial AC power source. All power lines in an office or factory become communication lines.

즉, 별도의 통신 선로를 설치하지 않아도 통신망을 구축할 수 있는 이점이 있기 때문에 가정이나 사무실 또는 공장 등에서 구비하고 있는 다수의 기기 또는 장치를 원격 조정하기 위해 전력선 통신(PLC)이 널리 사용되고 있는 실정이다.That is, power line communication (PLC) is widely used to remotely control a large number of devices or devices provided in a home, office, or factory because there is an advantage of establishing a communication network without installing a separate communication line. .

전력선 통신(PLC)을 이용하여 가정이나 회사에서 사용하고 있는 각종 에너지 예를 들어, 전기, 수도, 온수, 가스 등의 사용량을 측정한 계량기(또는 검침기)의 계량 값을 검침원이 직접 방문하지 않고도 원거리의 관리회사에서 데이터를 검침할 수가 있는 것이다. 그러나, 종래에 실시하고 있는 전력선 통신장치는 전력선으로부터 잡음 (noise)에 약하다는 문제점이 있다.Using the power line communication (PLC), the meter or the meter (or meter) that measures the amount of energy used in the home or company, for example, electricity, water, hot water, and gas, can be used for long distances without the visitor directly visiting the meter. The company's management company can read the data. However, the conventional power line communication apparatus has a problem in that it is weak to noise from the power line.

도 1은 일반적인 전력선 통신 시스템의 블록도이다. 도 1은 OFDM(Orthogonal Frequency Division Multiplexing) 방식이 적용된 전력선 통신 시스템의 예이며, 전력선 통신 시스템은 크게 송신단(10)과 수신단(20)으로 구분할 수 있다. 1 is a block diagram of a general power line communication system. 1 illustrates an example of a power line communication system to which an orthogonal frequency division multiplexing (OFDM) scheme is applied, and a power line communication system may be largely divided into a transmitter 10 and a receiver 20.

도 1을 참조하면, 컨볼루셔널 인코더(13)는 입력된 데이터 스트림(11)을 부호화되고, 직/병렬 컨버터(15)는 직렬의 데이터 스트림을 병렬 데이터 스트림으로 변환한다. 그리고, 맵퍼(15)는 BPSK, QPSK, 16QAM 등의 신호 성좌 개념을 사용하여 병렬 데이터 스트림을 맵핑하고, 맵핑된 데이터 스트림은 가상 캐리어부(19)를 거쳐 IFFT부(21)에서 IFFT(Inverse Fast Fourier Transform)값이 계산된다. 병/직렬 컨버터(23)에서는 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하고, 변환된 직렬 데이터 스트림은 CP 삽입부(25)를 통해 사이클릭 프레픽스(CP)가 삽입되어 PLC 채널(27)을 통해 수신단(20)으로 전송된다. Referring to FIG. 1, the convolutional encoder 13 encodes an input data stream 11, and the serial / parallel converter 15 converts a serial data stream into a parallel data stream. In addition, the mapper 15 maps parallel data streams using a signal constellation concept such as BPSK, QPSK, 16QAM, etc., and the mapped data streams pass through the virtual carrier unit 19 through the IFFT unit 21 in the IFFT (Inverse Fast). Fourier Transform) value is calculated. The parallel / serial converter 23 converts the parallel data stream into a serial data stream, and the converted serial data stream is inserted with the cyclic prefix CP through the CP inserter 25 and then through the PLC channel 27. It is transmitted to the receiving end 20.

PLC 채널(27)을 통해 수신단(20)으로 전송되는 신호 x(n)은 다음과 같은 [수학식1]로 표현할 수 있다.The signal x (n) transmitted to the receiving end 20 through the PLC channel 27 may be expressed by Equation 1 below.

[수학식1][Equation 1]

Figure 112009049338640-PAT00001
Figure 112009049338640-PAT00001

여기서 n=1,2,...,Nc-1이고 Nc≥2K+1이다. Where n = 1,2, ..., N c -1 and N c ≥2K + 1.

수신단(20)에 전송된 데이터 스트림은 CP 제거부(29)를 통해 CP가 제거되고, 직/병렬 컨버터(31)는 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환한다. FFT(33)에서 데이터 스트림의 FFT값이 계산되고, 가상 캐리어 제거부(35)는 데이터의 가상 캐리어를 제거한다. 디맵퍼(37)에서 디맵핑(demapping)된 병렬 데이터 스트림을 병/직렬 컨버터(39)는 직렬 데이터 스트림으로 변환하고, 마지막으로 컨볼루셔널 디코더(41)에서 데이터를 복호하여 출력한다. The CP is removed from the data stream transmitted to the receiver 20 through the CP remover 29, and the serial / parallel converter 31 converts the serial data stream into a parallel data stream. In the FFT 33, the FFT value of the data stream is calculated, and the virtual carrier removing unit 35 removes the virtual carrier of the data. The parallel data stream de-mapped by the demapper 37 converts the parallel data stream into a serial data stream, and finally the data is decoded and output by the convolutional decoder 41.

임펄스 노이즈를 베르누이-가우시안 프로세스로 가정하면 다음 [수학식2]와 같이 나타낼 수 있다. Assuming that the impulse noise is a Bernoulli-Gaussian process, it can be expressed as Equation 2 below.

[수학식2]&Quot; (2) "

u(n)=b(n)g(n)u (n) = b (n) g (n)

여기서, b(n)은 베르누이 프로세스, g(n)은 평균값 0이고 분산이 2σ2 u인 복소 WGN(White Gaussian Noise)이다. Where b (n) is a Bernoulli process, g (n) is a complex White Gaussian Noise (WGN) with an average value of 0 and a variance of 2σ 2 u .

종래 이와 같은 전력선 통신 시스템에서 임펄스 노이즈와 같이 순간적으로 큰 노이즈로 인해 열화된 BER(Bit Error Rate) 성능을 나타내게 된다. In such a power line communication system, a bit error rate (BER) performance deteriorated due to instantaneous large noise such as impulse noise is exhibited.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, BER 성능을 향상시키기 위한 인코딩 기법이 적용된 인코더를 제공하는데 그 목적이 있다. The present invention has been made to solve the above problems, and an object thereof is to provide an encoder to which an encoding technique for improving BER performance is applied.

또한, 본 발명은 BER 성능을 향상시키기 위한 디코딩 기법이 적용된 디코더를 제공하는데 그 목적이 있다. Another object of the present invention is to provide a decoder to which a decoding technique for improving BER performance is applied.

또한, 본 발명은 BER 성능을 향상시키기 위한 인코딩 및 디코딩 기법이 적용된 전력선 통신 시스템을 제공하는데 그 목적이 있다. Another object of the present invention is to provide a power line communication system to which an encoding and decoding technique for improving BER performance is applied.

이와 같은 목적을 달성하기 위한 본 발명은 데이터 스트림을 입력받아 부호화하여 송신하고, 데이터를 두 번 인코딩하는 방식으로 부호화하는 이중 이진 터보 인코더를 포함하는 송신장치, 상기 송신장치로부터 부호화된 신호를 전송하기 위한 전력선 통신 채널인 PLC 채널 및 상기 PLC 채널을 통해 부호화된 신호를 수신하고, 상기 이중 이진 터보 인코더에 의하여 부호화된 신호를 복호화하기 위한 이중 이진 터보 디코더를 포함하는 복호화하는 수신장치를 포함한다. In order to achieve the above object, the present invention provides a transmitter comprising a dual binary turbo encoder that receives a data stream, encodes and transmits the data stream, and encodes the data twice, and transmitting the encoded signal from the transmitter. And a receiving device including a PLC channel, which is a power line communication channel, and a double binary turbo decoder for receiving a coded signal through the PLC channel and decoding a signal encoded by the dual binary turbo encoder.

상기 송신장치는 상기 이중 이진 터보 인코더에서 부호화된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하기 위한 제1 직/병렬 컨버터, 상기 제1 직/병렬 컨버터에서 변환된 병렬 데이터 스트림을 데이터 심볼에 맵핑(mapping)하기 위한 맵퍼(mapper, 상기 맵퍼로부터 출력된 신호를 역 고속 푸리에 변환(Inverse Fast Fourier Transform, 이하 "IFFT"라 함)하기 위한 IFFT부, 상기 IFFT부에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하기 위한 제1 병/직렬 컨버터 및 상기 제1 병/직렬 컨버터에서 출력된 직렬 데이터 스트림에 사이클릭 프레픽스(Cyclic Prefix, 이하 "CP"라 함)를 삽입하기 위한 CP 삽입부를 포함할 수 있다. The transmitter is configured to map a serial data stream encoded by the dual binary turbo encoder to a parallel data stream, and to map a parallel data stream converted by the first serial / parallel converter to a data symbol. An IFFT unit for converting a signal output from the mapper into an Inverse Fast Fourier Transform (IFFT), and a parallel data stream output from the IFFT unit as a serial data stream. And a CP inserter for inserting a cyclic prefix (hereinafter referred to as "CP") to the serial data stream outputted from the first bottle / serial converter for conversion. .

상기 수신 장치는 상기 PLC 채널을 통해 수신된 데이터의 CP를 제거하기 위한 CP 제거부, 상기 CP 제거부에서 출력된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하기 위한 제2 직/병렬 컨버터, 상기 제2 직/병렬 컨버터에서 출력된 병렬 데이터 스트림을 고속 푸리에 변환(Fast Fourier Transform, 이하 "FFT"라 함)하기 위한 FFT부, 상기 FFT부에서 출력된 데이터를 디맵핑(demapping)하기 위한 디맵퍼(demapper) 및 상기 디맵퍼에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하여 상기 이중 이진 터보 디코더에 전달하기 위한 제2 병/직렬 컨버터를 더 포함할 수 있다. The receiving device may include a CP removing unit for removing a CP of data received through the PLC channel, a second serial / parallel converter for converting a serial data stream output from the CP removing unit into a parallel data stream, and the second FFT unit for fast Fourier transform (FFT) for parallel data streams output from the serial / parallel converter, and demapper for demapping the data output from the FFT unit. And a second parallel / serial converter for converting the parallel data stream output from the demapper into a serial data stream and delivering the same to the dual binary turbo decoder.

상기 이중 이진 터보 인코더는 입력된 데이터를 인코딩하기 위한 구성 인코더, 입력된 데이터를 컨볼루셔널 터보 코드(Convolutional Turbo Code, CTC)로 인터리브(interleave)하기 위한 CTC 인터리버, 입력된 데이터가 상기 구성 인코더에 직접 입력되도록 입력단과 상기 구성 인코더를 연결시키거나 또는 상기 CTC 인터리버에서 인터리브된 데이터가 상기 구성 인코더에 입력되도록 상기 CTC 인터리버와 상기 구성 인코더를 연결시키도록 스위칭동작을 수행하는 스위칭부를 포함할 수 있다. The dual binary turbo encoder is a constituent encoder for encoding input data, a CTC interleaver for interleaving the input data into a convolutional turbo code (CTC), and the input data is input to the constituent encoder. And a switching unit configured to connect an input terminal and the component encoder to be directly input or to connect the CTC interleaver and the component encoder so that data interleaved in the CTC interleaver is input to the component encoder.

상기 구성 인코더는 제1데이터와 제2데이터를 가산하기 위한 제1가산기, 상기 제1가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제1시프트 레지스터, 상기 제1시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제2가산기, 상기 제2가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제2시프트 레지스터, 상기 제2시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제3가산기, 상기 제3가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제3시프트 레지스터, 상기 제3시프트 레지스터에서 나온 신호와 상기 제1가산기에서 나온 신호를 가산하기 위한 제4가산기, 상기 제4가산기에서 나온 신호와 상기 제2시프트 레지스트에서 나온 신호를 가산하기 위한 제5가산기 및 상기 제4가산기에서 나온 신호와 상기 제5가산기에서 나온 신호를 입력으로 하여 펑쳐링(puncturing) 패턴을 적용하는 펑쳐링부를 포함할 수 있다. The constituent encoder includes a first adder for adding first data and second data, a first shift register for digitally shifting a signal from the first adder, a signal from the first shift register and the second A second adder for adding data, a second shift register for digitally shifting a signal from the second adder, a third adder for adding a signal from the second shift register and the second data, the A third shift register for digitally shifting a signal from a third adder, a fourth adder for adding a signal from the third shift register and a signal from the first adder, a signal from the fourth adder and A fifth adder for adding a signal from the second shift resist and a signal from the fourth adder and the fifth It may include a puncturing unit for applying a puncturing pattern to the input signal from the adder.

상기 제1가산기에는 상기 제1시프트 레지스터에서 나온 신호가 피드백되어 입력될 수 있다. 또한, 상기 제1가산기에는 상기 제3시프트 레지스터에서 나온 신호가 피드백되어 입력될 수 있다. The signal from the first shift register may be fed back to the first adder. In addition, a signal from the third shift register may be fed back to the first adder.

상기 이중이진 터보 디코더는, 입력된 신호를 디모듈레이팅(demodulating)하고 디멀티플렉싱(demultiplexing)하기 위한 디모듈레이터 및 디멀티플렉싱부, 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제1 패리티 신호 및 시스테마틱 정보(Systematic information)를 SISO(Soft Input Soft Output) 방식으로 디코딩하기 위한 제1 SISO 디코더, 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제2 패리티 신호 및 시스테마틱 정보를 SISO 방식으로 디코딩하기 위한 제2 SISO 디코더, 상기 제1 SISO 디코더에서 나온 신호를 인터리브하여 상기 제2 SISO 디코더에 전달하기 위한 인터리버 및 상기 제2 SISO 디코더에서 나온 신호를 디인터리브하기 위한 디인터리버를 포함할 수 있다. The dual binary turbo decoder may include a demodulator and a demultiplexer for demodulating and demultiplexing an input signal, a first parity signal and a systomatic information from the demodulator and a demultiplexer. a first SISO decoder for decoding information (SISO) by a soft input soft output (SISO) scheme, a second SISO decoder for decoding the second parity signal and systematic information from the demodulator and demultiplexer by the SISO scheme, and It may include an interleaver for interleaving a signal from the first SISO decoder to the second SISO decoder and a deinterleaver for deinterleaving the signal from the second SISO decoder.

상기 디모듈레이터 및 디멀티플렉싱부는 트렐리스(trellis) 멀티플렉서를 통해 제1/제2 패리티 비트와 시스테마틱 정보 비트를 구분할 수 있다. The demodulator and the demultiplexer may distinguish between the first and second parity bits and the cysmatic information bits through a trellis multiplexer.

상기 이중이진 터보 디코더는 맥스 로그 맵(Max log-MAP) 알고리즘을 이용하여 신호를 복호화할 수 있다. The dual binary turbo decoder may decode a signal using a Max log-MAP algorithm.

본 발명에 의하면 전력선 통신 시스템에서 이중 이진 터보 인코더 방식을 사용함으로써 BER 성능을 향상시키고 전반적인 시스템 성능을 개선할 수 있는 효과가 있다. According to the present invention, by using the dual binary turbo encoder method in the power line communication system, there is an effect of improving BER performance and overall system performance.

또한, 전력선 채널에서 임펄스 노이즈에 의한 채널 상태의 열화를 방지할 수 있는 강력한 오류정정 효과가 있다. In addition, there is a strong error correction effect that can prevent the degradation of the channel state by the impulse noise in the power line channel.

이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. In describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명의 일 실시예에 따른 전력선 통신 시스템의 블록도이다. 도 2에서 전력선 통신 시스템은 OFDM 방식의 시스템이고, 크게 송신장치(100)와 수신장치(102)로 구분할 수 있다,. 2 is a block diagram of a powerline communication system according to an embodiment of the present invention. In FIG. 2, the power line communication system is an OFDM system, and may be largely divided into a transmitter 100 and a receiver 102.

도 2를 참조하면, 송신 장치(100)는 데이터 스트림(110)을 입력받아 부호화하여 송신하고, 데이터를 두 번 인코딩하는 방식으로 부호화하는 이중 이진 터보 인코더(120)를 포함한다. 보다 상세하게는 송신 장치(100)는 이중 이진 터보 인코더(120), 제1직/병렬 컨버터(130), 맵퍼(140), 가상 캐리어부(150), IFFT부(160), 제1 병/직렬 컨버터(170), CP 삽입부(180)를 포함한다. Referring to FIG. 2, the transmission apparatus 100 includes a dual binary turbo encoder 120 that receives a data stream 110, encodes the data stream 110, transmits the data stream, and encodes the data twice. In more detail, the transmitting apparatus 100 includes a dual binary turbo encoder 120, a first serial / parallel converter 130, a mapper 140, a virtual carrier unit 150, an IFFT unit 160, a first bottle / The serial converter 170 and the CP inserting unit 180 is included.

PLC 채널(190)은 송신장치(100)로부터 부호화된 신호를 전송하기 위한 전력선 통신 채널이다.The PLC channel 190 is a power line communication channel for transmitting the encoded signal from the transmitter 100.

수신 장치(102)는 PLC 채널(190)을 통해 부호화된 신호를 수신하고, 이중 이진 터보 인코더에 의하여 부호화된 신호를 복호화하기 위한 이중 이진 터보 디코더(260)를 포함한다. 보다 상세하게는 수신 장치(102)는 CP 제거부(200), 제2 직/병렬 컨버터(210), FFT부(220), 가상 캐리어 제거부(230), 디맵퍼(240), 제2 병/직렬 컨버터(250), 이중 이진 터보 디코더(260)를 포함한다. The receiving device 102 includes a dual binary turbo decoder 260 for receiving a signal encoded through the PLC channel 190 and decoding the signal encoded by the dual binary turbo encoder. In more detail, the receiver 102 includes a CP remover 200, a second serial / parallel converter 210, an FFT unit 220, a virtual carrier remover 230, a demapper 240, and a second bottle. / Serial converter 250, dual binary turbo decoder 260.

이중 이진 터보 인코더(120)는 데이터 스트림(120)을 부호화한다. 이중 이진 터보 인코더(120)에 대한 상세한 설명은 후술하기로 한다. Dual binary turbo encoder 120 encodes data stream 120. A detailed description of the dual binary turbo encoder 120 will be described later.

제1 직/병렬 컨버터(130)는 이중 이진 터보 인코더(120)에서 부호화된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하는 역할을 한다. The first serial / parallel converter 130 converts the serial data stream encoded by the dual binary turbo encoder 120 into a parallel data stream.

맵퍼(mapper)(140)는 제1 직/병렬 컨버터에서 변환된 병렬 데이터 스트림을 데이터 심볼에 맵핑(mapping)하는 역할을 한다. The mapper 140 serves to map the parallel data stream converted in the first serial / parallel converter to data symbols.

가상 캐리어부(150)는 데이터 스트림에 가상 캐리어를 첨부한다. The virtual carrier unit 150 attaches the virtual carrier to the data stream.

IFFT부(160)는 가상 캐리어부(150)로부터 출력된 신호를 역 고속 푸리에 변환(Inverse Fast Fourier Transform, 이하 "IFFT"라 함)하는 역할을 한다. The IFFT unit 160 performs an inverse fast Fourier transform (hereinafter referred to as "IFFT") of the signal output from the virtual carrier unit 150.

제1 병/직렬 컨버터(170)는 IFFT부(160)에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하는 역할을 한다. The first parallel / serial converter 170 converts the parallel data stream output from the IFFT unit 160 into a serial data stream.

CP 삽입부(180)는 제1 병/직렬 컨버터에서 출력된 직렬 데이터 스트림에 사이클릭 프레픽스(Cyclic Prefix, 이하 "CP"라 함)를 삽입하는 역할을 한다. The CP inserter 180 inserts a cyclic prefix (CP) into the serial data stream output from the first parallel / serial converter.

CP 제거부(200)는 PLC 채널(190)을 통해 수신된 데이터의 CP를 제거하는 역할을 한다. The CP remover 200 removes a CP of data received through the PLC channel 190.

제2 직/병렬 컨버터(210)는 CP 제거부(200)에서 출력된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하는 역할을 한다. The second serial / parallel converter 210 converts the serial data stream output from the CP remover 200 into a parallel data stream.

FFT부(220)는 제2 직/병렬 컨버터(210)에서 출력된 병렬 데이터 스트림을 고속 푸리에 변환(Fast Fourier Transform, 이하 "FFT"라 함)하는 역할을 한다. The FFT unit 220 performs a fast Fourier transform (hereinafter, referred to as "FFT") of the parallel data stream output from the second serial / parallel converter 210.

가상 캐리어 제거부(230)는 데이터에 포함된 가상 캐리어를 제거한다. The virtual carrier remover 230 removes the virtual carrier included in the data.

디맵퍼(240)는 데이터를 디맵핑(demapping)하는 역할을 한다. The demapper 240 serves to demap data.

제2 병/직렬 컨버터(250)는 디맵퍼(240)에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하여 이중 이진 터보 디코더(260)에 전달하는 역할을 한다. The second parallel / serial converter 250 converts the parallel data stream output from the demapper 240 into a serial data stream and delivers the serial data stream to the dual binary turbo decoder 260.

이중 이진 터보 디코더(260)는 데이터 스트림을 복호화하여 출력한다. 이중 이진 터보 디코더(260)에 대한 상세한 설명은 후술하기로 한다. The dual binary turbo decoder 260 decodes and outputs the data stream. A detailed description of the dual binary turbo decoder 260 will be described later.

도 3은 본 발명의 일 실시예에 따른 이중 이진 터보 인코더의 블록도이다. 이중 이진 터보 인코더(120)는 구성 인코더(310), CTC 인터리버(320), 스위칭부(330)를 포함한다. 3 is a block diagram of a dual binary turbo encoder according to an embodiment of the present invention. The dual binary turbo encoder 120 includes a component encoder 310, a CTC interleaver 320, and a switching unit 330.

구성 인코더(310)는 입력된 데이터(A,B)를 인코딩하는 역할을 한다. 구성 인코더(310)에 대한 상세한 설명은 후술하기로 한다. The configuration encoder 310 is responsible for encoding the input data (A, B). Detailed description of the configuration encoder 310 will be described later.

CTC 인터리버(320)는 입력된 데이터(A,B)를 컨볼루셔널 터보 코드(Convolutional Turbo Code, CTC)로 인터리브(interleave)하는 역할을 한다. CTC 인터리버(320)는 일종의 시간 순서 변경 블록으로서, 입력된 데이터를 인터리브하게 된다. The CTC interleaver 320 interleaves the input data A and B into a convolutional turbo code (CTC). The CTC interleaver 320 is a kind of time order change block that interleaves the input data.

스위칭부(330)는 입력된 데이터가 구성 인코더(310)에 직접 입력되도록 입력단과 구성 인코더(310)를 연결시키거나 또는 CTC 인터리버(320)에서 인터리브된 데이터가 구성 인코더(310)에 입력되도록 CTC 인터리버(320)와 구성 인코더(310)를 연결시키도록 스위칭동작을 수행한다. The switching unit 330 connects the input terminal and the component encoder 310 so that the input data is directly input to the component encoder 310 or the CTC so that the interleaved data is input to the component encoder 310 by the CTC interleaver 320. The switching operation is performed to connect the interleaver 320 and the component encoder 310.

도 4는 본 발명의 일 실시예에 따른 구성 인코더(310)의 내부구조를 보여주는 블록도이다. 구성 인코더(310)는 제1가산기(410), 제1시프트 레지스터(420), 제2가산기(430), 제2시프트 레지스터(440), 제3가산기(450), 제3시프트 레지스 터(460), 제4가산기(470), 제5가산기(480)를 포함하여 이루어진다. 4 is a block diagram illustrating an internal structure of a configuration encoder 310 according to an embodiment of the present invention. The configuration encoder 310 includes a first adder 410, a first shift register 420, a second adder 430, a second shift register 440, a third adder 450, and a third shift register 460. ), A fourth adder 470, and a fifth adder 480.

제1가산기(410)는 제1데이터(A)와 제2데이터(B)를 가산하는 역할을 한다. 본 발명에서 제1가산기(410)에는 제1시프트 레지스터(420)에서 나온 신호와 제3시프트 레지스터(460)에서 나온 신호가 피드백되어 입력될 수 있다. The first adder 410 serves to add the first data A and the second data B. FIG. In the present invention, a signal from the first shift register 420 and a signal from the third shift register 460 may be fed back to the first adder 410.

제1시프트 레지스터(420)는 제1가산기(410)에서 나온 신호를 디지털적으로 시프트하는 역할을 한다. The first shift register 420 digitally shifts the signal from the first adder 410.

제2가산기(430)는 제1시프트 레지스터(420)에서 나온 신호와 제2데이터(B)를 가산하는 역할을 한다. The second adder 430 adds the signal from the first shift register 420 and the second data B to each other.

제2시프트 레지스터(440)는 제2가산기(430)에서 나온 신호를 디지털적으로 시프트하는 역할을 한다. The second shift register 440 digitally shifts the signal from the second adder 430.

제3가산기(450)는 제2시프트 레지스터(440)에서 나온 신호와 제2데이터(B)를 가산하는 역할을 한다. The third adder 450 adds the signal from the second shift register 440 and the second data B. FIG.

제3시프트 레지스터(460)는 제3가산기(450)에서 나온 신호를 디지털적으로 시프트하는 역할을 한다. The third shift register 460 digitally shifts the signal from the third adder 450.

제4가산기(470)는 제3시프트 레지스터(460)에서 나온 신호와 제1가산기(410)에서 나온 신호를 가산하는 역할을 한다. The fourth adder 470 adds a signal from the third shift register 460 and a signal from the first adder 410.

제5가산기(480)는 제4가산기(470)에서 나온 신호와 제2시프트 레지스트(440)에서 나온 신호를 가산하는 역할을 한다. The fifth adder 480 adds a signal from the fourth adder 470 and a signal from the second shift resist 440.

펑쳐링부(490)는 제4가산기(470)에서 나온 신호와 제5가산기(480)에서 나온 신호를 입력으로 하여 펑쳐링(puncturing) 패턴을 적용하는 역할을 한다. The puncturing unit 490 serves to apply a puncturing pattern by inputting a signal from the fourth adder 470 and a signal from the fifth adder 480.

본 발명에서 이중 이진 터보 인코더(120)는 A, B 데이터가 직접 구성 인코더(310)에 입력되는 첫번째 인코딩과, A, B 데이터가 CTC 인터리버(320)를 거쳐서 구성 인코더(320)에 입력되는 두번재 인코딩이 이루어진다. 즉, 하나의 데이터 스트림에 대하여 2번의 인코딩이 이루어지는 구조이다.In the present invention, the dual binary turbo encoder 120 includes a first encoding in which A and B data are directly input to the component encoder 310, and a second time in which the A and B data are input to the component encoder 320 via the CTC interleaver 320. Re-encoding is done. In other words, two encodings are performed on one data stream.

본 발명에서 이중 이진 터보 인코더(120)는 모두 제로 상태로 초기화된 다음, 증가하는 어드레스를 갖는 원래 신호의 시퀀스에 의해 데이터가 입력된다. 이때, 데이터 시퀀스는 한번 인코딩된다. 순환 상태 Sc 값은 다음 [수학식3]과 같다. In the present invention, the dual binary turbo encoder 120 is all initialized to zero state, and then data is inputted by a sequence of original signals having increasing addresses. At this time, the data sequence is encoded once. The cyclic state S c value is given by Equation 3 below.

[수학식 3]&Quot; (3) "

Figure 112009049338640-PAT00002
Figure 112009049338640-PAT00002

여기서, I는 단위행렬, GM은 코드의 행렬 발생기이다. 수학식 3에서 M과 SM 0의 서로 다른 값에 대한 Sc의 값의 변화가 도 5에 도시되어 있다. 도 5는 본 발명의 일 실시예에 따른 순환 상태 응답표이다.Where I is the unit matrix and G M is the matrix generator of the code. In Equation 3, a change in the value of S c with respect to different values of M and S M 0 is shown in FIG. 5. 5 is a cyclic state response table according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 이중 이진 터보 디코더(260)의 블록도이다. 이중 이진 터보 디코더(260)는 디모듈렝리터 및 디멀티플렉싱부(610), 제1 SISO 디코더(620), 인터리버(630), 제2 SISO 디코더(640), 디인터리버(650)를 포함하여 이루어진다. 6 is a block diagram of a dual binary turbo decoder 260 according to an embodiment of the present invention. The dual binary turbo decoder 260 includes a demodulator and a demultiplexer 610, a first SISO decoder 620, an interleaver 630, a second SISO decoder 640, and a deinterleaver 650. .

디모듈레이터 및 디멀티플렉싱부(610)는 입력된 신호를 디모듈레이팅(demodulating)하고 디멀티플렉싱(demultiplexing)하는 역할을 한다. 본 발명에서 디모듈레이터 및 디멀티플렉싱부(610)는 트렐리스(trellis) 멀티플렉서를 통해 제1/제2 패리티 비트와 시스테마틱 정보 비트를 구분할 수 있다. 시스테마틱 정보는 dw={00, 01, 10, 11}의 채널값이다.The demodulator and demultiplexer 610 serves to demodulate and demultiplex the input signal. In the present invention, the demodulator and demultiplexer 610 may distinguish between the first and second parity bits and the cysmatic information bits through a trellis multiplexer. The cystematic information is a channel value of d w = {00, 01, 10, 11}.

제1 SISO 디코더(620)는 디모듈레이터 및 디멀티플렉싱부(610)에서 나온 제1 패리티 신호 및 시스테마틱 정보(Systematic information)를 SISO(Soft Input Soft Output) 방식으로 디코딩하는 역할을 한다. The first SISO decoder 620 decodes the first parity signal and the systematic information derived from the demodulator and the demultiplexer 610 by a soft input soft output (SISO) method.

인터리버(630)는 제1 SISO 디코더(620)에서 나온 신호를 인터리브하여 제2 SISO 디코더(640)에 전달하는 역할을 한다. The interleaver 630 interleaves the signal from the first SISO decoder 620 and delivers the signal to the second SISO decoder 640.

제2 SISO 디코더(640)는 디모듈레이터 및 디멀티플렉싱부(610)에서 나온 제2 패리티 신호 및 시스테마틱 정보를 SISO 방식으로 디코딩하는 역할을 한다. The second SISO decoder 640 decodes the second parity signal and the systematic information from the demodulator and demultiplexer 610 in an SISO manner.

디인터리버(650)는 제2 SISO 디코더(640)에서 나온 신호를 디인터리브하는 역할을 한다.

Figure 112009049338640-PAT00003
는 i=1,2,3에 대한 사후확률의 로그 우도비(log-likelihood ratio, LLR)이다.
Figure 112009049338640-PAT00004
는 외부 정보이다.The deinterleaver 650 deinterleaves the signal from the second SISO decoder 640.
Figure 112009049338640-PAT00003
Is the log-likelihood ratio (LLR) of the posterior probability for i = 1,2,3.
Figure 112009049338640-PAT00004
Is external information.

본 발명에서 이중이진 터보 디코더(260)는 맥스 로그 맵(Max log-MAP) 알고리즘을 이용하여 신호를 복호화할 수 있다. In the present invention, the dual binary turbo decoder 260 may decode a signal using a Max log-MAP algorithm.

도 7은 본 발명의 일 실시예에 따른 채널 코딩기법에 따른 BER 성능을 도시 한 그래프이다. 도 7의 실시예에서는 8개의 상태를 갖는 이중이진 터보 인코더가 사용되었고, 인코더에 입력되는 데이터의 한 블록 크기는 A 서브 블록이 212비트, B 서브 블록이 212비트로 총 424비트이다. 또한, 임펄스 노이즈의 영향을 고려하기 위하여 베르누이-가우시안 노이즈가 사용되었다. FFT 포인트는 512이고, CP의 길이는 128이다. 7 is a graph illustrating BER performance according to a channel coding technique according to an embodiment of the present invention. In the embodiment of FIG. 7, a dual binary turbo encoder having eight states is used. A block size of data input to the encoder is 212 bits in the A subblock and 212 bits in the B subblock, which is a total of 424 bits. In addition, Bernoulli-Gaussian noise was used to consider the effect of impulse noise. The FFT point is 512 and the length of the CP is 128.

도 7을 참조하면, PLC 채널에서 반복 횟수에 따라 SNR 대비 비트 에러 확률이 도시되어 있다. 이 실시예에서 부호율은 1/2로 설정되었다. 이중이진 터보 코드를 사용하지 않은 경우, 즉 컨볼루셔널 코딩을 사용한 경우와 비교하여 본 발명은 SNR이 증가함에 따라 상당한 코딩 이득을 제공하고 있음을 확인할 수 있다. 따라서, 이중이진 터보 코드는 PLC 시스템 기반 OFDM 성능 향상에 매우 효과적임을 확인할 수 있다. 게다가, 반복 횟수가 증가할수록, 성능이 더 커지는 것을 확인할 수 있다. Referring to FIG. 7, bit error probability versus SNR is shown according to the number of repetitions in a PLC channel. In this embodiment, the code rate is set to 1/2. It can be seen that the present invention provides a significant coding gain as the SNR increases compared to the case of not using the binary binary turbo code, i.e., using convolutional coding. Accordingly, it can be seen that the dual binary turbo code is very effective for improving the OFDM system based OFDM performance. In addition, it can be seen that as the number of iterations increases, the performance increases.

도 8은 본 발명의 일 실시예에 따른 부호화율에 따른 BER 성능을 도시한 그래프이다. 도 8의 실시예에서는 8개의 상태를 갖는 이중이진 터보 인코더가 사용되었고, 인코더에 입력되는 데이터의 한 블록 크기는 A 서브 블록이 212비트, B 서브 블록이 212비트로 총 424비트이다. 또한, 임펄스 노이즈의 영향을 고려하기 위하여 베르누이-가우시안 노이즈가 사용되었다. FFT 포인트는 512이고, CP의 길이는 128이다. 8 is a graph illustrating BER performance according to coding rate according to an embodiment of the present invention. In the embodiment of FIG. 8, a dual binary turbo encoder having eight states is used. A block size of data input to the encoder is 212 bits in the A subblock and 212 bits in the B subblock, which is 424 bits in total. In addition, Bernoulli-Gaussian noise was used to consider the effect of impulse noise. The FFT point is 512 and the length of the CP is 128.

도 8을 참조하면, PLC 채널에서 부호율에 따른 SNR 대비 비트 에러 확률이 도시되어 있다. 이 실시예에서는 반복 횟수를 3회로 설정하였고, 4/5, 1/2, 1/3의 부호율을 고려하였다. 이 부호율들은 패리티 비트들을 삭제하는 방식으로 조절하였다. 또한, 도 9의 펑쳐링 패턴도 아울러 적용하였다. 도 9에 도시된 바와 같이, 펑쳐링 패턴은 부호화율을 맞추기 위하여 1인 부분은 그대로 사용되고 0인 부분은 펑쳐링 된다. Referring to FIG. 8, bit error probability versus SNR according to code rate in a PLC channel is illustrated. In this embodiment, the number of repetitions is set to three times, and code rates of 4/5, 1/2, and 1/3 are considered. These code rates were adjusted by deleting parity bits. In addition, the puncturing pattern of Figure 9 was also applied. As illustrated in FIG. 9, the puncturing pattern is used as it is and a portion of 0 is punctured to match the coding rate.

도 8에 도시된 바와 같이, 부호율이 증가할 수록, 펑쳐링 패턴을 통하여 패리티 비트들이 삭제되기 때문에 시스템 성능이 향상되는 것을 확인할 수 있다. As shown in FIG. 8, as the code rate increases, parity bits are deleted through the puncturing pattern, thereby improving system performance.

이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.While the invention has been described using some preferred embodiments, these embodiments are illustrative and not restrictive. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the invention and the scope of the rights set forth in the appended claims.

도 1은 일반적인 전력선 통신 시스템의 블록도이다. 1 is a block diagram of a general power line communication system.

도 2는 본 발명의 일 실시예에 따른 전력선 통신 시스템의 블록도이다.2 is a block diagram of a powerline communication system according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 이중 이진 터보 인코더의 블록도이다. 3 is a block diagram of a dual binary turbo encoder according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 구성 인코더의 내부구조를 보여주는 블록도이다.4 is a block diagram illustrating an internal structure of a constituent encoder according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 순환 상태 응답표이다.5 is a cyclic state response table according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 이중 이진 터보 디코더의 블록도이다. 6 is a block diagram of a dual binary turbo decoder according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 채널 코딩기법에 따른 BER 성능을 도시한 그래프이다. 7 is a graph illustrating BER performance according to a channel coding technique according to an embodiment of the present invention.

도 8은 본 발명의 일 실시예에 따른 부호화율에 따른 BER 성능을 도시한 그래프이다. 8 is a graph illustrating BER performance according to coding rate according to an embodiment of the present invention.

도 9는 본 발명의 일 실시예에 따른 이중 이진 터보 코드에 대한 펑쳐링 방식을 나타낸 표이다. 9 is a table showing a puncturing scheme for a dual binary turbo code according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

110 데이타 스트림 120 이중 이진 터보 인코더110 Data Streams 120 Dual Binary Turbo Encoder

130 제1 직/병렬 컨버터 140 맵퍼130 1st serial / parallel converter 140 mapper

150 가상 캐리어부 160 IFFT부150 Virtual Carrier 160 IFFT

170 제1 병/직렬 컨버터 180 CP 삽입부170 1st bottle / serial converter 180 CP insert

190 PLC 채널 200 CP 제거부190 PLC channel 200 CP remover

210 제2 직/병렬 컨버터 220 FFT부210 2nd series / parallel converter 220 FFT section

230 가상 캐리어 제거부 240 디맵퍼230 Virtual Carrier Remover 240 Demapper

250 제2 병/직렬 컨버터 260 이중 이진 터보 디코더250 second bottle / serial converter 260 dual binary turbo decoder

310 구성 인코더 320 CTC 인터리버310 configuration encoder 320 CTC interleaver

330 스위칭부 410 제1가산기330 Switching unit 410 First adder

420 제1 시프트 레지스터 430 제2가산기420 First shift register 430 Second adder

440 제2 시프트 레지스터 450 제3가산기440 Second Shift Register 450 Third Adder

460 제3 시프트 레지스터 470 제4가산기460 Third Shift Register 470 Fourth Adder

480 제5가산기 490 펑쳐링부480 Fifth Adder 490 Punching Part

620 제1 SISO 디코더 630 인터리버620 First SISO Decoder 630 Interleaver

640 제2 SISO 디코더 650 디인터리버640 Second SISO Decoder 650 Deinterleaver

Claims (17)

데이터 스트림을 입력받아 부호화하여 송신하고, 데이터를 두 번 인코딩하는 방식으로 부호화하는 이중 이진 터보 인코더를 포함하는 송신장치;A transmission apparatus including a dual binary turbo encoder for receiving a data stream, encoding and transmitting the data stream, and encoding the data twice by encoding the data stream; 상기 송신장치로부터 부호화된 신호를 전송하기 위한 전력선 통신 채널인 PLC 채널; 및A PLC channel which is a power line communication channel for transmitting the encoded signal from the transmitter; And 상기 PLC 채널을 통해 부호화된 신호를 수신하고, 상기 이중 이진 터보 인코더에 의하여 부호화된 신호를 복호화하기 위한 이중 이진 터보 디코더를 포함하는 복호화하는 수신장치A decoding apparatus including a double binary turbo decoder for receiving a signal encoded through the PLC channel and decoding a signal encoded by the dual binary turbo encoder 를 포함하는 전력선 통신 시스템.Power line communication system comprising a. 제1항에 있어서, The method of claim 1, 상기 송신장치는,The transmitting device, 상기 이중 이진 터보 인코더에서 부호화된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하기 위한 제1 직/병렬 컨버터;A first serial / parallel converter for converting the serial data stream encoded by the dual binary turbo encoder into a parallel data stream; 상기 제1 직/병렬 컨버터에서 변환된 병렬 데이터 스트림을 데이터 심볼에 맵핑(mapping)하기 위한 맵퍼(mapper);A mapper for mapping the parallel data stream converted in the first serial / parallel converter to a data symbol; 상기 맵퍼로부터 출력된 신호를 역 고속 푸리에 변환(Inverse Fast Fourier Transform, 이하 "IFFT"라 함)하기 위한 IFFT부;An IFFT unit for inverse fast Fourier transform (hereinafter referred to as "IFFT") of the signal output from the mapper; 상기 IFFT부에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하기 위한 제1 병/직렬 컨버터; 및A first parallel / serial converter for converting the parallel data stream output from the IFFT unit into a serial data stream; And 상기 제1 병/직렬 컨버터에서 출력된 직렬 데이터 스트림에 사이클릭 프레픽스(Cyclic Prefix, 이하 "CP"라 함)를 삽입하기 위한 CP 삽입부CP insertion unit for inserting a cyclic prefix (hereinafter referred to as "CP") to the serial data stream output from the first parallel / serial converter 를 포함하는 것을 특징으로 하는 전력선 통신 시스템.Power line communication system comprising a. 제2항에 있어서,The method of claim 2, 상기 수신 장치는,The receiving device, 상기 PLC 채널을 통해 수신된 데이터의 CP를 제거하기 위한 CP 제거부;A CP removing unit for removing a CP of data received through the PLC channel; 상기 CP 제거부에서 출력된 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하기 위한 제2 직/병렬 컨버터;A second serial / parallel converter for converting the serial data stream output from the CP removing unit into a parallel data stream; 상기 제2 직/병렬 컨버터에서 출력된 병렬 데이터 스트림을 고속 푸리에 변환(Fast Fourier Transform, 이하 "FFT"라 함)하기 위한 FFT부;An FFT unit for performing fast Fourier transform (FFT) on the parallel data stream output from the second serial / parallel converter; 상기 FFT부에서 출력된 데이터를 디맵핑(demapping)하기 위한 디맵퍼(demapper); 및Demapper (demapper) for demapping (demapping) the data output from the FFT unit; And 상기 디맵퍼에서 출력된 병렬 데이터 스트림을 직렬 데이터 스트림으로 변환하여 상기 이중 이진 터보 디코더에 전달하기 위한 제2 병/직렬 컨버터A second parallel / serial converter for converting the parallel data stream output from the demapper into a serial data stream for transmission to the dual binary turbo decoder 를 더 포함하는 것을 특징으로 하는 전력선 통신 시스템.Power line communication system further comprising. 제1항에 있어서,The method of claim 1, 상기 이중 이진 터보 인코더는, The dual binary turbo encoder, 입력된 데이터를 인코딩하기 위한 구성 인코더;A configuration encoder for encoding the input data; 입력된 데이터를 컨볼루셔널 터보 코드(Convolutional Turbo Code, CTC)로 인터리브(interleave)하기 위한 CTC 인터리버;A CTC interleaver for interleaving input data into a Convolutional Turbo Code (CTC); 입력된 데이터가 상기 구성 인코더에 직접 입력되도록 입력단과 상기 구성 인코더를 연결시키거나 또는 상기 CTC 인터리버에서 인터리브된 데이터가 상기 구성 인코더에 입력되도록 상기 CTC 인터리버와 상기 구성 인코더를 연결시키도록 스위칭동작을 수행하는 스위칭부A switching operation is performed to connect an input terminal and the component encoder so that input data is directly input to the component encoder, or to connect the CTC interleaver and the component encoder so that data interleaved in the CTC interleaver is input to the component encoder. Switching unit 를 포함하는 것을 특징으로 하는 전력선 통신 시스템.Power line communication system comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 구성 인코더는, The configuration encoder, 제1데이터와 제2데이터를 가산하기 위한 제1가산기;A first adder for adding the first data and the second data; 상기 제1가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제1시프트 레지스터;A first shift register for digitally shifting the signal from the first adder; 상기 제1시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제2가산기;A second adder for adding the signal from the first shift register and the second data; 상기 제2가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제2시프트 레지스터;A second shift register for digitally shifting the signal from the second adder; 상기 제2시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제3가산기;A third adder for adding the signal from the second shift register and the second data; 상기 제3가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제3시프트 레지스터;A third shift register for digitally shifting the signal from the third adder; 상기 제3시프트 레지스터에서 나온 신호와 상기 제1가산기에서 나온 신호를 가산하기 위한 제4가산기; A fourth adder for adding a signal from the third shift register and a signal from the first adder; 상기 제4가산기에서 나온 신호와 상기 제2시프트 레지스트에서 나온 신호를 가산하기 위한 제5가산기; 및A fifth adder for adding a signal from the fourth adder and a signal from the second shift resist; And 상기 제4가산기에서 나온 신호와 상기 제5가산기에서 나온 신호를 입력으로 하여 펑쳐링(puncturing) 패턴을 적용하는 펑쳐링부A puncturing unit configured to apply a puncturing pattern by inputting the signal from the fourth adder and the signal from the fifth adder 를 포함하는 것을 특징으로 하는 전력선 통신 시스템.Power line communication system comprising a. 제5항에 있어서,The method of claim 5, 상기 제1가산기에는 상기 제1시프트 레지스터에서 나온 신호가 피드백되어 입력되는 것을 특징으로 하는 전력선 통신 시스템.And a signal from the first shift register is fed back to the first adder. 제5항에 있어서, The method of claim 5, 상기 제1가산기에는 상기 제3시프트 레지스터에서 나온 신호가 피드백되어 입력되는 것을 특징으로 하는 전력선 통신 시스템.And a signal from the third shift register is fed back to the first adder. 제1항에 있어서,The method of claim 1, 상기 이중이진 터보 디코더는, The dual binary turbo decoder, 입력된 신호를 디모듈레이팅(demodulating)하고 디멀티플렉싱(demultiplexing)하기 위한 디모듈레이터 및 디멀티플렉싱부;A demodulator and demultiplexer for demodulating and demultiplexing an input signal; 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제1 패리티 신호 및 시스테마틱 정보(Systematic information)를 SISO(Soft Input Soft Output) 방식으로 디코딩하기 위한 제1 SISO 디코더;A first SISO decoder for decoding the first parity signal and the systematic information derived from the demodulator and the demultiplexer by a soft input soft output (SISO) scheme; 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제2 패리티 신호 및 시스테마틱 정보를 SISO 방식으로 디코딩하기 위한 제2 SISO 디코더;A second SISO decoder for decoding the second parity signal and the systematic information from the demodulator and the demultiplexer in an SISO scheme; 상기 제1 SISO 디코더에서 나온 신호를 인터리브하여 상기 제2 SISO 디코더에 전달하기 위한 인터리버; 및An interleaver for interleaving a signal from the first SISO decoder and delivering it to the second SISO decoder; And 상기 제2 SISO 디코더에서 나온 신호를 디인터리브하기 위한 디인터리버Deinterleaver for deinterleaving the signal from the second SISO decoder 를 포함하는 것을 특징으로 하는 전력선 통신 시스템.Power line communication system comprising a. 제8항에 있어서, The method of claim 8, 상기 디모듈레이터 및 디멀티플렉싱부는 트렐리스(trellis) 멀티플렉서를 통해 제1/제2 패리티 비트와 시스테마틱 정보 비트를 구분하는 것을 특징으로 하는 전력선 통신 시스템.And the demodulator and demultiplexer divide the first and second parity bits and the cysmatic information bits through a trellis multiplexer. 제1항에 있어서,The method of claim 1, 상기 이중이진 터보 디코더는 맥스 로그 맵(Max log-MAP) 알고리즘을 이용하여 신호를 복호화하는 것을 특징으로 하는 전력선 통신 시스템.The dual binary turbo decoder decodes the signal using a Max log-MAP algorithm. 입력된 데이터를 인코딩하기 위한 구성 인코더;A configuration encoder for encoding the input data; 입력된 데이터를 컨볼루셔널 터보 코드(Convolutional Turbo Code, CTC)로 인터리브(interleave)하기 위한 CTC 인터리버;A CTC interleaver for interleaving input data into a Convolutional Turbo Code (CTC); 입력된 데이터가 상기 구성 인코더에 직접 입력되도록 입력단과 상기 구성 인코더를 연결시키거나 또는 상기 CTC 인터리버에서 인터리브된 데이터가 상기 구성 인코더에 입력되도록 상기 CTC 인터리버와 상기 구성 인코더를 연결시키도록 스위칭동작을 수행하는 스위칭부A switching operation is performed to connect an input terminal and the component encoder so that input data is directly input to the component encoder, or to connect the CTC interleaver and the component encoder so that data interleaved in the CTC interleaver is input to the component encoder. Switching unit 를 포함하는 이중 이진 터보 인코더.Dual binary turbo encoder comprising a. 제11항에 있어서,The method of claim 11, 상기 구성 인코더는, The configuration encoder, 제1데이터와 제2데이터를 가산하기 위한 제1가산기;A first adder for adding the first data and the second data; 상기 제1가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제1시프트 레지스터;A first shift register for digitally shifting the signal from the first adder; 상기 제1시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제2가산기;A second adder for adding the signal from the first shift register and the second data; 상기 제2가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제2시프트 레지스터;A second shift register for digitally shifting the signal from the second adder; 상기 제2시프트 레지스터에서 나온 신호와 상기 제2데이터를 가산하기 위한 제3가산기;A third adder for adding the signal from the second shift register and the second data; 상기 제3가산기에서 나온 신호를 디지털적으로 시프트하기 위한 제3시프트 레지스터;A third shift register for digitally shifting the signal from the third adder; 상기 제3시프트 레지스터에서 나온 신호와 상기 제1가산기에서 나온 신호를 가산하기 위한 제4가산기; A fourth adder for adding a signal from the third shift register and a signal from the first adder; 상기 제4가산기에서 나온 신호와 상기 제2시프트 레지스트에서 나온 신호를 가산하기 위한 제5가산기; 및A fifth adder for adding a signal from the fourth adder and a signal from the second shift resist; And 상기 제4가산기에서 나온 신호와 상기 제5가산기에서 나온 신호를 입력으로 하여 펑쳐링(puncturing) 패턴을 적용하는 펑쳐링부A puncturing unit configured to apply a puncturing pattern by inputting the signal from the fourth adder and the signal from the fifth adder 를 포함하는 것을 특징으로 하는 이중 이진 터보 인코더.Dual binary turbo encoder comprising a. 제12항에 있어서,The method of claim 12, 상기 제1가산기에는 상기 제1시프트 레지스터에서 나온 신호가 피드백되어 입력되는 것을 특징으로 하는 이중 이진 터보 인코더.And a signal from the first shift register is fed back to the first adder. 제12항에 있어서,The method of claim 12, 상기 제1가산기에는 상기 제3시프트 레지스터에서 나온 신호가 피드백되어 입력되는 것을 특징으로 하는 전력선 통신 시스템.And a signal from the third shift register is fed back to the first adder. 입력된 신호를 디모듈레이팅(demodulating)하고 디멀티플렉싱(demultiplexing)하기 위한 디모듈레이터 및 디멀티플렉싱부;A demodulator and demultiplexer for demodulating and demultiplexing an input signal; 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제1 패리티 신호 및 시스테마틱 정보(Systematic information)를 SISO(Soft Input Soft Output) 방식으로 디코딩하기 위한 제1 SISO 디코더;A first SISO decoder for decoding the first parity signal and the systematic information derived from the demodulator and the demultiplexer by a soft input soft output (SISO) scheme; 상기 디모듈레이터 및 디멀티플렉싱부에서 나온 제2 패리티 신호 및 시스테마틱 정보를 SISO 방식으로 디코딩하기 위한 제2 SISO 디코더;A second SISO decoder for decoding the second parity signal and the systematic information from the demodulator and the demultiplexer in an SISO scheme; 상기 제1 SISO 디코더에서 나온 신호를 인터리브하여 상기 제2 SISO 디코더에 전달하기 위한 인터리버; 및An interleaver for interleaving a signal from the first SISO decoder and delivering it to the second SISO decoder; And 상기 제2 SISO 디코더에서 나온 신호를 디인터리브하기 위한 디인터리버Deinterleaver for deinterleaving the signal from the second SISO decoder 를 포함하는 이중 이진 터보 디코더.Dual binary turbo decoder comprising a. 제15항에 있어서, The method of claim 15, 상기 디모듈레이터 및 디멀티플렉싱부는 트렐리스(trellis) 멀티플렉서를 통해 제1/제2 패리티 비트와 시스테마틱 정보 비트를 구분하는 것을 특징으로 하는 이중 이진 터보 디코더.The demodulator and the demultiplexer divide the first / second parity bits and the cysmatic information bits through a trellis multiplexer. 제15항에 있어서,The method of claim 15, 맥스 로그 맵(Max log-MAP) 알고리즘을 이용하여 신호를 복호화하는 것을 특징으로 하는 이중 이진 터보 디코더.A dual binary turbo decoder, which decodes a signal using a Max log-MAP algorithm.
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