KR20110000208A - Non-volatile memory device and a method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to lower the program bias voltage by forming a gate oxidation layer and an active control gate at the same time by heat oxidation. CONSTITUTION: A first conductive well(115) and a second conductive well(117) are formed to be adjacent to each other on a semiconductor substrate(110). A first gate oxidation layer(122) is formed on the surface of the first conductive well. A second gate oxide(124) is formed on the surface of the second conductive well.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-Volatile memory device and a method for manufacturing the same}Non-Volatile Memory Device and a Method for Manufacturing the Same

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a nonvolatile memory device and a method of manufacturing the same.

비휘발성 메모리 소자는 외부 전원의 공급이 차단된 상태에서도 정보를 저장할 수 있는 반도체 소자이다. 그 일 예로 EEPROM(electrically erasable programmable read only memory)이 있다. EEPROM은 쓰기(program, write)와 소거(erase)가 가능한 비휘발성 메모리 소자이며, 게이트로 작용하는 두 개의 다결정 실리콘층이 수직으로 적층된 적층형 게이트 구조의 EEPROM, 다결정 실리콘층이 단일층인 단일 폴리 EEPROM(single poly EEPROM) 등이 있다.A nonvolatile memory device is a semiconductor device capable of storing information even when an external power supply is cut off. An example is an electrically erasable programmable read only memory (EEPROM). EEPROM is a non-volatile memory device that can be programmed, written and erased, and has a stacked gate structure in which two polycrystalline silicon layers serving as gates are vertically stacked, and a single poly polysilicon layer is used. Single poly EEPROM (EEPROM).

적층형의 EEPROM은 소자의 고집적화에 유리한 반면에 단층 구조의 싱글 게이트 공정을 따르는 MOSFET(metaloxide-semiconductor Field Effect Transistor) 또는 CMOSFET(complementary MOSFET)과 같은 논리소자(logic device)와 함께 제조되기 위해서는 복잡한 공정을 거쳐야 하는 단점이 있다. 반면에 싱글 게이트 구조의 단일 폴리 EEPROM(single poly EEPROM)은 셀의 집적도와 성능 측면에서 상기 적층 형 게이트 구조의 EEPROM(stacked gate EEPROM)에 비해 단점을 가지더라도, 단순화된 표준공정을 갖기 때문에 CMOS 논리 및 혼합 신호 회로에 자주 혼재(embedded)되며 저가, 저밀도 소자에서 유용하게 적용된다.Stacked EEPROMs are advantageous for high integration, while complex processes are required to be fabricated with logic devices such as metal oxide-semiconductor field effect transistors (MOSFETs) or complementary MOSFETs (CMOSFETs) that follow a single-layer single gate process. There are drawbacks to go through. On the other hand, single-poly EEPROM (single-poly EEPROM) with single gate structure has a disadvantage in comparison with stacked gate EEPROM (EEPROM) of stacked gate structure in terms of cell density and performance, but it has a simplified standard process. And are often embedded in mixed signal circuits and are useful in low cost, low density devices.

본 발명이 이루고자 하는 기술적 과제는 로직 특성에 전혀 영향을 주지 않고 채널 열전자(Channel hot electron) 주입 방식으로 프로그램 동작을 수행하고, BTBT-HH 방식으로 소거 동작을 수행하도록 하는 것이 가능한 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention provides a nonvolatile memory device capable of performing a program operation by a channel hot electron injection method and an erase operation by a BTBT-HH method without affecting logic characteristics at all. It is providing the manufacturing method.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 비휘발성 메모리 소자는 반도체 기판 내에 서로 인접하여 형성되는 제1 도전형 웰과 제2 도전형 웰, 상기 제1 도전형 웰 표면 상에 형성되는 제1 게이트 산화막, 상기 제2 도전형 웰 표면 상에 형성되며, 상기 제1 게이트 산화막보다 두껍게 형성되는 제2 게이트 산화막, 상기 제1 게이트 산화막과 상기 제2 게이트 산화막 상에 형성되는 플로팅 게이트 전극, 및 상기 제2 게이트 산화막 하부의 제2 도전형 웰 상부 표면 내에 형성되는 액티브 컨트롤 게이트를 포함한다.A nonvolatile memory device according to an embodiment of the present invention for achieving the above object is formed on the surface of the first conductivity type well, the second conductivity type well, the first conductivity type well formed adjacent to each other in the semiconductor substrate A first gate oxide film formed on the second conductive well surface, a second gate oxide film formed thicker than the first gate oxide film, and a floating gate electrode formed on the first gate oxide film and the second gate oxide film. And an active control gate formed in an upper surface of a second conductivity type well under the second gate oxide layer.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조 방법은 불순물을 주입하여 반도체 기판에 서로 인접하는 제1 도전형 웰 및 제2 도전형 웰을 형성하는 단계, 제2 도전형 웰의 상부 표면 내에 제1 도 전형 불순물을 선택적으로 주입하는 단계, 및 열적 산화(thermal oxidation) 공정을 수행하여, 제1 도전형 웰 및 제2 도전형 웰 상에 산화막을 성장시킴과 동시에 상기 선택적으로 주입된 제1 도전형 불순물을 확산시켜 상기 제2 도전형 웰의 상부 표면 내에 액티브 컨트롤 게이트를 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, in which a first conductive well and a second conductive well are adjacent to each other on a semiconductor substrate by implanting impurities. Selectively implanting a first conductive impurity into the upper surface of the second conductive well, and performing a thermal oxidation process to grow an oxide film on the first conductive well and the second conductive well; Simultaneously diffusing the selectively implanted first conductivity type impurity to form an active control gate in an upper surface of the second conductivity type well.

본 발명의 실시 예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 마스크 공정을 하나의 추가하여 로직 특성에 영향을 주지 않고, 작은 셀 사이즈를 가지는 비휘발성 메모리 소자를 제작할 수 있다The nonvolatile memory device and the method of manufacturing the same according to an embodiment of the present invention can add a mask process to manufacture a nonvolatile memory device having a small cell size without affecting logic characteristics.

또한 본 발명의 실시 예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 열산화에 의하여 게이트 산화막과 액티브 컨트롤 게이트를 동시에 형성함으로써 공정 단계를 줄일 수 있고, 소거 동작을 위하여 액티브 컨트롤 게이트에 음의 바이어스 전압을 인가할 수 있음을 물론 프로그램 바이어스 전압을 낮출 수 있는 효과가 있다.In addition, the nonvolatile memory device and the method of manufacturing the same according to the embodiment of the present invention can reduce the process step by simultaneously forming the gate oxide film and the active control gate by thermal oxidation, the negative bias voltage on the active control gate for the erase operation Of course, there is an effect that can reduce the program bias voltage.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자(100)의 단면도를 나타낸다. 도 1을 참조하면, 상기 비휘발성 메모리 소자(100)는 반도체 기판(110), 상기 반도체 기판(110) 내에 형성되는 제1 도전형 웰(115), 상기 제1 도전형 웰(115)과 인접하여 상기 반도체 기판(110) 내에 형성되는 제2 도전형 웰(117), 상기 반도체 기판 내에 형성되는 소자 분리막(119-1 내지 119-3), 상기 제1 도전형 웰(115) 표면상에 형성되는 제1 게이트 산화막(122), 상기 제2 도전형 웰(117) 표면상에 형성되는 제2 게이트 산화막(124), 상기 제1 게이트 산화막(122)과 상기 제2 게이트 산화막(124) 상에 걸쳐 형성되는 플로팅 게이트 전극(132), 상기 제1 게이트 산화막(122) 양측에 인접하여 제1 도전형 웰 내에 형성되는 소스(140)/드레인(145), 및 상기 제2 게이트 산화막(124) 하부의 제2 도전형 웰(117) 상부 표면 내에 형성되는 액티브 컨트롤 게이트(150)를 포함한다.1 is a cross-sectional view of a nonvolatile memory device 100 according to an embodiment of the present invention. Referring to FIG. 1, the nonvolatile memory device 100 is adjacent to the semiconductor substrate 110, the first conductive well 115 formed in the semiconductor substrate 110, and the first conductive well 115. On the surface of the second conductivity type well 117 formed in the semiconductor substrate 110, the isolation layers 119-1 through 119-3 formed in the semiconductor substrate, and the surface of the first conductivity type well 115. On the first gate oxide layer 122, the second gate oxide layer 124 formed on the surface of the second conductivity type well 117, the first gate oxide layer 122, and the second gate oxide layer 124. A floating gate electrode 132 formed over the source 140, a source 140 / a drain 145 formed in a first conductivity type well adjacent to both sides of the first gate oxide layer 122, and a lower portion of the second gate oxide layer 124. And an active control gate 150 formed within the top surface of the second conductivity type well 117.

상기 제1 도전형 웰(115)은 P형 웰이고, 상기 제2 도전형 웰(117)은 N형 웰일 수 있다. 또한 상기 제1 도전형 웰(115)과 상기 제2 도전형 웰(117)은 동일한 깊이로 상기 반도체 기판(110) 내에 형성된다.The first conductivity type well 115 may be a P type well, and the second conductivity type well 117 may be an N type well. In addition, the first conductivity type well 115 and the second conductivity type well 117 are formed in the semiconductor substrate 110 at the same depth.

상기 소자 분리막은 상기 제1 도전형 웰(115) 내에 형성되는 제1 소자 분리 구조물(119-1), 상기 제2 도전형 웰(117) 내에 형성되는 제2 소자 분리 구조물(119-2), 및 상기 제1 도전형 웰(115)과 제2 도전형 웰(117)의 경계 영역에 형성되는 제3 소자 분리 구조물(119-3)을 포함할 수 있다.The device isolation layer may include a first device isolation structure 119-1 formed in the first conductivity type well 115, a second device isolation structure 119-2 formed in the second conductivity type well 117; And a third device isolation structure 119-3 formed at a boundary area between the first conductivity type well 115 and the second conductivity type well 117.

상기 제2 게이트 산화막(124)은 상기 제1 게이트 산화막(122)보다 두껍게 형성된다. 그리고 상기 액티브 컨트롤 게이트(150)는 상기 제2 소자 분리 구조물(119-2)과 상기 제3 소자 분리 구조물(119-3) 사이의 제2 도전형 웰 상부 표면 내에 형성될 수 있다. 또한 상기 액티브 컨트롤 게이트(150)는 상기 제2 소자 분리 구조물(119-2)과 상기 제3 소자 분리 구조물(119-3)보다 반도체 기판 표면으로부터 낮은 깊이를 갖도록 형성될 수 있다.The second gate oxide layer 124 is formed thicker than the first gate oxide layer 122. The active control gate 150 may be formed in the upper surface of the second conductivity type well between the second device isolation structure 119-2 and the third device isolation structure 119-3. In addition, the active control gate 150 may be formed to have a lower depth than the surface of the semiconductor substrate than the second device isolation structure 119-2 and the third device isolation structure 119-3.

이와 같이 액티브 컨트롤 게이트(150)는 상기 제2 도전형 웰 내에서 경사 접합(예컨대, graded high doped P+ junction)을 형성함으로써, 상기 액티브 컨트롤 게이트(150)에 양의 바이어스 또는 음의 바이어스가 가능할 수 있다. As such, the active control gate 150 may form a sloped junction (eg, a graded high doped P + junction) in the second conductivity type well, thereby enabling a positive bias or a negative bias to the active control gate 150. have.

예컨대, P+의 액티브 컨트롤 게이트(150)는 N형 웰(117) 내에서 경사 접합(예컨대, graded high doped P+ junction)을 형성함으로써, 상기 액티브 컨트롤 게이트(150)에 프로그램 동작시에는 양의 바이어스를 인가하고, 소거 동작시에는 음의 바이어스를 인가할 수 있다. For example, the active control gate 150 of P + forms an inclined junction (eg, a graded high doped P + junction) in the N-type well 117, thereby applying a positive bias to the active control gate 150 during a program operation. In the erase operation, a negative bias may be applied.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(300)에 서로 인접하는 제1 도전형 웰(315) 및 제2 도전형 웰(320)을 형성한다. 여기서 제1 도전형은 P형(P type)이고, 제2 도전형은 N형(N type)일 수 있다.First, as shown in FIG. 2A, first conductive wells 315 and second conductive wells 320 adjacent to each other are formed on the semiconductor substrate 300. Here, the first conductivity type may be a P type, and the second conductivity type may be an N type.

예컨대, 상기 반도체 기판(300)의 일 영역에 P형 불순물(인 또는 비소)을 선택적으로 주입 및 확산시켜 상기 제1 도전형 웰(315)을 형성하고, 상기 반도체 기판(300)의 단른 영역에 N형 불순물(붕소)을 선택적으로 주입 및 확산시켜 상기 제1 도전형 웰(315)에 인접하는 제2 도전형 웰(320)을 형성할 수 있다. 이때 형성되는 제1 도전형 웰(315) 및 제2 도전형 웰(320)은 동일한 깊이를 갖도록 형성될 수 있다.For example, the P-type impurity (phosphorus or arsenic) may be selectively implanted and diffused into one region of the semiconductor substrate 300 to form the first conductivity type well 315, and may be formed in a short region of the semiconductor substrate 300. An N-type impurity (boron) may be selectively implanted and diffused to form a second conductivity type well 320 adjacent to the first conductivity type well 315. In this case, the first conductivity type well 315 and the second conductivity type well 320 may be formed to have the same depth.

그리고 상기 제1 도전형 웰(315) 및 제2 도전형 웰(320)이 형성된 반도체 기 판(300) 내에 소자 분리막(310-1 내지 310-3)을 형성한다. 상기 소자 분리막(310-1 내지 310-3)은 STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. In addition, device isolation layers 310-1 to 310-3 are formed in the semiconductor substrate 300 on which the first conductive well 315 and the second conductive well 320 are formed. The device isolation layers 310-1 to 310-3 may be formed using a shallow trench isolation (STI) method.

상기 소자 분리막은 상기 제1 도전형 웰(315) 내에 형성되는 제1 소자 분리 구조물(310-1), 상기 제2 도전형 웰(320) 내에 형성되는 제2 소자 분리 구조물(310-2), 및 상기 제1 도전형 웰(215)과 제2 도전형 웰(217)의 경계 영역에 형성되는 제3 소자 분리 구조물(310-3)을 포함하도록 형성될 수 있다. The device isolation layer may include a first device isolation structure 310-1 formed in the first conductivity type well 315, a second device isolation structure 310-2 formed in the second conductivity type well 320, and And a third device isolation structure 310-3 formed at a boundary area between the first conductive well 215 and the second conductive well 217.

상술한 바와 달리, 상기 소자 분리막을 먼저 반도체 기판(300)에 형성한 후 제1 도전형 웰(315)과 제2 도전형 웰(320)을 형성할 수도 있다.Unlike the above-described method, the device isolation layer may be first formed on the semiconductor substrate 300, and then the first conductivity type well 315 and the second conductivity type well 320 may be formed.

다음으로 도 2b에 도시된 바와 같이, 제2 도전형 웰(320)을 노출시키는 포토레지스트 패턴(330)을 반도체 기판(300) 상에 형성한다. 이때 상기 포토레지스트 패턴(330)은 상기 제1 도전형 웰(315)은 노출시키지 않도록 패터닝된다.Next, as shown in FIG. 2B, a photoresist pattern 330 exposing the second conductivity type well 320 is formed on the semiconductor substrate 300. In this case, the photoresist pattern 330 is patterned so as not to expose the first conductivity type well 315.

그리고 상기 포토레지스트 패턴(330)을 마스크로 이용하여 노출된 제2 도전형 웰(315)의 상부 표면 내에 제1 도전형 불순물(335)을 주입한다. 여기서 주입되는 제1 도전형 불순물(335)은 인(P) 또는 비소(As)일 수 있다. 이때 주입되는 제1 도전형 불순물(335)의 농도는 상기 제1 도전형 웰(315)을 형성하기 위하여 주입하는 불순물 농도보다 높다.The first conductive impurity 335 is implanted into the upper surface of the exposed second conductive well 315 using the photoresist pattern 330 as a mask. The first conductivity type impurity 335 may be phosphorus (P) or arsenic (As). In this case, the concentration of the first conductivity type impurity 335 to be injected is higher than the impurity concentration to be implanted to form the first conductivity type well 315.

다음으로 도 2c에 도시된 바와 같이, 상기 포토레지스트 패턴(330)을 에싱 (ashing)또는 스트립(strip) 공정을 통하여 제거한다.Next, as shown in FIG. 2C, the photoresist pattern 330 is removed through an ashing or strip process.

상기 포토레지스트 패턴(330)이 제거된 반도체 기판(300)에 대하여 열적 산화(thermal oxidation) 공정을 수행하여 제1 도전형 웰(315) 및 제2 도전형 웰(320) 상에 산화막(340)을 형성함과 동시에 상기 열적 산화 공정에 의하여 상기 주입된 제1 도전형 불순물(335)을 확산시켜 상기 제2 도전형 웰(320)의 상부 표면 내에 액티브 컨트롤 게이트(345)를 형성한다.The oxide layer 340 is formed on the first conductive well 315 and the second conductive well 320 by performing a thermal oxidation process on the semiconductor substrate 300 from which the photoresist pattern 330 is removed. In addition, the active control gate 345 is formed in the upper surface of the second conductivity type well 320 by diffusing the implanted first conductivity type impurity 335 by the thermal oxidation process.

열적 산화에 의하여 산화막(340)이 형성될 때, 주입된 제1 도전형 불순물(335)이 활성화되어 확산하는 정도는 단순한 RTP 공정에 의한 확산보다 더 크다. 이러한 열적 산화에 의한 확산을 통하여 상기 제2 도전형 웰(320) 내에서 P+ 정션(junction)이 형성됨으로써 비휘발성 메모리 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 가질 수 있다. When the oxide film 340 is formed by thermal oxidation, the implanted first conductivity type impurity 335 is activated and diffused more than the diffusion by a simple RTP process. As a result of the diffusion due to thermal oxidation, a P + junction is formed in the second conductivity type well 320, so that the nonvolatile memory device may have a high breakdown voltage.

또한 로직 프로세스 형성 이전에 형성되는 추가 마스크, 즉 포토레지스트 패턴(330)을 사용하여 P+ 정션(junction)을 형성함으로써 임베디드(embedded)하기 전의 로직의 소자의 특성에 전혀 영향을 주지 않도록 비휘발성 메모리 소자를 형성할 수 있다.Also, by forming a P + junction using an additional mask formed before the formation of the logic process, that is, the photoresist pattern 330, a nonvolatile memory device so as not to affect the device characteristics of the logic before being embedded. Can be formed.

또한 로직 프로세스 형성 이전에 형성되는 추가 마스크, 즉 포토레지스트 패턴(330)을 사용하여 P+ 정션(junction)을 형성함으로써 로직 특성은 전혀 영향을 받지 않는 비휘발성 메모리 소자를 형성할 수 있다.In addition, by forming a P + junction using an additional mask formed before the formation of the logic process, that is, the photoresist pattern 330, a nonvolatile memory device having no logic characteristics may be formed.

이때 상기 제2 도전형 웰(320) 상에 형성되는 산화막(이하 "제1 산화막"이라 한다.)은 상기 제1 도전형 웰(315) 상에 형성되는 산화막(이하 "제2 산화막"이라 한다.)보다 두껍게 형성된다. 이는 제2 도전형 웰(320) 내에는 고농도의 제1 도전형 불순물(335)이 주입되었기 때문이다. 예컨대, 제2 산화막의 두께가 60~70Å일 때, 제1 산화막의 두께는 100Å~300Å이 될 수 있다.In this case, an oxide film (hereinafter referred to as a "first oxide film") formed on the second conductivity type well 320 is referred to as an oxide film (hereinafter referred to as a "second oxide film") formed on the first conductivity type well 315. Thicker than.) This is because a high concentration of the first conductivity type impurities 335 is injected into the second conductivity type well 320. For example, when the thickness of the second oxide film is 60 to 70 kPa, the thickness of the first oxide film may be 100 kPa to 300 kPa.

상기 열적 산화 공정을 통하여 상기 액티브 컨트롤 게이트(345)는 소자 분리막(310-2와 310-3)보다 얕게 형성될 수 있다. 예컨대, 상기 액티브 컨트롤 게이트(345)는 제2 소자 분리 구조물(310-2)과 제3 소자 분리 구조물(119-3) 사이의 제2 도전형 웰(320) 상부 표면 내에 형성될 수 있다.The active control gate 345 may be formed shallower than the device isolation layers 310-2 and 310-3 through the thermal oxidation process. For example, the active control gate 345 may be formed in the upper surface of the second conductivity type well 320 between the second device isolation structure 310-2 and the third device isolation structure 119-3.

다음으로 도 2d에 도시된 바와 같이, 상기 산화막(340) 상에 폴리 실리콘을 증착한다. 그리고 포토리쏘그라피(photolithography) 및 식각 공정을 수행하여 상기 폴리 실리콘과 산화막(340)을 패터닝하여 게이트 산화막(340-1, 340-2) 및 플로팅 게이트 전극(350)을 형성한다.Next, as shown in FIG. 2D, polysilicon is deposited on the oxide layer 340. Then, the polysilicon and the oxide layer 340 are patterned by photolithography and etching to form gate oxide layers 340-1 and 340-2 and the floating gate electrode 350.

여기서 패터닝된 제1 산화막을 플로팅 게이트 산화막(340-1)이라 하고, 패터닝된 제2 산화막을 컨트롤 게이트 산화막(340-2)이라 한다. 상기 플로팅 게이트 전극(350)은 상기 플로팅 게이트 산화막(340-1)과 상기 컨트롤 게이트 산화막(340-2) 상에 일체형으로 형성된다.The patterned first oxide film is referred to as a floating gate oxide film 340-1, and the patterned second oxide film is referred to as a control gate oxide film 340-2. The floating gate electrode 350 is integrally formed on the floating gate oxide layer 340-1 and the control gate oxide layer 340-2.

그리고 상기 플로팅 게이트 산화막(340-1) 양측에 인접한 제1 도전형 웰(315) 내에 소스(360) 및 드레인(365)을 형성한다. A source 360 and a drain 365 are formed in the first conductivity type well 315 adjacent to both sides of the floating gate oxide layer 340-1.

제1 도전형 웰(115)과 제2 도전형 웰(117) 사이의 역방향 바이어스를 사용하여 상기 비휘발성 메모리 소자의 프로그램 동작시 게이트 바이어스를 인가하고, 제2 도전형 웰(117)과 액티브 컨트롤 게이트(150) 사이의 정션(junction)을 사용하여 소거 동작시 네거티브 바이어스(negative bias)를 인가할 수 있다. A reverse bias between the first conductive well 115 and the second conductive well 117 is used to apply a gate bias during the program operation of the nonvolatile memory device, and the second conductive well 117 and the active control. A junction between gates 150 may be used to apply a negative bias during the erase operation.

제1 도전형 웰(115)과 제2 도전형 웰(117) 사이의 역방향 바이어스, 즉 액티브 컨트롤 게이트에 양의 바이어스를 인가하여 상기 비휘발성 메모리 소자를 프로 그램시킬 수 있다. 또한 제2 도전형 웰(117)과 액티브 컨트롤 게이트(150) 사이의 정션(junction)을 사용하여 액티브 컨트롤 게이트에 음의 바이어스(negative bias)를 인가함으로써 BTBT-HH(Band to band tunneling induced hot hole) 방식으로 상기 비휘발성 메모리 소자를 소거시킬 수 있다. 여기서 BTBT-HH 방식은 다음과 같다.The nonvolatile memory device may be programmed by applying a reverse bias between the first conductive well 115 and the second conductive well 117, that is, a positive bias to the active control gate. In addition, a band to band tunneling induced hot hole is applied by applying a negative bias to the active control gate using a junction between the second conductivity type well 117 and the active control gate 150. The nonvolatile memory device can be erased in such a manner. Here, BTBT-HH method is as follows.

액티브 컨트롤 게이트에 음의 바이어스가 인가될 때 제2 도전형 웰(117)과 액티브 컨트롤 게이트(150) 사이의 정션(junction)이 GIDL 효과에 의해 Band to Band tunneling이 발생하고, 이때 전자는 밴드(Band)를 넘어 터널링이 되고 홀(hole)은 반도체 기판으로 가속되어 핫 홀(Hot Hole)이 된다. 이러한 핫 홀이 음의 바이어스에 의하여 액티브 컨트롤 게이트로 빨려 들어감으로 소거 동작이 수행된다. When a negative bias is applied to the active control gate, a junction between the second conductivity type well 117 and the active control gate 150 causes band to band tunneling due to the GIDL effect. Tunneling is over the band and the hole is accelerated to the semiconductor substrate to become a hot hole. The erase operation is performed as the hot hole is sucked into the active control gate by a negative bias.

따라서 본 발명의 비휘발성 메모리 소자는 소거 동작을 위하여 액티브 컨트롤 게이트에 음의 바이어스 인가가 가능하므로 소스(source)에 인가하는 양의 바이어스 전압의 크기를 감소시킬 수 있다. 이로 인하여 소스 정션의 브레이크 다운 전압이 낮아도 된다. 이는 일반적으로 소스에만 높은 양의 바이어스 전압을 인가하여 F-N(Flower-Nordheim) 방식에 의하여 소거 동작을 수행하기 때문이다.Therefore, the nonvolatile memory device of the present invention can apply a negative bias to the active control gate for the erase operation, thereby reducing the magnitude of the positive bias voltage applied to the source. This may result in a lower breakdown voltage at the source junction. This is because in general, a high positive bias voltage is applied only to a source to perform an erase operation by a F-N (Flower-Nordheim) method.

결국 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 제조 방법은 게이트 산화막 형성 전에 액티브 컨트롤 게이트 형성을 위한 임플란트 공정을 하나 추가하여 액티브 컨트롤 게이트에 충분히 높은 양의 바이어스 전압 또는 음의 바이어스 전압을 인가할 수 있다. As a result, a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention may add a high bias voltage or a negative bias voltage to the active control gate by adding an implant process for forming an active control gate before forming the gate oxide layer. Can be.

도 3는 도 1에 도시된 비휘발성 메모리 소자의 동작 바이어스 전압을 나타낸다. 도 1 및 도 3를 참조하면, 프로그램 동작을 위하여 액티브 컨트롤 게이트(ACG)에 9V가 인가되고, 소거 동작을 위하여 액티브 컨트롤 게이트(ACG)에 -5V가 인가될 수 있다.3 illustrates an operation bias voltage of the nonvolatile memory device illustrated in FIG. 1. 1 and 3, 9V may be applied to the active control gate ACG for a program operation, and −5V may be applied to the active control gate ACG for an erase operation.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자(100)의 단면도를 나타낸다.1 is a cross-sectional view of a nonvolatile memory device 100 according to an embodiment of the present invention.

도 2a 내지 도 2d는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 3는 도 1에 도시된 비휘발성 메모리 소자의 동작 바이어스 전압을 나타낸다.3 illustrates an operation bias voltage of the nonvolatile memory device illustrated in FIG. 1.

Claims (10)

반도체 기판 내에 서로 인접하여 형성되는 제1 도전형 웰과 제2 도전형 웰;A first conductivity type well and a second conductivity type well formed adjacent to each other in the semiconductor substrate; 상기 제1 도전형 웰 표면 상에 형성되는 제1 게이트 산화막;A first gate oxide film formed on a surface of the first conductivity type well; 상기 제2 도전형 웰 표면 상에 형성되며, 상기 제1 게이트 산화막보다 두껍게 형성되는 제2 게이트 산화막;A second gate oxide film formed on a surface of the second conductivity type well and formed thicker than the first gate oxide film; 상기 제1 게이트 산화막과 상기 제2 게이트 산화막 상에 형성되는 플로팅 게이트 전극; 및A floating gate electrode formed on the first gate oxide film and the second gate oxide film; And 상기 제2 게이트 산화막 하부의 제2 도전형 웰 상부 표면 내에 형성되는 액티브 컨트롤 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.And an active control gate formed in an upper surface of a second conductivity type well under the second gate oxide layer. 제1항에 있어서, 상기 플로팅 게이트 전극은,The method of claim 1, wherein the floating gate electrode, 상기 상기 제1 게이트 산화막과 상기 제2 게이트 산화막 상에 걸쳐 일체로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.And integrally formed over the first gate oxide film and the second gate oxide film. 제1항에 있어서, 상기 비휘발성 메모리 소자는,The memory device of claim 1, wherein the nonvolatile memory device comprises: 상기 제1 도전형 웰 내에 형성되는 제1 소자 분리 구조물, 상기 제2 도전형 웰 내에 형성되는 제2 소자 분리 구조물, 및 상기 제1 도전형 웰과 제2 도전형 웰의 경계 영역에 형성되는 제3 소자 분리 구조물을 포함하는 소자 분리막을 더 포함하며, A first device isolation structure formed in the first conductivity type well, a second device isolation structure formed in the second conductivity type well, and a first formed in a boundary region between the first conductivity type well and the second conductivity type well Further comprising a device isolation film comprising a three device isolation structure, 상기 액티브 컨트롤 게이트는 상기 제2 소자 분리 구조물과 상기 제3 소자 분리 구조물 사이의 제2 도전형 웰 상부 표면 내에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.And the active control gate is formed in a second conductive well top surface between the second device isolation structure and the third device isolation structure. 제3항에 있어서, 상기 액티브 컨트롤 게이트는,The method of claim 3, wherein the active control gate, 상기 제2 소자 분리 구조물과 상기 제3 소자 분리 구조물보다 반도체 기판 표면으로부터 낮은 깊이를 갖도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.And have a lower depth than the surface of the semiconductor substrate than the second device isolation structure and the third device isolation structure. 제1항에 있어서, 상기 비휘발성 메모리 소자는,The memory device of claim 1, wherein the nonvolatile memory device comprises: 상기 제1 게이트 산화막 양측에 인접하여 제1 도전형 웰 내에 형성되는 소스및 드레인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.And a source and a drain formed in the first conductivity type well adjacent to both sides of the first gate oxide layer. 불순물을 주입하여 반도체 기판에 서로 인접하는 제1 도전형 웰 및 제2 도전형 웰을 형성하는 단계;Implanting impurities to form first conductive wells and second conductive wells adjacent to each other in the semiconductor substrate; 제2 도전형 웰의 상부 표면 내에 제1 도전형 불순물을 선택적으로 주입하는 단계; 및Selectively implanting a first conductivity type impurity into the top surface of the second conductivity type well; And 열적 산화(thermal oxidation) 공정을 수행하여, 제1 도전형 웰 및 제2 도전형 웰 상에 산화막을 성장시킴과 동시에 상기 선택적으로 주입된 제1 도전형 불순물을 확산시켜 상기 제2 도전형 웰의 상부 표면 내에 액티브 컨트롤 게이트를 형성 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.A thermal oxidation process is performed to grow an oxide film on the first conductivity type well and the second conductivity type well and simultaneously diffuse the selectively implanted first conductivity type impurities to form the second conductivity type well. Forming an active control gate in the upper surface. 제6항에 있어서, 상기 제1 도전형 불순물을 선택적으로 주입하는 단계는,The method of claim 6, wherein the selectively injecting the first conductivity type impurity comprises: 상기 제1 도전형 웰은 노출시키지 않고 상기 제2 도전형 웰을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern exposing the second conductivity well without exposing the first conductivity well; And 상기 포토레지스트 패턴을 마스크로 이용하여 노출된 제2 도전형 웰의 상부 표면 내에 제1 도전형 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.And implanting a first conductivity type impurity into an exposed upper surface of the second conductivity type well using the photoresist pattern as a mask. 제7항에 있어서, The method of claim 7, wherein 노출된 제2 도전형 웰의 상부 표면 내에 주입되는 제1 도전형 불순물의 농도는 상기 제1 도전형 웰에 주입되는 불순물 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.The concentration of the first conductivity type impurity implanted in the exposed upper surface of the second conductivity type well is higher than the impurity concentration implanted in the first conductivity type well. 제6항에 있어서, 상기 비휘발성 메모리 소자의 제조 방법은,The method of claim 6, wherein the manufacturing method of the nonvolatile memory device comprises: 상기 제1 도전형 웰 내에 형성되는 제1 소자 분리 구조물, 상기 제2 도전형 웰 내에 형성되는 제2 소자 분리 구조물, 및 상기 제1 도전형 웰과 제2 도전형 웰의 경계 영역에 형성되는 제3 소자 분리 구조물을 포함하는 소자 분리막을 형성하는 단계를 더 포함하며,A first device isolation structure formed in the first conductivity type well, a second device isolation structure formed in the second conductivity type well, and a first formed in a boundary region between the first conductivity type well and the second conductivity type well The method may further include forming a device isolation layer including a device isolation structure. 상기 액티브 컨트롤 게이트는,The active control gate, 상기 열적 산화 공정을 통하여 상기 소자 분리막보다 얕게 형성되도록 상기 제2 소자 분리 구조물과 제3 소자 분리 구조물 사이의 제2 도전형 웰 상부 표면 내에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.And forming in the upper surface of the second conductivity type well between the second device isolation structure and the third device isolation structure so as to be formed shallower than the device isolation layer through the thermal oxidation process. 제6항에 있어서,The method of claim 6, 상기 제2 도전형 웰 상에 성장되는 산화막은 상기 제1 도전형 웰 상에 성장되는 산화막보다 두껍게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.The oxide film grown on the second conductivity type well is formed thicker than the oxide film grown on the first conductivity type well.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010030343A1 (en) * 1998-12-01 2001-10-18 Xia0-Yu Li Eeprom cell with tunneling across entire separated channels
KR100465606B1 (en) * 1998-06-30 2005-04-06 주식회사 하이닉스반도체 Triple well manufacturing method of semiconductor device
US20060054966A1 (en) * 2004-09-16 2006-03-16 Jung-Ching Chen Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465606B1 (en) * 1998-06-30 2005-04-06 주식회사 하이닉스반도체 Triple well manufacturing method of semiconductor device
US20010030343A1 (en) * 1998-12-01 2001-10-18 Xia0-Yu Li Eeprom cell with tunneling across entire separated channels
US20060054966A1 (en) * 2004-09-16 2006-03-16 Jung-Ching Chen Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof

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