KR20100124161A - Fabricating method for semiconductor package - Google Patents

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KR20100124161A
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이규원
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for manufacturing a semiconductor package is provided to reduce the spreading phenomenon of a conductive paste by forming a re-wiring pad and a re-wiring using a jet-printing unit or dispenser. CONSTITUTION: A bonding pad(130) is prepared on the center part of a wafer. A protective film(140) is formed on the bonding pad. A first pad region(P1) for a bonding pad and a second pad region(P2) for a re-wiring pad are defined on the wafer. A pre-rewiring pad and pre-rewiring are formed to the protective film. A conductive paste fills the pre-rewiring pad and the pre-rewiring to form a rewiring pad and a rewiring. The rewiring pad is selectively exposed through the protective film.

Description

반도체 패키지의 제조방법{Fabricating Method For Semiconductor Package}Fabrication Method For Semiconductor Package

본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 구체적으로는 PIQ층을 이용한 패드 재배열을 통해 공정 단순화 및 두께 상승이 최소화된 반도체 패키지를 제공할 수 있는 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a method of manufacturing a semiconductor package that can provide a semiconductor package with minimal process simplification and thickness increase through pad rearrangement using a PIQ layer.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다.In the semiconductor industry, packaging technology for integrated circuits has continually evolved to meet the demand for miniaturization and mounting reliability.

예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.For example, the demand for miniaturization is accelerating the development of technologies for packages that are close to chip size, and the demand for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I'm making it.

일반적으로, 메인 메모리 제품의 대부분은 본딩패드가 반도체 칩의 중앙부에 위치하는 센터패드 타입(center pad type)으로 설계되고 있기 때문에 웨이퍼 상태에서 재배열 공정을 통해 본딩패드의 위치를 재배치하는 공정이 선행된다.In general, since most of the main memory products are designed in a center pad type in which the bonding pads are located at the center of the semiconductor chip, the process of repositioning the bonding pads by rearranging the wafer in the wafer state is preceded. do.

도 1은 종래에 따른 웨이퍼를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing a conventional wafer.

도시한 바와 같이, 제조 공정이 완료되고 중앙에 본딩패드(30)가 구비되고, 본딩패드(30)의 상면으로 이를 노출하는 절연막(40)이 구비된 웨이퍼(2)를 준비한다.As illustrated, a wafer 2 having a manufacturing process is completed and a bonding pad 30 is provided at the center and an insulating film 40 exposing the upper surface of the bonding pad 30 is prepared.

상기 본딩패드(30)를 노출하는 절연막(40)을 포함하는 웨이퍼(2)의 상면으로 본딩패드(30)와 전기적으로 연결된 재배선(60) 및 재배열 패드(12)를 형성한다. 또한, 상기 재배선(60)과 재배열 패드(12)의 상부로 재배열 패드(12)를 외부로 노출하는 보호막(55)이 더 형성될 수 있다.The redistribution 60 and the rearrangement pad 12 are formed on the upper surface of the wafer 2 including the insulating film 40 exposing the bonding pad 30, and are electrically connected to the bonding pad 30. In addition, a passivation layer 55 may be further formed on the redistribution 60 and the rearrangement pad 12 to expose the rearrangement pad 12 to the outside.

상기 재배선(60)과 재배열 패드(12)는 동일층에서 동일 물질로 형성될 수 있다.The redistribution 60 and the rearrangement pad 12 may be formed of the same material in the same layer.

도면으로 상세히 제시하지는 않았지만, 웨이퍼(2)를 쏘잉 공정으로 절단하여 개별 반도체 칩으로 분리한 후, 기판 상에 반도체 칩을 부착하고, 반도체 칩의 재배열 패드(12)를 금속 와이어(16)를 이용하여 기판에 구비된 본드핑거와 전기적으로 연결하게 된다.Although not shown in detail in the drawings, the wafer 2 is cut by a sawing process and separated into individual semiconductor chips, and then the semiconductor chips are attached onto the substrate, and the rearrangement pads 12 of the semiconductor chips are attached to the metal wires 16. It is electrically connected to the bond finger provided on the substrate.

일반적으로, 전술한 재배선(60)과 재배열 패드(12)는 도금 방식을 이용하여 형성하고 있다. 그러나, 이러한 도금 방식으로 재배선(60)과 재배열 패드(12)를 형성하는 방식은 공정이 복잡해지고 웨이퍼(2)의 두께가 상승하는 문제가 있다.Generally, the above-mentioned redistribution 60 and rearrangement pad 12 are formed using a plating method. However, the method of forming the redistribution 60 and the rearrangement pad 12 by the plating method has a problem in that the process becomes complicated and the thickness of the wafer 2 increases.

이러한 문제를 해결하기 위해 전기 전도도가 우수한 전도성 페이트를 이용한 제트 프린트 방식(jet printing type)으로 재배선(60)과 재배열 패드(12)를 형성하는 방법이 연구/개발되고 있다.In order to solve this problem, a method of forming the redistribution 60 and the rearrangement pad 12 by a jet printing type using a conductive paint having excellent electrical conductivity has been researched and developed.

그러나, 종래에는 재배열 패드(12)를 제외한 절연막(40)의 전 표면이 평탄한 면으로 이루어지고 있기 때문에 점성을 가지는 전도성 페이스트를 제트 프린트 방 식으로 재배선(60)과 재배열 패드(12)를 형성하다 보면, 평활한 절연막(40)의 표면으로 전도성 페이스트가 번지거나 단선 불량이 발생하는 문제가 있다.However, in the related art, since the entire surface of the insulating film 40 except for the rearrangement pad 12 is made of a flat surface, the conductive paste having a viscosity is jet-printed to the redistribution 60 and the rearrangement pad 12. In the formation, there is a problem that the conductive paste is smeared or disconnection defects occur on the surface of the smooth insulating film 40.

본 발명은 전도성 페이스트의 번짐 현상과 소결시의 공정 온도를 낮추면서 슬림한 반도체 패키지를 제조할 수 있는 방법을 제공한다.The present invention provides a method for manufacturing a slim semiconductor package while reducing the spreading phenomenon of the conductive paste and the process temperature during sintering.

본 발명의 실시예에 따른 반도체 패키지의 제조방법은 일면에 본딩패드를 포함하고, 상기 일면 상에 보호막이 형성된 웨이퍼를 제공하는 단계; 상기 본딩패드를 노출시키고, 상기 보호막에 홈을 형성하는 예비 재배열 패드 및 예비 재배선을 형성하는 단계; 상기 예비 재배열 패드 및 예비 재배선 내에 전도성 페이스트를 충진하여 재배열 패드 및 재배선을 형성하는 단계; 및 상기 재배열 패드 및 재배선을 포함하는 보호막 상에 상기 재배열 패드를 선택적으로 노출시키는 레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor package according to an embodiment of the present invention includes providing a wafer including a bonding pad on one surface and a protective film formed on the one surface; Exposing the bonding pads and forming preliminary rearrangement pads and preliminary redistributions forming grooves in the passivation layer; Filling a conductive paste in the preliminary rearrangement pad and the preliminary redistribution to form a rearrangement pad and redistribution; And forming a resist pattern on the protective layer including the rearrangement pad and the redistribution to selectively expose the rearrangement pad.

상기 재배열 패드 및 재배선을 형성하는 단계는, 제트 프린트 장치 또는 디스펜서를 사용하여 수행하는 것을 특징으로 한다.The forming of the rearrangement pad and the redistribution may be performed using a jet print apparatus or a dispenser.

상기 전도성 페이스트는 구리, 금, 은 및 백금 중 어느 하나를 사용하는 것을 특징으로 한다.The conductive paste is characterized by using any one of copper, gold, silver and platinum.

상기 전도성 페이스트의 점도는 1.5cP ~ 1000cP인 것을 특징으로 한다. 상기 재배열 패드의 상부 면에 금속막을 더 형성하는 것을 특징으로 한다.The viscosity of the conductive paste is characterized in that 1.5cP ~ 1000cP. The metal film is further formed on the upper surface of the rearrangement pad.

상기 금속막은 구리막과, 니켈막 및 금막의 적층막을 포함하는 것을 특징으로 한다. 상기 구리막은 전해 도금 방식을 이용하여 형성하고, 상기 니켈막 및 금 막의 적층막은 무전해 도금 방식을 이용하여 형성하는 것을 특징으로 한다.The metal film is characterized in that it comprises a laminated film of a copper film, a nickel film and a gold film. The copper film is formed using an electrolytic plating method, and the laminated film of the nickel film and the gold film is formed using an electroless plating method.

상기 예비 재배열 패드 및 예비 재배선을 형성하는 단계는, 핀 스크레치, 레이저 조사 및 사진식각 중 어느 하나의 공정으로 수행하는 것을 특징으로 한다. 상기 예비 재배열 패드 및 예비 재배선의 바닥면은 1개 이상의 꼭지점을 가지는 다각면이나 둥근면으로 이루어지는 것을 특징으로 한다.Forming the preliminary rearrangement pad and the preliminary redistribution may be performed by any one of pin scratch, laser irradiation, and photolithography. The bottom surface of the preliminary rearrangement pad and the preliminary redistribution may be formed of a polygonal surface or a round surface having one or more vertices.

상기 본딩패드는 평행하게 이격 배치된 다수의 예비 재배열 패드 및 예비 재배선에 매립된 재배열 패드 및 재배선과 연결되는 것을 특징으로 한다.The bonding pads may be connected to a plurality of prearrangement pads arranged in parallel and spaced in parallel, and rearrangement pads and redistributions embedded in the prerearrangement.

상기 다수의 예비 재배선 간의 이격 거리는 상기 각 예비 재배선의 폭 대비 40 ~ 60%로 형성하는 것을 특징으로 한다.The separation distance between the plurality of preliminary redistribution is characterized in that it is formed to 40 to 60% of the width of each preliminary redistribution.

본 발명은 보호막에 홈을 형성하는 예비 재배열 패드 및 예비 재배선을 형성하고, 상기 예비 재배열 패드 및 예비 재배선 내에 전도성 페이스트를 제트 프린트 방식으로 충진하여 재배열 패드 및 재배선을 형성하는 것을 통해 반도체 칩의 두께를 슬림화할 수 있는 효과가 있다. 따라서, 스택형 반도체 패키지의 슬림화에 적극적으로 대응할 수 있는 장점이 있다.The present invention is to form a pre-rearrangement pad and pre-rearrangement to form a groove in the protective film, and filling the conductive paste in the pre-rearrangement pad and the pre-rearrangement by a jet print method to form the re-arrangement pad and redistribution Through this, the thickness of the semiconductor chip can be reduced. Therefore, there is an advantage that can actively respond to the slimming of the stack-type semiconductor package.

(실시예)(Example)

본 발명은 본딩패드를 덮는 보호막에 홈을 형성하는 예비 재배열 패드와 예비 재배선을 형성하고, 상기 예비 재배열 패드와 예비 재배선 내에 전도성 페이스트를 충진 및 소결하여 재배열 패드 및 재배선을 형성한 것을 특징으로 한다.The present invention forms a pre-rearrangement pad and a pre-rearrangement to form a groove in the protective film covering the bonding pad, and fills and sinters the conductive paste in the pre-rearrangement pad and the pre-rearrangement to form a re-arrangement pad and redistribution. It is characterized by one.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도이고, 도 3a 내지 도 3e는 도 2a 내지 도 2e의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 공정 단면도이다.2A to 2E are process plan views sequentially illustrating a method of manufacturing a semiconductor package according to the present invention, and FIGS. 3A to 3E are cut along the line III-III ′ of FIGS. 2A to 2E. It is a cross section.

도 2a 및 도 3a에 도시한 바와 같이, 제조 공정이 완료되고 중앙에 본딩패드(130)가 구비되고, 본딩패드(130)의 상면으로 이를 노출하는 절연막(도시안함)이 구비된 웨이퍼(102)를 준비한다.As shown in FIGS. 2A and 3A, a wafer 102 having a manufacturing process completed and a bonding pad 130 in the center and an insulating film (not shown) that exposes the upper surface of the bonding pad 130 is provided. Prepare.

상기 웨이퍼(102)는 본딩패드(130)가 형성될 제1 패드영역(P1)과 재배열 패드(미도시)가 형성될 제2 패드영역(P2)이 정의될 수 있다.The wafer 102 may define a first pad region P1 in which a bonding pad 130 is to be formed and a second pad region P2 in which a rearrangement pad (not shown) is to be formed.

다음으로, 본딩패드(130)를 포함하는 웨이퍼(102)의 상부 전면을 덮는 보호막(140)을 형성한다.Next, the passivation layer 140 covering the upper entire surface of the wafer 102 including the bonding pads 130 is formed.

보호막(140)은 폴리이미드, 산화실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹이나 벤조싸이클로부텐과 포토 아크릴을 포함하는 유기절연물질 그룹 중 선택된 어느 하나가 이용될 수 있다. 상기 보호막(140)은 폴리이미드, 특히 PIQ를 이용하는 것이 바람직하다.The protective layer 140 may be any one selected from an inorganic insulating material group including polyimide, silicon oxide, and silicon nitride, or an organic insulating material group including benzocyclobutene and photoacryl. The protective film 140 preferably uses polyimide, particularly PIQ.

도 2b 및 도 3b에 도시한 바와 같이, 상기 보호막(140)을 포함하는 웨이퍼(102)와 이격된 상부로 미세 핀(미도시)을 위치 정렬하는 단계를 진행한다. 다음으로, 상기 미세 핀을 이용한 핀 스크레치 공정으로 보호막(140)의 일부 두께를 제거하여, 상기 본딩패드(130)를 노출시키고, 상기 보호막(140)에 홈을 형성하는 예비 재배열 패드 및 예비 재배선(GP)을 형성한다.As shown in FIG. 2B and FIG. 3B, fine pins (not shown) are positioned to be spaced apart from the wafer 102 including the passivation layer 140. Next, a portion of the passivation layer 140 is removed by a pin scratch process using the fine pins to expose the bonding pads 130 and to form grooves in the passivation layer 140. Form a line GP.

도면으로 상세히 제시하지는 않았지만, 상기 예비 재배열 패드 및 예비 재배선(GP)을 형성하는 단계에 있어서, 미세 핀 이외에 레이저 조사나 사진식각을 이용하는 방식 등이 이용될 수도 있다.Although not shown in detail in the drawings, in the forming of the pre-arrangement pad and the pre-rearrangement GP, a method using laser irradiation or photolithography may be used in addition to the fine pins.

전술한 보호막(140)의 두께는 10㎛ 이하로 형성하는 것이 바람직하다. 상기 예비 재배열 패드 및 예비 재배선(GP)의 두께는 보호막(140) 두께의 20 ~ 80%로 형성하고, 상기 본딩패드(130)의 두께는 보호막(140) 두께의 20 ~ 80%로 형성하는 것이 바람직하다.It is preferable that the thickness of the above-mentioned protective film 140 is 10 micrometers or less. The preliminary rearrangement pad and the prerearrangement GP may be formed to have a thickness of 20 to 80% of the passivation layer 140, and the bonding pad 130 may have a thickness of 20 to 80% of the passivation layer 140. It is desirable to.

특히, 상기 예비 재배열 패드 및 예비 재배선(GP)은 본딩패드(130)가 외부로 노출되는 두께로 형성한다. 상기 예비 재배열 패드 및 예비 재배선(GP)은 본딩패드(130)와 재배열 패드(미도시)가 형성될 제2 패드영역(P2)에 일대일 대응되도록 라인 형상으로 평행하게 이격 형성한다.In particular, the preliminary rearrangement pad and the preliminary redistribution GP are formed to have a thickness at which the bonding pad 130 is exposed to the outside. The preliminary rearrangement pad and the prerearrangement GP may be spaced apart in parallel in a line shape so as to correspond to the bonding pad 130 and the second pad region P2 in which the rearrangement pad (not shown) is to be formed.

도 2c 및 도 3c에 도시한 바와 같이, 상기 예비 재배열 패드 및 예비 재배선(GP)을 포함하는 보호막(140)의 상부로 제트 프린트 장치(165)를 정렬하고, 예비 재배열 패드 및 예비 재배선(GP) 내에 전도성 페이스트(155)를 도포하는 단계를 진행한다. 이러한 제트 프린트 공정을 통해 예비 재배열 패드 및 예비 재배선(GP)에 선택적으로 전도성 페이스트(155)를 충진할 수 있게 된다.As shown in FIGS. 2C and 3C, the jet print apparatus 165 is aligned on top of the passivation layer 140 including the preliminary rearrangement pad and the preliminary rearrangement GP, and the prearrangement pad and the preliminary cultivation. The application of the conductive paste 155 in the line GP is performed. Through this jet print process, the conductive paste 155 may be selectively filled in the preliminary rearrangement pad and the preliminary redistribution GP.

이 때, 상기 전도성 페이스트(155)는 1.5cP ~ 1,000cP의 점도를 가지는 구리(Cu), 금(Au), 은(Ag) 및 백금(Pt) 중 어느 하나가 선택될 수 있다. 도면으로 제시하지는 않았지만, 제트 프린트 장치(165) 대신 디스펜서를 이용하는 것도 가능 하다.At this time, the conductive paste 155 may be any one selected from copper (Cu), gold (Au), silver (Ag) and platinum (Pt) having a viscosity of 1.5 cP to 1,000 cP. Although not shown in the drawings, it is also possible to use a dispenser instead of the jet print apparatus 165.

다음으로, 도 2d 및 도 3d에 도시한 바와 같이, 예비 재배열 패드 및 예비 재배선(도 3c의 GP) 내에 충진된 전도성 페이스트(도 3c의 155)를 소결하는 단계를 진행한다. 상기 전도성 페이스트의 소결은 120 ~ 200℃에서 1 ~ 1.5시간 동안 수행하는 것이 바람직하다.Next, as shown in FIGS. 2D and 3D, the sintering of the conductive paste (155 of FIG. 3C) filled in the preliminary rearrangement pad and the preliminary redistribution (GP of FIG. 3C) is performed. Sintering of the conductive paste is preferably performed for 1 to 1.5 hours at 120 ~ 200 ℃.

전술한 소결 공정을 완료하게 되면, 본딩패드(130)와 개별적으로 연결되는 재배선(160)과, 상기 재배선(160)의 일 끝단에 위치하는 제2 패드영역(P2)에 재배열 패드(112)가 형성된다. 이 때, 상기 예비 재배열 패드 및 예비 재배선(도 3c의 GP)의 폭(W)이 10 ~ 20㎛로 형성될 경우, 상기 전도성 페이스트는 재배열 패드(112)가 형성되는 제2 패드영역(P) 면적의 1/2 이상 침범하도록 충진하는 것이 바람직하다.When the above sintering process is completed, the rearrangement pads may be arranged in the redistribution line 160 that is individually connected to the bonding pads 130 and the second pad region P2 located at one end of the redistribution line 160. 112 is formed. In this case, when the width W of the preliminary rearrangement pad and the preliminary rearrangement (GP of FIG. 3C) is formed to be 10 to 20 μm, the conductive paste has a second pad region in which the rearrangement pad 112 is formed. (P) It is preferable to fill so that it may intrude more than 1/2 of an area.

전술한 소결 공정에 의해 재배선(160)과 재배열 패드(112)의 두께는 10% 정도 낮아질 수 있다.By the sintering process described above, the thicknesses of the redistribution 160 and the rearrangement pad 112 may be reduced by about 10%.

따라서, 본 발명에서는 보호막(140)의 일부 두께를 제거한 상태에서 제트 프린팅 장치(도 3c의 165)를 이용하여 전도성 페이스트(도 3c의 155)를 충진하고, 이를 소결하여 재배선(160)을 형성하기 때문에 재배선(160)의 일부 두께가 예비 재배열 패드 및 예비 재배선 내에 매립되는 형태로 제작될 수 있다.Therefore, in the present invention, the conductive paste (155 of FIG. 3C) is filled using the jet printing apparatus (165 of FIG. 3C) in a state in which the thickness of the protective layer 140 is removed, and the redistribution line 160 is formed by sintering it. Therefore, some thicknesses of the redistribution 160 may be manufactured to be embedded in the prearrangement pad and the prerearrangement.

즉, 본 발명에서는 매립 구조로 재배선(160)이 형성되므로 웨이퍼(102)의 전체 두께를 대폭 줄일 수 있고, 종래와 달리 번짐 현상은 발생하지 않는다.That is, in the present invention, since the redistribution line 160 is formed as a buried structure, the overall thickness of the wafer 102 can be greatly reduced, and unlike the conventional art, a bleeding phenomenon does not occur.

또한, 전술한 예비 재배열 패드 및 예비 재배선은 모세관 역할을 겸하게 된 다. 따라서, 전도성 페이스트의 응력 발생으로 종래에 비해 저온에서 소결 단계가 진행되더라도 재배선(160)과 재배선 패드(112)에 단락이 발생할 염려가 없게 되는바, 그 만큼 소결 온도를 낮출 수 있는 장점이 있다. 특히, 스택형의 반도체 패키지에 적용할 경우 더 큰 효과를 볼 수 있다.In addition, the preliminary rearrangement pad and the preliminary redistribution described above also serve as a capillary role. Therefore, even if the sintering step is performed at a lower temperature than the conventional one due to the stress of the conductive paste, there is no fear of a short circuit between the redistribution 160 and the redistribution pad 112, and thus the sintering temperature can be lowered. have. In particular, when applied to a stacked semiconductor package it can be seen a greater effect.

다음으로, 상기 재배선(160)과 재배열 패드(112)가 형성된 보호막(140)의 상부 전면으로 포토 레지스트(미도시)를 도포하고, 선택적인 노광 및 현상 공정을 통해 제2 패드영역(P2)에 대응된 재배열 패드(112)를 노출하는 레지스트 패턴(172)을 형성한다. 이 때, 상기 레지스트 패턴(172)은 제2 패드영역(P2)에 대응된 면적을 제외한 전면에 형성한다.Next, a photoresist (not shown) is applied to the entire upper surface of the passivation layer 140 on which the redistribution 160 and the rearrangement pad 112 are formed, and the second pad region P2 is subjected to selective exposure and development processes. A resist pattern 172 is formed to expose the rearrangement pad 112 corresponding to FIG. In this case, the resist pattern 172 is formed on the entire surface except for an area corresponding to the second pad region P2.

도 2e 및 도 3e에 도시한 바와 같이, 상기 레지스트 패턴(도 3d의 172)을 마스크로 이용하고, 제2 패드영역(P2)으로 노출된 재배열 패드(112)의 상부로 구리막(114)과, 니켈막 및 금막의 적층막(116)을 차례로 형성한다.2E and 3E, using the resist pattern 172 of FIG. 3D as a mask, the copper film 114 is disposed on the rearrangement pad 112 exposed to the second pad region P2. And a laminated film 116 of a nickel film and a gold film are formed in this order.

이러한 구리막(114)과 니켈막 및 금막의 적층막(116)은 재배열 패드(112)의 본딩 특성을 개선하는 기능을 한다. 상기 구리막(114)은 구리(Cu)를 전해 도금 방식을 이용하여 형성하고, 니켈막 및 금막의 적층막(116)은 니켈(Ni)과 금(Au)을 무전해 도금 방식을 이용하여 차례로 적층 형성한다.The copper film 114 and the stacked film 116 of the nickel film and the gold film have a function of improving the bonding characteristics of the rearrangement pad 112. The copper film 114 is formed of copper (Cu) using an electroplating method, and the laminated film 116 of the nickel film and the gold film is sequentially made of nickel (Ni) and gold (Au) using an electroless plating method. Lamination is formed.

다음으로, 레지스트 패턴을 스트립 공정으로 제거하는 단계를 진행한다.Next, the step of removing the resist pattern by a strip process is performed.

도면으로 상세히 제시하지는 않았지만, 전술한 웨이퍼는 쏘잉 공정을 통해 절단하여 개별 반도체 칩으로 분리되고, 기판에 접착부재를 매개로 실장하고, 연결부재로 기판과 반도체 칩을 전기적으로 연결한 후, 반도체 칩을 포함하는 기판의 일면을 몰딩부재로 밀봉하고 기판의 하면에 외부접속단자를 부착하는 것을 통해 반도체 패키지를 제작할 수 있다.Although not shown in detail in the drawings, the above-described wafer is cut through a sawing process to be separated into individual semiconductor chips, mounted on the substrate via an adhesive member, and electrically connected to the substrate and the semiconductor chip by a connecting member. The semiconductor package may be manufactured by sealing one surface of the substrate including a molding member and attaching an external connection terminal to the lower surface of the substrate.

도 4는 본 발명의 다른 예에 따른 반도체 칩을 나타낸 확대 평면도로, 전술한 실시예와의 중복 설명은 생략하도록 한다.4 is an enlarged plan view illustrating a semiconductor chip according to another embodiment of the present invention, and description thereof will not be repeated with the foregoing embodiment.

도시한 바와 같이, 하나의 본딩패드(230)와 하나의 재배열 패드(212)에 대응하여 2개의 예비 재배열 패드 및 예비 재배선(GP)을 형성한 후, 2개의 예비 재배열 패드 및 예비 재배선(GP) 내에 전도성 페이스트를 제트 프린트 방식으로 충진하고, 이를 소결하여 재배열 패드(212) 및 재배선(260)을 형성한 것을 특징으로 한다. 이 때, 상기 2개의 예비 재배열 패드 및 예비 재배선(GP)은 일정 간격이 이격된 상태로 평행하게 배치되도록 형성한다.As shown, after forming two pre-rearrangement pads and pre-rearrangement GP corresponding to one bonding pad 230 and one re-arrangement pad 212, two pre-rearrangement pads and preliminary The conductive paste is filled in the redistribution GP by jet printing, and the redistribution pad 212 and the redistribution 260 are formed by sintering the conductive paste. In this case, the two preliminary rearrangement pads and the preliminary redistribution GP are formed to be arranged in parallel at a predetermined interval.

이러한 구성은 예비 재배열 패드 및 예비 재배선(GP)의 폭(W)이 10㎛ 미만으로 설계되는 구조에 적용할 경우 큰 효과를 기대할 수 있다. 특히, 상기 예비 재배열 패드 및 예비 재배선(GP)의 폭(W)이 10㎛ 미만으로 형성될 경우, 상기 재배열 패드(212)는 제2 패드영역(P) 면적의 2/3 이상 차지하도록 형성하는 것이 바람직하다.Such a configuration can be expected to have a great effect when applied to a structure that the width (W) of the pre-rearrangement pad and pre-rearrangement (GP) is designed to less than 10㎛. In particular, when the width W of the preliminary rearrangement pad and the preliminary redistribution GP is less than 10 μm, the rearrangement pad 212 occupies 2/3 or more of the area of the second pad region P. FIG. It is preferable to form so that.

상기 2개의 예비 재배열 패드 및 예비 재배선(GP) 간의 이격 거리는 각 예비 재배열 패드 및 예비 재배선(GP)의 폭 대비 40 ~ 60%로 형성하는 것이 바람직하다.The separation distance between the two preliminary rearrangement pads and the preliminary redistribution GP may be 40 to 60% of the width of each prearrangement pad and the prerearrangement GP.

이 때, 하나의 본딩패드(230)와 하나의 재배열 패드(212)에 대응하여 예비 재배열 패드 및 예비 재배선(GP)이 2개인 것을 도시하고 설명하였으나, 이는 일예에 불과한 것으로 이러한 예비 재배열 패드 및 예비 재배선(GP)은 3개, 4개 등 그 수에 있어서 다양하게 변경할 수 있다.In this case, the pre-arrangement pad and the pre-rearrangement GP are illustrated and described in correspondence with one bonding pad 230 and one rearrangement pad 212, but this is only an example. The arrangement pads and preliminary redistribution GP can be variously changed in number, such as three or four.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 종래에 따른 웨이퍼를 개략적으로 나타낸 단면도.1 is a cross-sectional view schematically showing a wafer according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도.2A to 2E are process plan views sequentially showing a method of manufacturing a semiconductor package according to the present invention in the order of processes.

도 3a 내지 도 3e는 도 2a 내지 도 2e의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 공정 단면도.3A to 3E are cross-sectional views taken along the line III-III ′ of FIGS. 2A to 2E.

도 4는 본 발명의 다른 예에 따른 반도체 칩을 나타낸 확대 평면도.4 is an enlarged plan view showing a semiconductor chip according to another example of the present invention.

Claims (11)

일면에 본딩패드를 포함하고, 상기 일면 상에 보호막이 형성된 웨이퍼를 제공하는 단계;Providing a wafer including a bonding pad on one surface and a protective film formed on the one surface; 상기 본딩패드를 노출시키고, 상기 보호막에 홈을 형성하는 예비 재배열 패드 및 예비 재배선을 형성하는 단계;Exposing the bonding pads and forming preliminary rearrangement pads and preliminary redistributions forming grooves in the passivation layer; 상기 예비 재배열 패드 및 예비 재배선 내에 전도성 페이스트를 충진하여 재배열 패드 및 재배선을 형성하는 단계; 및Filling a conductive paste in the preliminary rearrangement pad and the preliminary redistribution to form a rearrangement pad and redistribution; And 상기 재배열 패드 및 재배선을 포함하는 보호막 상에 상기 재배열 패드를 선택적으로 노출시키는 레지스트 패턴을 형성하는 단계;Forming a resist pattern on the protective film including the rearrangement pad and the redistribution to selectively expose the rearrangement pad; 를 포함하는 반도체 패키지의 제조방법.Method of manufacturing a semiconductor package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 재배열 패드 및 재배선을 형성하는 단계는, 제트 프린트 장치 또는 디스펜서를 사용하여 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.The forming of the rearrangement pad and the redistribution may be performed using a jet print apparatus or a dispenser. 제 1 항에 있어서,The method of claim 1, 상기 전도성 페이스트는 구리, 금, 은 및 백금 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 패키지의 제조방법.The conductive paste is a method of manufacturing a semiconductor package, characterized in that using any one of copper, gold, silver and platinum. 제 1 항에 있어서,The method of claim 1, 상기 전도성 페이스트의 점도는 1.5cP ~ 1000cP인 것을 특징으로 하는 반도체 패키지의 제조방법.The viscosity of the conductive paste is a manufacturing method of a semiconductor package, characterized in that 1.5cP ~ 1000cP. 제 1 항에 있어서,The method of claim 1, 상기 재배열 패드의 상부 면에 금속막을 더 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of manufacturing a semiconductor package, characterized in that further forming a metal film on the upper surface of the rearrangement pad. 제 5 항에 있어서,The method of claim 5, 상기 금속막은 구리막과, 니켈막 및 금막의 적층막을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.The metal film comprises a copper film, a nickel film and a laminated film of a gold film manufacturing method of a semiconductor package. 제 6 항에 있어서,The method of claim 6, 상기 구리막은 전해 도금 방식을 이용하여 형성하고, 상기 니켈막 및 금막의 적층막은 무전해 도금 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The copper film is formed using an electrolytic plating method, and the laminated film of the nickel film and the gold film is formed using an electroless plating method. 제 1 항에 있어서,The method of claim 1, 상기 예비 재배열 패드 및 예비 재배선을 형성하는 단계는, 핀 스크레치, 레 이저 조사 및 사진식각 중 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.Forming the pre-rearrangement pad and pre-rearrangement, the method of manufacturing a semiconductor package, characterized in that performed by any one process of pin scratch, laser irradiation and photolithography. 제 1 항에 있어서,The method of claim 1, 상기 예비 재배열 패드 및 예비 재배선의 바닥면은 1개 이상의 꼭지점을 가지는 다각면이나 둥근면으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.The bottom surface of the pre-arrangement pad and the pre-rearrangement is a manufacturing method of a semiconductor package, characterized in that consisting of a polygonal surface or a round surface having one or more vertices. 제 1 항에 있어서,The method of claim 1, 상기 본딩패드는 평행하게 이격 배치된 다수의 예비 재배열 패드 및 예비 재배선에 매립된 재배열 패드 및 재배선과 연결되는 것을 특징으로 하는 반도체 패키지의 제조방법.The bonding pad is a manufacturing method of a semiconductor package, characterized in that connected to the plurality of pre-arrangement pads and re-arrangement pads and redistribution embedded in the pre-rearrangement disposed in parallel. 제 10 항에 있어서,The method of claim 10, 상기 다수의 예비 재배선 간의 이격 거리는 상기 각 예비 재배선의 폭 대비 40 ~ 60%로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The separation distance between the plurality of preliminary redistribution is a manufacturing method of the semiconductor package, characterized in that formed to 40 to 60% of the width of the preliminary redistribution.
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