KR20100112866A - A semiconductor pacakge comprising a heat radiation plate and a method of manufacturing the same - Google Patents

A semiconductor pacakge comprising a heat radiation plate and a method of manufacturing the same Download PDF

Info

Publication number
KR20100112866A
KR20100112866A KR1020090031373A KR20090031373A KR20100112866A KR 20100112866 A KR20100112866 A KR 20100112866A KR 1020090031373 A KR1020090031373 A KR 1020090031373A KR 20090031373 A KR20090031373 A KR 20090031373A KR 20100112866 A KR20100112866 A KR 20100112866A
Authority
KR
South Korea
Prior art keywords
heat sink
layer
semiconductor chip
passivation layer
semiconductor package
Prior art date
Application number
KR1020090031373A
Other languages
Korean (ko)
Other versions
KR101055453B1 (en
Inventor
이종윤
권영도
김진구
강준석
징리 양
백종환
전형진
박승욱
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020090031373A priority Critical patent/KR101055453B1/en
Publication of KR20100112866A publication Critical patent/KR20100112866A/en
Application granted granted Critical
Publication of KR101055453B1 publication Critical patent/KR101055453B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

PURPOSE: A semiconductor package with a heat sink and a manufacturing method thereof are provided to improve resistance against warpage by including a hard heat sink made of metals with thermal conductivity to replace a reconstruction layer. CONSTITUTION: A support layer is formed on the upper side of a heat sink(100). A semiconductor chip(500) is arranged in a cavity on the upper side of the heat sink. A first passivation layer(700) is formed on the upper sides of the support layer and the semiconductor chip. A rerouting layer(800) is electrically connected to a bonding pad. A solder ball(900) is arranged on the upper side of the rerouting layer.

Description

방열판을 갖는 반도체 패키지 및 그 제조방법{A SEMICONDUCTOR PACAKGE COMPRISING A HEAT RADIATION PLATE AND A METHOD OF MANUFACTURING THE SAME}A semiconductor package having a heat sink and a manufacturing method thereof {A SEMICONDUCTOR PACAKGE COMPRISING A HEAT RADIATION PLATE AND A METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 팬-아웃(FAN-OUT)형 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a fan-out type semiconductor package and a method for manufacturing the same.

집적회로기술의 기술이 발전함에 따라, 고효율의 마이크로칩 패키징 기술도 비례적으로 변화하고 있다. 소형 컴퓨터 및 휴대용 전자장치 등의 수요가 늘어남에 따라 다수의 핀을 갖는 파인 피치 볼 그리드 어레이(FBGA) 패키지 또는 칩 스케일 패키지(CSP) 등의 반도체 패키지가 개발되고 있다.As the technology of integrated circuit technology develops, the highly efficient microchip packaging technology also changes proportionally. As demand for small computers and portable electronic devices increases, semiconductor packages such as a fine pitch ball grid array (FBGA) package or a chip scale package (CSP) having a plurality of pins are being developed.

이들 패키지의 한 종류로 웨이퍼 상에 형성된 반도체 칩들의 본딩 패드(bonding pad)의 재배치(redistribution 또는 재배선(rerouting))를 이용하는 소위 웨이퍼 레벨 칩 스케일 패키지(Wafer Level CSP : WL-CSP)가 있다.One type of these packages is the so-called Wafer Level Chip Scale Package (WL-CSP), which utilizes redistribution or rerouting of the bonding pads of semiconductor chips formed on the wafer.

재배치를 이용한 웨이퍼 레벨 칩 스케일 패키지는 반도체 소자 제조 공정(FABrication : FAB)에서 직접 반도체기판 위의 본딩 패드를 보다 큰 크기의 다른 패드로 재배치한 후, 그 위로 솔더 볼(solder ball)과 같은 외부접속 단자를 형성하는 것을 그 구조적 특징으로 한다.Wafer-level chip-scale packages using relocation relocate the bonding pads on the semiconductor substrate directly to other larger pads in a semiconductor device fabrication process (FABrication) and then external connections such as solder balls. Forming the terminal is characterized by its structural features.

이러한 종래의 WL-CSP 기술은 웨이퍼 상으로 가공하여 배드(BAD) 다이 유무에 관련없이 전체적인 공정을 진행하여야 하며, 설계 및 크기에 대한 사용자의 요구에 유연성 있게 대처하기 어렵다. 이를 개선한 팬-아웃(Fan out) 형 BSOP 기술은 양호한(Good) 다이 만을 선별하여 위에퍼 형태로 재배치하여 종래의 WL-CSP 공정과 동일한 기술로 공정할 수 있다. This conventional WL-CSP technology has to be processed on a wafer to carry out the entire process with or without bad die, and it is difficult to flexibly cope with the user's demand for design and size. The fan-out BSOP technology, which has been improved, can be processed by the same technology as the conventional WL-CSP process by selecting only a good die and rearranging it in a wiper shape.

도 1은 종래의 팬-아웃 형 반도체 패키지의 단면도이다. 종래의 반도체 패키지는 EMC 몰딩(3), 반도체칩(1), 절연층(7), 재배선층(5) 및 솔더볼(9)을 포함하는 구성이다.1 is a cross-sectional view of a conventional fan-out semiconductor package. The conventional semiconductor package has a configuration including an EMC molding 3, a semiconductor chip 1, an insulating layer 7, a redistribution layer 5, and a solder ball 9.

그러나 종래의 팬-아웃 형 반도체 패키지는 히트 싱크(Heat Sink)가 없어 열에 의한 손상에 취약한 구조이고, 다이를 어태칭한 이후 EMC 몰딩시 다이 쉬트프(shift)에 취약하다는 문제점이 있었다.However, the conventional fan-out semiconductor package has a problem that the structure is vulnerable to heat damage due to the absence of a heat sink, and is susceptible to die shift during EMC molding after attaching the die.

본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 방열효과가 높은 반도체 패키지의 구조 및 반도체칩의 정합도가 높은 반도체 패키지의 제조방법을 제안한다.The present invention was created to solve the problems of the prior art as described above, and proposes a structure of a semiconductor package having a high heat dissipation effect and a method of manufacturing a semiconductor package having a high degree of matching of semiconductor chips.

본 발명에 따른 방열판을 갖는 반도체 패키지는, 방열판; 상기 금속판 상부에 적층되며 반도체칩을 수용할 수 있는 공동을 갖는 지지층; 상기 금속판 상부의 상기 공동 내부에 배치되며 본딩패드가 형성된 활성면을 갖는 반도체칩; 상기 반도체칩 및 상기 지지층 상부에 적층된 제1 패시베이션층; 상기 본딩패드와 전기적으로 연결되고 상기 제1 패시베이션층 상부로 연장된 재배선층; 및 상기 재배선층 상부에 배치된 솔더볼;을 포함하는 것을 특징으로 한다.A semiconductor package having a heat sink according to the present invention includes a heat sink; A support layer stacked on the metal plate and having a cavity capable of receiving a semiconductor chip; A semiconductor chip disposed in the cavity above the metal plate and having an active surface on which a bonding pad is formed; A first passivation layer stacked on the semiconductor chip and the support layer; A redistribution layer electrically connected to the bonding pad and extending over the first passivation layer; And a solder ball disposed on the redistribution layer.

본 발명의 바람직한 한 특징으로서, 상기 방열판은 열 전도성이 높은 금속으로 이루어진 금속판인 것에 있다.As a preferable feature of the present invention, the heat sink is a metal plate made of a metal having high thermal conductivity.

본 발명의 바람직한 다른 특징으로서, 상기 지지층은 감광성 절연층, 또는 감광성 드라이필름인 것에 있다.As another preferable feature of the present invention, the support layer is a photosensitive insulating layer or a photosensitive dry film.

본 발명의 바람직한 또 다른 특징으로서, 상기 공동의 내벽과 상기 반도체칩 사이에 충진된 패시베이션 물질을 더 포함하는 것에 있다.Another desirable feature of the present invention is to further include a passivation material filled between the inner wall of the cavity and the semiconductor chip.

본 발명의 바람직한 또 다른 특징으로서, 상기 제1 패시베이션층 상부에 상기 재배선층을 덮는 제2 패시베이션층을 더 포함하는 것에 있다.Another preferred feature of the present invention is to further include a second passivation layer covering the redistribution layer on the first passivation layer.

본 발명의 바람직한 또 다른 특징으로서, 상기 재배선층과 상기 솔더볼 사이에 형성된 접속패드를 더 포함하는 것에 있다.Another desirable feature of the present invention is to further include a connection pad formed between the redistribution layer and the solder ball.

본 발명에 따른 방열판을 갖는 반도체 패키지 제조방법은, (A) 방열판을 제공하는 단계; (B) 상기 방열판 상부에 반도체칩을 수용할 수 있는 공동을 갖는 지지층을 적층하는 단계; (C) 상기 공동 내부에 본딩패드가 형성된 활성면을 갖는 반도체칩을 배치하는 단계; (D) 상기 반도체칩 및 상기 지지층 상부에 제1 패시베이션층을 적층하는 단계; (E) 상기 제1 패시베이션층 상에 상기 본딩패드와 전기적으로 연결된 재배선층을 형성하는 단계; 및 (F) 상기 재배선층 상부에 솔더볼을 형성하는 단계;를 포함하는 것을 특징으로 한다.A semiconductor package manufacturing method having a heat sink according to the present invention comprises the steps of: (A) providing a heat sink; (B) stacking a support layer having a cavity on the heat sink to accommodate a semiconductor chip; (C) disposing a semiconductor chip having an active surface having a bonding pad formed therein; (D) depositing a first passivation layer on the semiconductor chip and the support layer; (E) forming a redistribution layer electrically connected to the bonding pad on the first passivation layer; And (F) forming a solder ball on the redistribution layer.

본 발명의 바람직한 한 특징으로서, 상기 방열판은 열 전도성이 높은 금속으로 이루어진 금속판인 것에 있다.As a preferable feature of the present invention, the heat sink is a metal plate made of a metal having high thermal conductivity.

본 발명의 바람직한 다른 특징으로서, 상기 (B) 단계는, (ⅰ) 상기 방열판 상부에 감광성 물질로 이루어진 지지층을 적층하는 단계; 및 (ⅱ) 노광 및 현상 공정을 수행하여 상기 지지층에 반도체칩을 수용할 수 있는 공동을 패터닝하는 단계;를 포함하는 것에 있다.As another preferred feature of the invention, the step (B), (i) the step of laminating a support layer made of a photosensitive material on the heat sink; And (ii) patterning a cavity capable of accommodating a semiconductor chip in the support layer by performing an exposure and development process.

본 발명의 바람직한 또 다른 특징으로서, 상기 (C) 단계는 상기 방열판에 형성된 기준마크와 상기 반도체칩에 형성된 정렬마크를 고려하여 수행되는 것에 있다.As another preferred feature of the present invention, the step (C) is performed in consideration of the reference mark formed on the heat sink and the alignment mark formed on the semiconductor chip.

본 발명의 바람직한 또 다른 특징으로서, 상기 (E) 단계 이후에, 상기 제1 패시베이션층 상부에 제2 패시베이션층을 적층하는 단계를 더 포함하는 것에 있다.In another preferred embodiment of the present invention, after the step (E), further comprising the step of laminating a second passivation layer on the first passivation layer.

본 발명의 바람직한 또 다른 특징으로서, 상기 제2 패시베이션층을 적층하는 단계 이후에, 상기 제2 패시베이션층에 상기 재배선층을 노출하는 비아홀을 가공하고 상기 재배선층 상부에 접속패드를 형성하는 단계를 더 포함하는 것에 있다.In still another preferred embodiment of the present invention, after the stacking of the second passivation layer, the method may further include processing a via hole exposing the redistribution layer on the second passivation layer and forming a connection pad on the redistribution layer. It is to include.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명에 따른 방열판을 갖는 반도체 패키지는 기존의 EMC 소재의 재구성층(Reconstruction Layer)을 대체하는 열전도성이 높은 금속 등으로 이루어진 경질 방열판을 구비함으로써 휨(Warpage)에 대한 저항성이 높고 방열특성이 향상된 이점을 갖는다.The semiconductor package having a heat sink according to the present invention is provided with a hard heat sink made of a metal having high thermal conductivity to replace the reconstruction layer of the existing EMC material, and thus has high resistance to warpage and improved heat dissipation characteristics. Has an advantage.

이하, 본 발명에 따른 방열판을 갖는 반도체 패키지 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중 복되는 설명은 생략한다. 본 명세서에서, 상부, 하부 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.Hereinafter, a semiconductor package having a heat sink according to the present invention and a preferred embodiment of the manufacturing method thereof will be described in detail with reference to the accompanying drawings. Throughout the accompanying drawings, the same or corresponding components are referred to by the same reference numerals, and redundant descriptions are omitted. In this specification, terms such as top and bottom are used to distinguish one component from another component, and a component is not limited by the terms.

도 2는 본 발명의 바람직한 실시예에 따른 방열판을 갖는 반도체 패키지의 단면도이다. 이에 나타낸 바와 같이, 본 실시예에 따른 방열판을 갖는 반도체 패키지는 방열판(100), 반도체칩(500)을 수용할 수 있는 공동(310)을 갖는 지지층(300), 공동(310) 내부에 배치된 반도체칩(500), 제1 패시베이션층(700), 재배선층(800) 및 솔더볼(900)을 포함하는 구성이다.2 is a cross-sectional view of a semiconductor package having a heat sink according to a preferred embodiment of the present invention. As shown therein, the semiconductor package having the heat sink according to the present embodiment is disposed inside the support layer 300 and the cavity 310 having the heat sink 100, the cavity 310 capable of accommodating the semiconductor chip 500. A semiconductor chip 500, a first passivation layer 700, a redistribution layer 800, and a solder ball 900 are included.

방열판(100)은 반도체칩(500)의 활성면의 반대면에 접하면서 반도체칩(500) 및 반도체 패키지의 구조물을 지지하는 구성이다. 본 실시예의 방열판(100)은 경질의 열전도성 소재로 이루어진다. 이때, 방열판(100)은 열 전도성이 높은 금속으로 이루어진 금속판인 것이 바람직하다. 즉, 방열판(100)은 예를 들면 구리, 알루미늄 등의 열전도성 금속으로 이루어져 반도체 패키지의 히트 싱크(heat sink)로서 기능한다.The heat sink 100 is configured to support the structure of the semiconductor chip 500 and the semiconductor package while contacting the opposite surface of the active surface of the semiconductor chip 500. The heat sink 100 of this embodiment is made of a hard thermally conductive material. At this time, the heat sink 100 is preferably a metal plate made of a metal having high thermal conductivity. That is, the heat sink 100 is made of, for example, a thermally conductive metal such as copper or aluminum to function as a heat sink of the semiconductor package.

다만, 본 실시예의 방열판(100)이 금속으로 이루어져야 하는 것은 아니고, 열전도성 필러를 함유하는 고분자 중합체로 이루어진 것도 가능하다. 또한 도시되지는 않았지만 방연판은 일면에 방열을 위한 방열핀이 형성된 구성을 취할 수 있음을 밝혀둔다.However, the heat sink 100 of the present embodiment does not have to be made of a metal, but may be made of a polymer polymer containing a thermally conductive filler. In addition, although not shown, the flame-retardant plate is found to take the configuration that the heat radiation fins for heat radiation on one side.

지지층(300)은 방열판(100) 상부에 적층되며 반도체칩(500)을 수용할 수 있 는 공동(310)을 제공하는 구성이다. 지지층(300)은 반도체 패키지 구조물을 지지할 수 있는 소재라면 특별한 제한없이 사용될 수 있다. 즉, 지지층(300)은 예를 들면, 에폭시 수지, 개량된 에폭시 수지 등의 소재로 이루어질 수 있지만, 제조공정 상의 이점을 고려하면 지지층(300)은 감광성 절연층, 또는 감광성 드라이필름으로 이루어진 것이 바람직하다.The support layer 300 is stacked on top of the heat sink 100 and provides a cavity 310 capable of accommodating the semiconductor chip 500. The support layer 300 may be used without particular limitation as long as it is a material capable of supporting the semiconductor package structure. That is, the support layer 300 may be made of, for example, an epoxy resin, an improved epoxy resin, or the like, but considering the advantages in the manufacturing process, the support layer 300 is preferably made of a photosensitive insulating layer or a photosensitive dry film. Do.

본 실시예의 지지층(300)에는 반도체칩(500)을 수용할 수 있는 공동(310; 도 5 참조)이 형성되어 있으며, 지지층(300)의 두께는 반도체칩(500)과 유사한 것이 바람직하다.In the support layer 300 of the present embodiment, a cavity 310 (see FIG. 5) capable of accommodating the semiconductor chip 500 is formed, and the thickness of the support layer 300 is preferably similar to that of the semiconductor chip 500.

반도체칩(500)은 본딩패드(미도시)가 형성된 활성면을 가지며, 활성면의 반대면이 방열판(100) 상부에 접하도록 지지층(300)의 공동(310) 내부에 배치된다. 반도체칩(500)은 전자회로 또는 논리회로를 포함하는 메모리 칩 또는 로직 칩이 될 수 있다.The semiconductor chip 500 has an active surface on which a bonding pad (not shown) is formed, and is disposed in the cavity 310 of the support layer 300 such that an opposite surface of the active surface is in contact with the upper portion of the heat sink 100. The semiconductor chip 500 may be a memory chip or a logic chip including an electronic circuit or a logic circuit.

제1 패시베이션층(700)은 반도체칩(500)의 활성면을 덮도록 반도체칩(500) 및 지지층(300) 상부에 적층된다. 제1 패시베이션층(700)은 실리콘 디옥사이드(SiO2), 또는 실리콘 니트라이드(SiN)으로 이루어지는 절연막 또는 이들을 포함하는 복합구조가 될 수 있으며, 또는 폴리이미드, 에폭시 등의 소재로 이루어질 수 있다. 제1 패시베이션층(700)은 반도체칩(500)의 활성면을 보호하는 기능을 수행한다.The first passivation layer 700 is stacked on the semiconductor chip 500 and the support layer 300 to cover the active surface of the semiconductor chip 500. The first passivation layer 700 may be an insulating film made of silicon dioxide (SiO 2), silicon nitride (SiN), or a composite structure including them, or may be made of a material such as polyimide or epoxy. The first passivation layer 700 serves to protect the active surface of the semiconductor chip 500.

이때, 제1 패시베이션층(700)을 이루는 물질이 지지층(300) 공동(310)의 내벽과 반도체칩(500) 사이에 충진될 수 있다.In this case, the material forming the first passivation layer 700 may be filled between the inner wall of the cavity 310 of the support layer 300 and the semiconductor chip 500.

재배선층(800)은 본딩패드로부터 다른 위치의 보다 큰 접속패드(810)로 배선을 유도하기 위한 것으로서, 본딩패드와 전기적으로 연결되고 제1 패시베이션층(700) 상부로 연장된다. 본 실시예의 재배선층(800)은 그 일단이 본딩패드와 접속되어 있으며, 타단에는 제1 솔더볼(900) 또는 외부접속단자와 연결되는 접속패드(810)가 형성되어 있다. 재배선층(800)은 예를 들면, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다. 여기서, 재배선층(800) 상부에 별도의 접속패드(810)가 형성되는 것으로 도시되어 있으나, 별도의 접속패드(810) 없이 재배선층(800)의 단부가 접속패드(810)로서의 기능을 수행하는 것도 가능하고, 접속패드(810)가 구리-필러(Cu-pillar)인 것도 가능하다 할 것이다. The redistribution layer 800 is for guiding the wiring from the bonding pad to the larger connection pad 810 at another position, and is electrically connected to the bonding pad and extends over the first passivation layer 700. One end of the redistribution layer 800 of the present embodiment is connected to the bonding pad, and the other end of the redistribution layer 800 has a connection pad 810 connected to the first solder ball 900 or the external connection terminal. The redistribution layer 800 is made of a conductive metal such as aluminum (Al), copper (Cu), nickel (Ni), gold (Au), or the like. Here, although a separate connection pad 810 is formed on the redistribution layer 800, an end of the redistribution layer 800 performs a function as the connection pad 810 without a separate connection pad 810. It is also possible that the connection pad 810 is a copper-pillar (Cu-pillar).

제2 패시베이션층(730)은 제1 패시베이션층(700) 상부에 재배선층(800)을 덮는 구성이다. 제2 패시베이션층(730)은 재배선층(800)을 보호하는 기능을 수행하며 제1 패시베이션층(700) 상에 형성되어 접속패드(810)를 노출시키는 개구부(비아홀)을 구비한다. 제2 패시베이션층(730)은 제1 패시베이션층(700)과 유사하게 실리콘 디옥사이드(SiO2), 또는 실리콘 니트라이드(SiN)으로 이루어지는 절연막 또는 이들을 포함하는 복합구조가 될 수 있으며, 또는 폴리이미드, 에폭시 등의 소재로 이루어질 수 있다.The second passivation layer 730 is configured to cover the redistribution layer 800 on the first passivation layer 700. The second passivation layer 730 serves to protect the redistribution layer 800 and has an opening (via hole) formed on the first passivation layer 700 to expose the connection pad 810. Similar to the first passivation layer 700, the second passivation layer 730 may be an insulating film made of silicon dioxide (SiO 2), silicon nitride (SiN), or a composite structure including them, or polyimide, epoxy It may be made of a material such as.

솔더볼(900)은 재배선층(800)과 연결되는 반도체칩(500)을 외부시스템과 연결하는 외부연결단자(exteranally connecting terminal) 역할을 하기 위한 것으로서, 재배선층(800) 또는 재배선층(800)에 형성된 접속패드(810)에에 접속된다. 솔더볼(900)은 주석/납(Sn/Pb), 주석/은/구리(Sn/Ag/Cu), 주석/은(Sn/Ag), 주석/구 리(Sn/Cu), 주석/비스무트(Sn/Bi) 등의 공지된 성분의 솔더 물질로 이루어질 수 있다.The solder ball 900 serves to serve as an externally connecting terminal for connecting the semiconductor chip 500 connected to the redistribution layer 800 to an external system. The solder ball 900 may be connected to the redistribution layer 800 or the redistribution layer 800. It is connected to the connection pad 810 formed. The solder balls 900 are tin / lead (Sn / Pb), tin / silver / copper (Sn / Ag / Cu), tin / silver (Sn / Ag), tin / copper (Sn / Cu), tin / bismuth ( Sn / Bi), and may be made of a solder material of a known component.

상술한 구성의 방열판을 갖는 반도체 패키지는 기존의 EMC 소재의 재구성층(Reconstruction Layer)을 대체하는 열전도성이 높은 금속 등으로 이루어진 경질 방열판(100)을 구비함으로써 휨(Warpage)에 대한 저항성이 높고 방열특성이 향상된 이점을 갖는다.The semiconductor package having a heat sink having the above-described configuration is provided with a hard heat sink 100 made of a metal having high thermal conductivity, which replaces the reconstruction layer of the existing EMC material, thereby providing high heat resistance and warpage. The property has the advantage of being improved.

도 3 내지 도 11은 본 발명의 바람직한 실시예에 따른 방열판을 갖는 반도체 패키지 제조방법을 공정순서대로 도시하는 도면이다. 여기에서는 상술한 실시예와 중복되는 서술은 생략한다.3 to 11 are diagrams showing a method of manufacturing a semiconductor package having a heat sink according to a preferred embodiment of the present invention in the order of process. The description overlapping with the above-described embodiment is omitted here.

먼저, 도 3에 도시된 바와 같이, 방열판(100)을 제공하는 단계이다. 방열판(100)에는 추후 반도체칩(500)이 실장될 위치에 기준마크(Fiducial Mark)가 형성되어 있는 것이 바람직하다.First, as shown in FIG. 3, the heat sink 100 is provided. In the heat sink 100, it is preferable that a fiducial mark is formed at a position where the semiconductor chip 500 will be mounted later.

다음, 방열판(100) 상부에 반도체칩(500)을 수용할 수 있는 공동(310)을 갖는 지지층(300)을 적층하는 단계이다.Next, a step of stacking the support layer 300 having a cavity 310 that can accommodate the semiconductor chip 500 on the heat sink 100.

먼저, 도 4에 도시된 바와 같이, 방열판(100) 상부에 감광성 물질로 이루어진 지지층(300)을 적층한다. First, as shown in FIG. 4, the support layer 300 made of the photosensitive material is stacked on the heat sink 100.

이후, 도 5에 도시된 바와 같이, 지지층(300)에 노광 및 현상 공정을 수행하여 상기 지지층(300)에 반도체칩(500)을 수용할 수 있는 공동(310)을 패터닝한다. 공동(310)은 방열판(100)에 형성된 기준마크 및 추후 실장된 반도체칩(500)에 형성 된 정렬마크의 위치를 고려하여 정밀한 위치에 형성된다.Subsequently, as illustrated in FIG. 5, the cavity 310 capable of accommodating the semiconductor chip 500 may be patterned on the support layer 300 by performing an exposure and development process on the support layer 300. The cavity 310 is formed at a precise position in consideration of the position of the reference mark formed on the heat sink 100 and the alignment mark formed on the semiconductor chip 500 mounted later.

본 실시예에서는 감광성 물질로 구성된 지지체의 적층 및 패터닝에 대해 예시적으로 서술하지만, 본 발명이 이 방식으로만 제한되는 것은 아니고, 감광성 재료가 아닌 에폭시 수지 등으로 이루어지는 지지층(300)을 적층하고 레이저 가공 등의 방식으로 공동(310)을 가공하거나, CNC 및 레이저 드릴링으로 공동(310)이 형성된 지지층(300)을 방열판(100)에 적층하는 방식 등이 사용될 수 있음을 밝혀둔다.In this embodiment, the lamination and patterning of the support body composed of the photosensitive material will be exemplarily described. However, the present invention is not limited only to this method, but the support layer 300 made of an epoxy resin or the like, instead of the photosensitive material, is laminated and lasered. It should be noted that a method of processing the cavity 310 by a processing method or laminating the support layer 300 on which the cavity 310 is formed by the CNC and laser drilling on the heat sink 100 may be used.

다음, 도 6에 도시된 바와 같이, 공동(310) 내부에 본딩패드가 형성된 활성면을 갖는 반도체칩(500)을 배치한다. 반도체칩(500)의 바닥면(Back Side)에 정렬키(Align Key)가 형성되고, 상면(Top Side; 활성면)에 백사이드-얼라인(Back Side Align) 공정을 통해서 형성된 정렬마크가 형성된 것이 바람직하다.Next, as shown in FIG. 6, the semiconductor chip 500 having an active surface on which a bonding pad is formed is disposed in the cavity 310. An alignment key is formed on the back side of the semiconductor chip 500, and an alignment mark formed on the top side (active side) through a back side alignment process is formed. desirable.

반도체칩(500)은 정렬마크 및 방열판(100)의 기준마크를 고려하여 정밀하게 제어된 위치에 실장된다. 반도체칩(500)의 실장을 위한 반도체칩(500) 픽업장치 및 영상검출 장치 등이 사용될 수 있다.The semiconductor chip 500 is mounted at a precisely controlled position in consideration of the alignment mark and the reference mark of the heat sink 100. A pickup device, an image detection device, or the like for mounting the semiconductor chip 500 may be used.

다음, 도 7에 도시된 바와 같이, 반도체칩(500) 및 지지층(300) 상부에 제1 패시베이션층(700)을 적층한다. 이때, 반도체칩(500)이 지지층(300)에 형성된 공동(310)을 완전히 채우지 않는 경우에는 반도체칩(500)과 공동(310)의 내면 사이에 형성된 공간에 패시베이션 물질이 충진되도록 제1 패시베이션층(700)을 적층한다.Next, as shown in FIG. 7, the first passivation layer 700 is stacked on the semiconductor chip 500 and the support layer 300. In this case, when the semiconductor chip 500 does not completely fill the cavity 310 formed in the support layer 300, the first passivation layer may be filled with a passivation material in a space formed between the semiconductor chip 500 and the inner surface of the cavity 310. Laminate 700.

다음, 도 8에 도시된 바와 같이, 제1 패시베이션층(700) 상에 반도체칩(500)의 활성면에 형성된 본딩패드와 전기적으로 연결된 재배선층(800)을 형성한다. 제1 패시베이션층(700)에 본딩패드를 노출하는 개구를 형성하는 공정과 재배선층(800) 을 형성하는 공정은 공지의 기술로 실시되므로 여기에서는 상세한 설명은 생략한다.Next, as shown in FIG. 8, a redistribution layer 800 is formed on the first passivation layer 700 to be electrically connected to a bonding pad formed on an active surface of the semiconductor chip 500. Since the process of forming the opening exposing the bonding pads to the first passivation layer 700 and the process of forming the redistribution layer 800 are performed by known techniques, detailed description thereof will be omitted.

다음, 도 9에 도시된 바와 같이, 제1 패시베이션층(700) 상부에 제2 패시베이션층(730)을 적층한다. 도시되지는 않았지만, 재배선층(800) 상부에 접속패드(810)를 형성한 이후에 제2 패시베이션층(730)을 적층하는 방식도 가능하다.Next, as shown in FIG. 9, a second passivation layer 730 is stacked on the first passivation layer 700. Although not shown, the second passivation layer 730 may be stacked after the connection pads 810 are formed on the redistribution layer 800.

다음, 도 10에 도시된 바와 같이, 제2 패시베이션층(730)에 재배선층(800)을 노출하는 비아홀을 가공하고 재배선층(800) 상부에 접속패드(810)를 형성한다. Next, as shown in FIG. 10, via holes exposing the redistribution layer 800 are processed in the second passivation layer 730, and a connection pad 810 is formed on the redistribution layer 800.

다음, 도 11에 도시된 바와 같이, 재배선층(800) 상부에 솔더볼(900)을 형성한다. 솔더볼(900)은 솔더 프린팅, 솔더 제팅, 또는 솔더볼(900) 어태치 방식으로 형성될 수 있으며 상세한 서술은 생략한다. 솔더볼(900)을 형성하므로써 팬-아웃(Fan-out) 패키지 구조의 반도체 패키지를 제조할 수 있다.Next, as shown in FIG. 11, a solder ball 900 is formed on the redistribution layer 800. The solder ball 900 may be formed by solder printing, solder jetting, or the solder ball 900 attach method, and a detailed description thereof will be omitted. By forming the solder balls 900, a semiconductor package having a fan-out package structure may be manufactured.

상술한 실시예에 따르면, 기존의 EMC 소재의 재구성층(Reconstruction Layer)을 대체하는 열전도성이 높은 금속 등으로 이루어진 경질 방열판을 갖는 반도체 패키지를 제조할 수 있다.According to the above-described embodiment, a semiconductor package having a hard heat sink made of a metal having high thermal conductivity that replaces the reconstruction layer of the existing EMC material can be manufactured.

또한, 상술한 방식에 의하면 기존의 안정화된 공정을 이용하여 반도체 패키지를 제조함으로써 수율을 높이고 공정 단가를 줄일 수 있으며, 기준마크를 갖는 방열판(100) 상부에 반도체칩(500)을 정렬하여 실장하므로 반도체칩(500)의 실장 정밀도를 현저히 향상할 수 있다.In addition, according to the above-described method, the semiconductor package may be manufactured using a conventional stabilized process to increase the yield and reduce the process cost, and may arrange and mount the semiconductor chip 500 on the heat sink 100 having the reference mark. The mounting precision of the semiconductor chip 500 can be remarkably improved.

한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.On the other hand, the present invention is not limited to the described embodiments, it is apparent to those skilled in the art that various modifications and variations can be made without departing from the spirit and scope of the present invention. Therefore, such modifications or variations will have to belong to the claims of the present invention.

도 1은 종래의 팬-아웃 형 반도체 패키지의 단면도이다.1 is a cross-sectional view of a conventional fan-out semiconductor package.

도 2는 본 발명의 바람직한 실시예에 따른 방열판을 갖는 반도체 패키지의 단면도이다. 2 is a cross-sectional view of a semiconductor package having a heat sink according to a preferred embodiment of the present invention.

도 3 내지 도 11은 본 발명의 바람직한 실시예에 따른 방열판을 갖는 반도체 패키지 제조방법을 공정순서대로 도시하는 도면이다.3 to 11 are diagrams showing a method of manufacturing a semiconductor package having a heat sink according to a preferred embodiment of the present invention in the order of process.

< 도면의 주요 부호에 대한 설명 ><Description of Major Symbols in Drawing>

100 방열판 300 지지층100 heat sink 300 support layer

310 공동 500 반도체칩310 cavity 500 semiconductor chip

700 제1 패시베이션층 730 제2 패시베이션층700 First Passivation Layer 730 Second Passivation Layer

800 재배선층 810 접속패드800 Redistribution Layer 810 Connection Pad

900 솔더볼900 solder balls

Claims (12)

방열판;Heat sink; 상기 방열판 상부에 적층되며 반도체칩을 수용할 수 있는 공동을 갖는 지지층;A support layer stacked on the heat sink and having a cavity for accommodating a semiconductor chip; 상기 방열판 상부의 상기 공동 내부에 배치되며 본딩패드가 형성된 활성면을 갖는 반도체칩;A semiconductor chip disposed in the cavity above the heat sink and having an active surface on which a bonding pad is formed; 상기 반도체칩 및 상기 지지층 상부에 적층된 제1 패시베이션층;A first passivation layer stacked on the semiconductor chip and the support layer; 상기 본딩패드와 전기적으로 연결되고 상기 제1 패시베이션층 상부로 연장된 재배선층; 및A redistribution layer electrically connected to the bonding pad and extending over the first passivation layer; And 상기 재배선층 상부에 배치된 솔더볼;A solder ball disposed on the redistribution layer; 을 포함하는 방열판을 갖는 반도체 패키지.Semiconductor package having a heat sink comprising a. 제1항에 있어서,The method of claim 1, 상기 방열판은 열 전도성이 높은 금속으로 이루어진 금속판인 것을 특징으로 하는 방열판을 갖는 반도체 패키지.The heat sink is a semiconductor package having a heat sink, characterized in that the metal plate made of a high thermal conductivity metal. 제1항에 있어서,The method of claim 1, 상기 지지층은 감광성 절연층, 또는 감광성 드라이필름인 것을 특징으로 하는 방열판을 갖는 반도체 패키지.The support layer is a semiconductor package having a heat sink, characterized in that the photosensitive insulating layer, or a photosensitive dry film. 제1항에 있어서,The method of claim 1, 상기 공동의 내벽과 상기 반도체칩 사이에 충진된 패시베이션 물질을 더 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지.And a passivation material filled between the inner wall of the cavity and the semiconductor chip. 제1항에 있어서,The method of claim 1, 상기 제1 패시베이션층 상부에 상기 재배선층을 덮는 제2 패시베이션층을 더 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지.And a second passivation layer on the first passivation layer, the second passivation layer covering the redistribution layer. 제1항에 있어서,The method of claim 1, 상기 재배선층과 상기 솔더볼 사이에 형성된 접속패드를 더 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지.The semiconductor package having a heat sink further comprises a connection pad formed between the redistribution layer and the solder ball. (A) 방열판을 제공하는 단계;(A) providing a heat sink; (B) 상기 방열판 상부에 반도체칩을 수용할 수 있는 공동을 갖는 지지층을 적층하는 단계;(B) stacking a support layer having a cavity on the heat sink to accommodate a semiconductor chip; (C) 상기 공동 내부에 본딩패드가 형성된 활성면을 갖는 반도체칩을 배치하는 단계;(C) disposing a semiconductor chip having an active surface having a bonding pad formed therein; (D) 상기 반도체칩 및 상기 지지층 상부에 제1 패시베이션층을 적층하는 단계;(D) depositing a first passivation layer on the semiconductor chip and the support layer; (E) 상기 제1 패시베이션층 상에 상기 본딩패드와 전기적으로 연결된 재배선층을 형성하는 단계; 및(E) forming a redistribution layer electrically connected to the bonding pad on the first passivation layer; And (F) 상기 재배선층 상부에 솔더볼을 형성하는 단계;(F) forming a solder ball on the redistribution layer; 를 포함하는 방열판을 갖는 반도체 패키지 제조방법.A semiconductor package manufacturing method having a heat sink comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 방열판은 열 전도성이 높은 금속으로 이루어진 금속판인 것을 특징으로 하는 방열판을 갖는 반도체 패키지 제조방법.The heat sink is a semiconductor package manufacturing method having a heat sink, characterized in that the metal plate made of a high thermal conductivity metal. 제7항에 있어서,The method of claim 7, wherein 상기 (B) 단계는,Step (B) is, (ⅰ) 상기 방열판 상부에 감광성 물질로 이루어진 지지층을 적층하는 단계; 및(Iii) laminating a support layer made of a photosensitive material on the heat sink; And (ⅱ) 노광 및 현상 공정을 수행하여 상기 지지층에 반도체칩을 수용할 수 있는 공동을 패터닝하는 단계;(Ii) patterning a cavity capable of receiving a semiconductor chip in the support layer by performing an exposure and development process; 를 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지 제조방법.Method of manufacturing a semiconductor package having a heat sink comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 (C) 단계는 상기 방열판에 형성된 기준마크와 상기 반도체칩에 형성된 정렬마크를 고려하여 수행되는 것을 특징으로 하는 방열판을 갖는 반도체 패키지 제조방법.The step (C) is a semiconductor package manufacturing method having a heat sink, characterized in that performed in consideration of the reference mark formed on the heat sink and the alignment mark formed on the semiconductor chip. 제7항에 있어서,The method of claim 7, wherein 상기 (E) 단계 이후에,After step (E), 상기 제1 패시베이션층 상부에 제2 패시베이션층을 적층하는 단계를 더 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지 제조방법.And stacking a second passivation layer on the first passivation layer. 제10항에 있어서,The method of claim 10, 상기 제2 패시베이션층을 적층하는 단계 이후에,After the step of stacking the second passivation layer, 상기 제2 패시베이션층에 상기 재배선층을 노출하는 비아홀을 가공하고 상기 재배선층 상부에 접속패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방열판을 갖는 반도체 패키지 제조방법.And processing a via hole exposing the redistribution layer on the second passivation layer and forming a connection pad on the redistribution layer.
KR1020090031373A 2009-04-10 2009-04-10 Semiconductor package having heat sink and manufacturing method thereof KR101055453B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090031373A KR101055453B1 (en) 2009-04-10 2009-04-10 Semiconductor package having heat sink and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090031373A KR101055453B1 (en) 2009-04-10 2009-04-10 Semiconductor package having heat sink and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20100112866A true KR20100112866A (en) 2010-10-20
KR101055453B1 KR101055453B1 (en) 2011-08-08

Family

ID=43132646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090031373A KR101055453B1 (en) 2009-04-10 2009-04-10 Semiconductor package having heat sink and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR101055453B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102487563B1 (en) 2015-12-31 2023-01-13 삼성전자주식회사 Semiconductor package and methods for fabricating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100888562B1 (en) * 2007-02-27 2009-03-12 대덕전자 주식회사 Method of fabricating an active device embedded printer circuit board
KR100872125B1 (en) * 2007-05-29 2008-12-05 삼성전기주식회사 Semiconductor package and method for manufacturing the same

Also Published As

Publication number Publication date
KR101055453B1 (en) 2011-08-08

Similar Documents

Publication Publication Date Title
US11670577B2 (en) Chip package with redistribution structure having multiple chips
KR101715761B1 (en) Semiconductor packages and methods for fabricating the same
KR100604049B1 (en) Semiconductor package and method for fabricating the same
KR101789765B1 (en) Semiconductor device and method of forming the same
KR101398811B1 (en) A wafer level package and method of manufacturing the same
KR20160122670A (en) Semiconductor package with high routing density patch
US20090261476A1 (en) Semiconductor device and manufacturing method thereof
US11869819B2 (en) Integrated circuit component and package structure having the same
US11699597B2 (en) Package structure and manufacturing method thereof
JP2020013996A (en) Semiconductor package
CN109192706B (en) Chip packaging structure and chip packaging method
US20110204487A1 (en) Semiconductor device and electronic apparatus
KR101055453B1 (en) Semiconductor package having heat sink and manufacturing method thereof
US12021064B2 (en) Semiconductor devices and methods of manufacture
US11670593B2 (en) Package-on-package (POP) electronic device and manufacturing method thereof
KR101059625B1 (en) Wafer level chip scale package and its manufacturing method
JP2022136980A (en) Semiconductor package including redistribution substrate
US20210407966A1 (en) Semiconductor package
CN111710672A (en) Semiconductor packaging piece and preparation method thereof
CN113451281A (en) Semiconductor package
JP4921645B2 (en) Wafer level CSP
US11201142B2 (en) Semiconductor package, package on package structure and method of froming package on package structure
US11769737B2 (en) Semiconductor package
US20240222330A1 (en) Semiconductor package
US20220392843A1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee