KR20100111798A - Method for word line double patterning process and nand flash memory array fabricated by the same - Google Patents

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KR20100111798A
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박병국
윤장근
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서울대학교산학협력단
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Abstract

PURPOSE: A method for word-line double patterning process and a NAND flash memory array fabricated by the same are provided to increase bit density by double patterning word-lines. CONSTITUTION: A dielectric layer(30) is formed on a substrate(10). A first conductive material is stacked on the dielectric layer. A first word-line(42) is formed by etching the first conductive material. An isolating oxide film is formed on the first word-line. A second conductive material is stacked on the substrate. A second word-line(44) is formed by etching the second conductive material.

Description

워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이{METHOD FOR WORD LINE DOUBLE PATTERNING PROCESS AND NAND FLASH MEMORY ARRAY FABRICATED BY THE SAME} TECHNICAL FOR WORD LINE DOUBLE PATTERNING PROCESS AND NAND FLASH MEMORY ARRAY FABRICATED BY THE SAME}

본 발명은 반도체 메모리 어레이의 공정방법에 관한 것으로, 더욱 상세하게는 집적도를 획기적으로 높일 수 있는 워드라인 더블 패터닝 공정방법 및 이에 의하여 구현된 낸드 플래시 메모리 어레이에 관한 것이다. The present invention relates to a method of processing a semiconductor memory array, and more particularly, to a word line double patterning process method capable of significantly increasing the degree of integration and a NAND flash memory array implemented thereby.

현재, 낸드 플래시 메모리의 경우 동작속도 보다도 집적도를 높이는데 촛점이 맞추어져 왔고, 집적도의 향상은 메모리 셀을 스케일링 다운시키는 방향으로 주로 연구되어 왔다.Currently, in the case of NAND flash memory, the focus has been on increasing the density rather than the operation speed, and the improvement of the density has been mainly studied in the direction of scaling down the memory cells.

그러나, 기존 광학 리소그래피로는 메모리 셀의 스케일링 다운에 일정한 한계가 있게되어, 가까운 미래에 더 이상 비용절감 효과를 누릴 수 없게 되고, 단위 비트당 제작에 드는 비용(bit cost)이 점차 증가할 것으로 예상되고 있다.However, with traditional optical lithography, there is a certain limit to scaling down memory cells, which will no longer be cost effective in the near future, and the cost of manufacturing per unit bit will increase gradually. It is becoming.

또한, ITRS 2007(최신버젼)에 따르면, 32 nm 이하에서 공정가능한 리소그래피 방법이 아직까지 제시되고 있지 않은 상황에 있다.In addition, according to ITRS 2007 (latest version), there is a situation in which no lithography method capable of processing below 32 nm has yet been proposed.

기존의 더블 노광 공정이 상기 기술적 한계를 극복하기 위하여 이용될 수 있 지만, 아직까지 경제적인 방법으로 적용하기에는 풀어야할 여러 문제들이 남아 있다.Existing double exposure processes can be used to overcome the above technical limitations, but there are still many problems to be solved in an economical way.

따라서, 본 발명은 낸드 플래시 메모리의 급적한 스케일링 요구에 부응하고 비용절감이 가능한 새로운 워드라인 더블 패터닝 공정방법을 제공하고자 한다.Accordingly, the present invention is to provide a new word line double patterning process method that can meet the rapid scaling requirements of the NAND flash memory and can be reduced in cost.

또한, 상기 워드라인 더블 패터닝 공정방법에 의하여 워드라인 간격을 50nm 이하로 줄임으로써, 이웃 워드라인의 프린징 필드(fringing field)로 전기적으로 소스/드레인을 형성하는 인버젼 타입의 소스/드레인 구조를 갖는 낸드 플래시 메모리 어레이를 제공하는 것을 그 목적으로 한다. In addition, by reducing the word line spacing to 50 nm or less by the word line double patterning process method, an inversion type source / drain structure for electrically forming a source / drain into a fringing field of a neighboring word line is provided. It is an object to provide a NAND flash memory array having.

상기 목적을 달성하기 위하여, 본 발명에 따른 워드라인 더블 패터닝 공정방법은 반도체 기판에 절연막으로 비트라인을 정의하는 제 1 단계와; 상기 비트라인이 정의된 기판 상에 전하저장층이 포함된 2이상의 유전체층을 적층하는 제 2 단계와; 상기 유전체층 상에 제 1 전도성 물질을 적층하고 식각하여 제 1 워드라인을 형성하는 제 3 단계와; 상기 제 1 워드라인 상에 분리 산화막을 형성하는 제 4 단계와; 상기 기판 상에 제 2 전도성 물질을 적층하고 식각하여 제 2 워드라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, the word line double patterning process according to the present invention comprises a first step of defining a bit line as an insulating film on a semiconductor substrate; Stacking two or more dielectric layers including a charge storage layer on a substrate on which the bit lines are defined; Stacking and etching a first conductive material on the dielectric layer to form a first word line; Forming a separation oxide film on the first word line; And forming a second word line by laminating and etching a second conductive material on the substrate.

또한, 본 발명의 워드라인 더블 패터닝 공정방법에 따라 제조된 낸드 플래시 메모리 어레이는 하나의 피치에 두개의 워드라인이 형성된 것을 특징으로 한다.In addition, the NAND flash memory array manufactured according to the word line double patterning process of the present invention is characterized in that two word lines are formed at one pitch.

본 발명의 공정방법에 따라 워드라인을 더블 패터닝함으로써, 비트 밀도를 종래 1bit/4F2에서 1bit/2F2로 2배 증가시킬 수 있는 효과가 있다.By double patterning the word lines according to the process method of the present invention, there is an effect that can double the bit density from 1bit / 4F 2 to 1bit / 2F 2 .

그리고, 본 발명에 의한 인버젼 타입의 소스/드레인 구조를 갖는 낸드 플래시 메모리 어레이는 소스/드레인의 접합 깊이가 기존의 이온주입 및 활성화에 의해서 정의되지 않기 때문에 단채널 효과를 획기적으로 줄일 수 있는 효과가 있다.In addition, the NAND flash memory array having an inversion type source / drain structure according to the present invention can significantly reduce the short channel effect because the junction depth of the source / drain is not defined by the conventional ion implantation and activation. There is.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1 내지 도 4는 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 1 실시예를 보여주는 공정 사시도이고, 도 5는 상기 제 1 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여준다.1 to 4 are process perspective views showing a first embodiment of a word line double patterning process method according to the present invention, and FIG. 5 shows an example of a NAND flash memory array manufactured according to the first embodiment.

도 6 내지 도 8은 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 2 실시예를 보여주는 공정 사시도이고, 도 9는 상기 제 2 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여준다.6 to 8 are process perspective views showing a second embodiment of a word line double patterning process method according to the present invention, and FIG. 9 shows an example of a NAND flash memory array manufactured according to the second embodiment.

도 10 내지 도 12는 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 3 실시예를 보여주는 공정 사시도이고, 도 13은 상기 제 3 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여준다.10 to 12 are process perspective views showing a third embodiment of a word line double patterning process method according to the present invention, and FIG. 13 shows an example of a NAND flash memory array manufactured according to the third embodiment.

[공정방법 및 이에 의한 낸드 어레이 구조에 관한 제 1 실시예][First Embodiment of Processing Method and NAND Array Structure thereby]

먼저, 워드라인 더블 패터닝 공정방법은, 도 1과 같이, 반도체 기판(10)에 절연막(20)으로 비트라인(12)을 정의한다(제 1 단계).First, in the word line double patterning process method, as shown in FIG. 1, the bit line 12 is defined as the insulating film 20 on the semiconductor substrate 10 (first step).

여기서, 상기 비트라인(12)을 정의하는 절연막(20) 형성 공정은 공지의 STI 공정이나 필드 산화막 형성 공정에 의할 수 있다.The process of forming the insulating film 20 defining the bit line 12 may be performed by a known STI process or a field oxide film forming process.

다음, 도 2와 같이, 상기 비트라인(12)이 정의된 기판 상에 전하저장층이 포함된 2이상의 유전체층(30)을 적층하고(제 2 단계), 이어 상기 유전체층(30) 상에 제 1 전도성 물질을 적층하고 식각하여 제 1 워드라인(40)을 형성한다(제 3 단계).Next, as shown in FIG. 2, two or more dielectric layers 30 including a charge storage layer are stacked on the substrate on which the bit lines 12 are defined (second step), and then a first layer is formed on the dielectric layer 30. The conductive material is stacked and etched to form a first word line 40 (third step).

여기서, 상기 전하저장층이 포함된 2이상의 유전체층(30)은 블로킹산화막(36)/질화막(34)/터널링산화막(32)으로 적층된 ONO층이 바람직하다. 이때, 전하저장층은 질화막(34)이 된다. Here, the at least two dielectric layers 30 including the charge storage layer are preferably an ONO layer laminated with a blocking oxide film 36, a nitride film 34, and a tunneling oxide film 32. In this case, the charge storage layer becomes the nitride film 34.

물론, 상기 전하저장층(34)으로 질화막 대신 도전성 물질로 대체하여 플로팅게이트 구조로 형성할 수 있음은 물론이다. 그러나, 플로팅게이트 구조로 메모리 셀을 형성할 경우에는 이웃 셀과의 전기적 독립을 위하여 전하저장층으로 사용되는 도전성 물질을 절단시켜주는 별도의 공정을 더 진행하여야 한다.Of course, the charge storage layer 34 may be formed of a floating gate structure by replacing the nitride layer with a conductive material. However, when forming a memory cell with a floating gate structure, a separate process for cutting the conductive material used as the charge storage layer for electrical independence from neighboring cells should be further performed.

그리고, 상기 제 1 전도성 물질은 도핑된 폴리실리콘이 바람직하다.In addition, the first conductive material is preferably doped polysilicon.

다음, 도 3과 같이, 상기 제 1 워드라인(40) 상에 분리 산화막(50)을 형성한다(제 4 단계). Next, as shown in FIG. 3, a separation oxide film 50 is formed on the first word line 40 (fourth step).

여기서, 상기 분리 산화막(50) 형성은 열산화 공정에 의하였으나, 공지의 CVD 공정에 의할 수도 있다. 열산화 공정에 의할 경우, 도 3과 같이, 폴리실리콘으 로 이루어진 제 1 워드라인이 잠식되며(42) 분리 산화막(50)이 형성된다. Here, the separation oxide film 50 is formed by a thermal oxidation process, but may be by a known CVD process. In the thermal oxidation process, as shown in FIG. 3, the first word line made of polysilicon is encroached (42), and a separation oxide film 50 is formed.

상기 분리 산화막(50)은 공정조건을 조절하여 일정 두께로 특히, 2~50 nm의 두께를 갖도록 하는 것이 바람직한데, 이는 별도의 소스/드레인 형성을 위한 이온주입 공정 없이도, 이웃 워드라인의 프린징 필드(fringing field)로 전기적으로 소스/드레인을 형성하는 인버젼 타입의 소스/드레인을 형성하기 위함이다. 즉, 50 nm 이상의 두께를 가지게 되면 결국 이웃 워드라인 간 간격이 넓어져 프린징 필드로 인버젼 타입의 소스/드레인을 형성하기 어렵고, 그렇다고 너무 좁으면 이웃 워드라인 간 전기적 간섭이 커지는 문제점이 있다. 그러나, 상기 분리 산화막(50)의 두께는 워드라인에 가해지는 동작 전압과 워드라인 사이에 채워지는 절연물질의 유전율에 따라 달리 결정될 수 있다.The separation oxide film 50 is preferably adjusted to a predetermined thickness to have a thickness of 2 to 50 nm, in particular, without processing an ion implantation process for forming a separate source / drain. This is to form an inversion type source / drain which electrically forms a source / drain in a fringing field. That is, when the thickness is 50 nm or more, the spacing between neighboring word lines becomes wider, and thus it is difficult to form an inversion type source / drain with a fringing field. However, the thickness of the isolation oxide layer 50 may be differently determined according to the operating voltage applied to the word line and the dielectric constant of the insulating material filled between the word lines.

이어, 도 4와 같이, 상기 기판 상에 제 2 전도성 물질을 적층하고 식각하여 제 2 워드라인(44)을 형성한다(제 5 단계).Subsequently, as illustrated in FIG. 4, a second word line 44 is formed by stacking and etching a second conductive material on the substrate (fifth step).

여기서, 상기 제 2 전도성 물질은 상기 제 1 전도성 물질과 동일하게 도핑된 폴리실리콘인 것이 바람직하고, 상기 제 2 전도성 물질의 식각은 공지의 CMP 공정 등으로, 도 4와 같이, 상기 제 1 워드라인(42)이 드러나도록 평탄화시키는 것이 바람직하다.Here, the second conductive material is preferably polysilicon doped in the same manner as the first conductive material, the etching of the second conductive material is a known CMP process or the like, as shown in Figure 4, the first word line It is preferable to flatten so that (42) is revealed.

도 4와 같이, 상기 제 2 전도성 물질의 식각으로 기판 상부를 평탄화시켰을 경우, 제 1 워드라인(42)과 제 2 워드라인(44) 사이에는 분리 산화막(52)이 채워진 상태로 남게되고, 상기 제 1 워드라인(42) 및 제 2 워드라인(44)에 일정 전압(VPASS) 이상을 걸어주면 이웃 워드라인의 프린징 필드(fringing field; 62)로 전기적으로 소스/드레인을 형성하는 인버젼 타입의 소스/드레인이 형성되게 되어, 별도의 소스/드레인 형성을 위한 이온주입 공정이 필요 없게 되는 장점이 있다.As shown in FIG. 4, when the upper portion of the substrate is planarized by etching the second conductive material, the separation oxide layer 52 remains between the first word line 42 and the second word line 44. An inversion that electrically forms a source / drain to a fringing field 62 of a neighboring word line by applying a predetermined voltage V PASS or more to the first word line 42 and the second word line 44. Since the source / drain of the type is formed, there is an advantage that no ion implantation process for forming a separate source / drain is required.

상기와 같은 공정을 통하게 되면, 도 5와 같은 구조를 갖는 낸드 플래시 메모리 어레이를 제조할 수 있다.Through the above process, a NAND flash memory array having a structure as shown in FIG. 5 can be manufactured.

상기 어레이의 특징은 하나의 피치(pitch)에 두개의 워드라인이 형성되어 종래보다 비트 밀도를 1bit/4F2에서 1bit/2F2로 2배 증가시킬 수 있는 장점이 있다.The feature of the array is that two word lines are formed in one pitch, thereby increasing the bit density twice from 1 bit / 4F 2 to 1 bit / 2F 2 than in the prior art.

여기서, Pitch=L1+L2+2Wox=2F (F: minimum feature size) 이고, 프린징 필드(fringing field; 62)로 소스/드레인을 형성하기 위해 상기 제 1 워드라인 및 상기 제 2 워드라인 사이의 간격은 상기 제 1 워드라인 또는 상기 제 2 워드라인의 선폭, 즉 최소선폭(F) 보다 작은 것이 바람직하고, 보다 구체적으로 2~50 nm인 것이 바람직하다.Here, Pitch = L1 + L2 + 2Wox = 2F (F: minimum feature size), and between the first word line and the second word line to form a source / drain with a fringing field 62. The interval is preferably smaller than the line width of the first word line or the second word line, that is, the minimum line width F, more preferably 2 to 50 nm.

그리고, 상기 제 1 워드라인(42)과 상기 제 2 워드라인(44)의 선폭은 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격 만큼 오차 범위내에서 같도록 하여(즉, 제 1, 2 워드라인의 선폭 차이가 이들 간격보다 크지 않도록 하여) 메모리 셀 간의 구동 편차를 줄이는 것이 바람직하다.The line widths of the first word line 42 and the second word line 44 are equal to each other within the error range by the interval between the first word line and the second word line (that is, the first and second lines). It is desirable to reduce the drive deviation between the memory cells so that the line width difference of the word lines is not larger than these intervals.

[공정방법 및 이에 의한 낸드 어레이 구조에 관한 제 2 실시예][Second embodiment of process method and NAND array structure thereby]

이는 상기 제 1 실시예에서, 도 4와 같이, 상기 제 5 단계의 제 2 전도성 물 질 식각을 상기 제 1 워드라인(42)이 드러나도록 하고, 도 6과 같이, 상기 제 1 워드라인(42) 및 상기 제 2 워드라인(44)을 식각 마스크로 하여 사이에 있는 상기 분리 산화막(52) 및 상기 ONO층(30)의 블로킹산화막(36)/질화막(34)/터널링산화막(32)을 순차 제거하는 제 6 단계와, 도 7과 같이, 상기 분리 산화막(52) 및 상기 블로킹산화막(36)/질화막(34)/터널링산화막(32)의 제거로 드러난 홈을 이용 소스/드레인(60) 형성을 위한 이온주입 공정을 진행하는 제 7 단계와, 도 8과 같이, 상기 홈에 유전율이 높은 절연막을 채우는 제 8 단계 공정을 더 진행한다.In this first embodiment, as shown in FIG. 4, the first word line 42 is exposed to the second conductive material etch of the fifth step. As shown in FIG. 6, the first word line 42 is exposed. And the blocking oxide film 36 / nitride film 34 / tunneling oxide film 32 between the isolation oxide film 52 and the ONO layer 30 interposed between the second word line 44 and the second word line 44 as an etching mask. As shown in FIG. 7, the source / drain 60 is formed using the grooves exposed by the removal of the separation oxide film 52 and the blocking oxide film 36 / nitride film 34 / tunneling oxide film 32. A seventh step of proceeding with the ion implantation process for, and as shown in Figure 8, the eighth step of filling the insulating film having a high dielectric constant in the groove further proceeds.

상기 제 2 실시예에 의한 공정은 상기 제 4 단계에서 분리 산화막(50)의 두께가 너무 두껍게 형성되거나 워드라인에 가해지는 동작 전압(VPASS)을 낮출 필요가 있을 경우에 유용하게 이용될 수 있고, 이에 의하면, 도 9와 같은 구조를 갖는 낸드 플래시 메모리 어레이를 제조할 수 있다.The process according to the second embodiment may be useful when the thickness of the isolation oxide layer 50 is too thick in the fourth step or when it is necessary to lower the operating voltage V PASS applied to the word line. Thus, the NAND flash memory array having the structure as shown in FIG. 9 can be manufactured.

상기 제 2 실시예에 의한 어레이의 특징도 하나의 피치(pitch)에 두개의 워드라인이 형성되어 종래보다 비트 밀도를 1bit/4F2에서 1bit/2F2로 2배 증가시킬 수 있는 장점이 있다.The second has the advantage of features also the two word lines are formed in a pitch (pitch) can be increased two times the bit density than the conventional by 1bit / 2F 2 in 1bit / 4F 2 of the array according to the second embodiment.

여기서, Pitch=L1+L2+2Wox=2F (F: minimum feature size) 이고, 상기 제 1 워드라인(42)과 상기 제 2 워드라인(44)의 선폭은 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격 만큼 오차 범위내에서 같도록 하여(즉, 제 1, 2 워드라인의 선폭 차이가 이들 간격보다 크지 않도록 하여) 메모리 셀 간의 구동 편차를 줄이는 것이 바람직하다.Here, Pitch = L1 + L2 + 2Wox = 2F (F: minimum feature size), and the line widths of the first word line 42 and the second word line 44 are the first word line and the second word. It is desirable to reduce the drive deviation between the memory cells by making them equal within the error range by the line spacing (i.e., so that the line width difference of the first and second word lines is not larger than these spacings).

[공정방법 및 이에 의한 낸드 어레이 구조에 관한 제 3 실시예][Third Embodiment Regarding Process Method and NAND Array Structure]

이는, 도 10과 같이, 상기 제 3 단계에서 제 1 워드라인(40)을 형성하기 위해 사용했던 식각 마스크 제거시 상기 블로킹산화막(36)도 선택적으로 제거하여 트렌치(37) 바닥으로 질화막(34)이 드러나도록 한 다음, 도 11과 같이, 상기 제 4 단계의 분리 산화막(38)을 형성하는 것을 특징으로 한다.As shown in FIG. 10, when the etching mask used to form the first word line 40 is removed in the third step, the blocking oxide layer 36 may be selectively removed to form the nitride layer 34 at the bottom of the trench 37. Next, as shown in FIG. 11, the separation oxide film 38 of the fourth step is formed.

여기서, 상기 분리 산화막(38) 형성은 공지의 CVD 공정에 의하였으나, 열산화 공정에 의할 수도 있다. CVD 공정에 의할 경우, 도 11과 같이, 잠식없이 제 1 워드라인(40)을 둘러싸며 트렌치(37) 바닥에도 일정 두께의 분리 산화막(38)을 형성할 수 있다. 이렇게 됨에 따라, 트렌치(37) 폭이 좁아지게 되어 차후 제 2 워드라인의 폭이 상대적으로 작게 되는데, 이를 방지하기 위하여 열산화 공정 및 식각공정을 먼저 진행하여 제 1 워드라인(40)의 폭을 줄인 다음, 상기 CVD 공정으로 분리 산화막(38)을 형성하는 것이 바람직하다.Here, the separation oxide film 38 is formed by a known CVD process, but may also be performed by a thermal oxidation process. In the CVD process, as illustrated in FIG. 11, a separation oxide 38 having a predetermined thickness may be formed on the bottom of the trench 37 without encroaching on the first word line 40. As a result, the width of the trench 37 is narrowed so that the width of the second word line is relatively small. In order to prevent this, the thermal oxidation process and the etching process are performed first to increase the width of the first word line 40. After reducing, it is preferable to form a separate oxide film 38 by the CVD process.

상기 분리 산화막(38) 형성 이후에는 상기 제 1 실시예와 동일하게, 도 12와 같이, 상기 기판 상에 제 2 전도성 물질을 적층하고 식각하여 제 2 워드라인(41)을 형성한다. 제 2 워드라인(41)의 하단에는 분리 산화막(38)/질화막(34)/터널링산화막(32)으로 ONO층(31)을 이루게 된다.After the separation oxide layer 38 is formed, a second word line 41 is formed by stacking and etching a second conductive material on the substrate as shown in FIG. 12 as in the first embodiment. An ONO layer 31 is formed at the bottom of the second word line 41 by a separation oxide film 38, a nitride film 34, and a tunneling oxide film 32.

상기 분리 산화막(38) 형성시 공정조건을 조절하여 일정 두께로 특히, 2~50 nm의 두께를 갖도록 하여 이웃 워드라인의 프린징 필드(fringing field; 62)로 전기적으로 소스/드레인을 형성하는 것도 상기 제 1 실시예와 동일하다.In order to form the source / drain electrically in the fringing field 62 of the neighboring word line by adjusting the process conditions when forming the separated oxide layer 38 to have a predetermined thickness, in particular, having a thickness of 2 to 50 nm. The same as in the first embodiment.

상기 제 3 실시예에 의한 공정을 통하게 되면, 도 13과 같은 구조를 갖는 낸드 플래시 메모리 어레이를 제조할 수 있다.Through the process according to the third embodiment, a NAND flash memory array having a structure as shown in FIG. 13 can be manufactured.

상기 제 3 실시예에 의한 어레이의 특징도 하나의 피치(pitch)에 두개의 워드라인이 형성되어 종래보다 비트 밀도를 1bit/4F2에서 1bit/2F2로 2배 증가시킬 수 있는 장점이 있다.The second has the advantage of features of the array can also have two word lines are formed in a pitch (pitch) increases twice the bit density than the conventional by 1bit / 2F 2 in 1bit / 4F 2 according to the third embodiment.

여기서, Pitch=L3+L4+2Wox=2F (F: minimum feature size) 이고, 프린징 필드(fringing field; 62)로 소스/드레인을 형성하기 위해 상기 제 1 워드라인 및 상기 제 2 워드라인 사이의 간격은 상기 제 1 워드라인 또는 상기 제 2 워드라인의 선폭, 즉 최소선폭(F) 보다 작은 것이 바람직하고, 보다 구체적으로 2~50 nm인 것이 바람직하다.Here, Pitch = L3 + L4 + 2Wox = 2F (F: minimum feature size), and between the first word line and the second word line to form a source / drain with a fringing field 62. The interval is preferably smaller than the line width of the first word line or the second word line, that is, the minimum line width F, more preferably 2 to 50 nm.

그리고, 상기 제 1 워드라인(40)과 상기 제 2 워드라인(41)의 선폭은 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격 만큼 오차 범위내에서 같도록 하여(즉, 제 1, 2 워드라인의 선폭 차이가 이들 간격보다 크지 않도록 하여) 메모리 셀 간의 구동 편차를 줄이는 것이 바람직하다.The line widths of the first word line 40 and the second word line 41 are equal to each other within the error range by the interval between the first word line and the second word line (ie, the first and second lines). It is desirable to reduce the drive deviation between the memory cells so that the line width difference of the word lines is not larger than these intervals.

이상으로 본 발명의 바람직한 실시예에 대하여 기술하였으나, 하기 특허청구범위에 기재된 기술적 사상은 상기 실시예에 국한되지 아니하고, 상기 실시예를 토대로 다양하게 균등물의 대체 등으로 실시될 수 있는바, 이에 대한 설명은 생략한다.Although the preferred embodiments of the present invention have been described above, the technical idea described in the following claims is not limited to the above embodiments, and can be carried out by replacing various equivalents based on the embodiments. Description is omitted.

도 1 내지 도 4는 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 1 실시예를 보여주는 공정 사시도이다. 1 to 4 are process perspective views showing a first embodiment of a word line double patterning process method according to the present invention.

도 5는 상기 제 1 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여주는 구조 사시도이다.FIG. 5 is a structural perspective view illustrating an example of a NAND flash memory array manufactured according to the first embodiment.

도 6 내지 도 8은 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 2 실시예를 보여주는 공정 사시도이다.6 to 8 are process perspective views showing a second embodiment of a word line double patterning process method according to the present invention.

도 9는 상기 제 2 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여주는 구조 사시도이다.9 is a structural perspective view showing an example of a NAND flash memory array manufactured by the second embodiment.

도 10 내지 도 12는 본 발명에 따른 워드라인 더블 패터닝 공정방법에 관한 제 3 실시예를 보여주는 공정 사시도이다.10 to 12 are process perspective views showing a third embodiment of a word line double patterning process method according to the present invention.

도 13은 상기 제 3 실시예에 의하여 제조된 낸드 플래시 메모리 어레이의 일 예를 보여주는 구조 사시도이다.FIG. 13 is a structural perspective view illustrating an example of a NAND flash memory array manufactured according to the third embodiment.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 반도체 기판 12: 비트라인10: semiconductor substrate 12: bit line

20: 절연막 30, 31: ONO층20: insulating film 30, 31: ONO layer

40, 42: 제 1 워드라인 44: 제 2 워드라인40, 42: first word line 44: second word line

50: 분리 산화막 60: 소스/드레인50: separation oxide film 60: source / drain

Claims (8)

반도체 기판에 절연막으로 비트라인을 정의하는 제 1 단계와;Defining a bit line with an insulating film on the semiconductor substrate; 상기 비트라인이 정의된 기판 상에 전하저장층이 포함된 2이상의 유전체층을 적층하는 제 2 단계와;Stacking two or more dielectric layers including a charge storage layer on a substrate on which the bit lines are defined; 상기 유전체층 상에 제 1 전도성 물질을 적층하고 식각하여 제 1 워드라인을 형성하는 제 3 단계와;Stacking and etching a first conductive material on the dielectric layer to form a first word line; 상기 제 1 워드라인 상에 분리 산화막을 형성하는 제 4 단계와;Forming a separation oxide film on the first word line; 상기 기판 상에 제 2 전도성 물질을 적층하고 식각하여 제 2 워드라인을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 워드라인 더블 패터닝 공정방법.And forming a second word line by laminating and etching a second conductive material on the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제 4 단계는 분리 산화막을 열산화 공정 또는 CVD 공정으로 상기 제 1 워드라인 상에 일정 두께로 형성하는 것을 특징으로 하는 워드라인 더블 패터닝 공정방법.The fourth step is a word line double patterning process characterized in that to form a separated oxide film to a predetermined thickness on the first word line by a thermal oxidation process or a CVD process. 제 2 항에 있어서,The method of claim 2, 상기 분리 산화막의 두께는 2~50 nm 인 것을 특징으로 하는 워드라인 더블 패터닝 공정방법.The thickness of the separated oxide film is a word line double patterning process characterized in that 2 to 50 nm. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,4. The method according to any one of claims 1 to 3, 상기 전하저장층이 포함된 2이상의 유전체층은 블로킹산화막/질화막/터널링산화막으로 적층된 ONO층이고,At least two dielectric layers including the charge storage layer are ONO layers stacked with a blocking oxide film, nitride film, and tunneling oxide film. 상기 제 4 단계의 분리 산화막 형성은 상기 블로킹산화막을 선택적으로 제거한 후에 진행하는 특징으로 하는 워드라인 더블 패터닝 공정방법.And forming the separated oxide film in the fourth step after selectively removing the blocking oxide film. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 5 단계의 제 2 전도성 물질 식각은 상기 제 1 워드라인이 드러나도록 하고,The etching of the second conductive material of the fifth step causes the first wordline to be exposed, 상기 제 1 워드라인 및 상기 제 2 워드라인을 식각 마스크로 하여 사이에 있는 상기 분리 산화막 및 상기 ONO층의 질화막/터널링산화막을 순차 제거하는 제 6 단계와;A sixth step of sequentially removing the isolation oxide film and the nitride film / tunneling oxide film of the ONO layer between the first word line and the second word line as an etch mask; 상기 분리 산화막 및 상기 질화막/터널링산화막의 제거로 드러난 홈을 이용 소스/드레인 형성을 위한 이온주입 공정을 진행하는 제 7 단계를 더 포함하는 것을 특징으로 하는 워드라인 더블 패터닝 공정방법.And a seventh step of performing an ion implantation process for source / drain formation using the grooves exposed by the removal of the isolation oxide film and the tunneling oxide film. 제 4 항에 의하여 제조된 낸드 플래시 메모리 어레이로서,A NAND flash memory array manufactured by claim 4, 하나의 피치에 두개의 워드라인이 형성된 것을 특징으로 하는 낸드 플래시 메모리 어레이.NAND flash memory array, characterized in that two word lines are formed in one pitch. 제 6 항에 있어서,The method of claim 6, 소스/드레인 영역을 형성하는 상기 제 1 워드라인 및 상기 제 2 워드라인 사이의 간격은 상기 제 1 워드라인 또는 상기 제 2 워드라인의 선폭보다 작은 것을 특징으로 하는 낸드 플래시 메모리 어레이.NAND flash memory array, characterized in that the spacing between the first word line and the second word line forming a source / drain region is less than the line width of the first word line or the second word line. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 워드라인과 상기 제 2 워드라인의 선폭은 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격만큼 오차 범위내에서 같고,Line widths of the first word line and the second word line are equal to each other within an error range by an interval between the first word line and the second word line. 상기 상기 제 1 워드라인 및 상기 제 2 워드라인의 간격은 2~50 nm인 것을 특징으로 하는 낸드 플래시 메모리 어레이.And a distance between the first word line and the second word line is 2 to 50 nm.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8389353B2 (en) 2010-03-09 2013-03-05 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US8791443B2 (en) 2012-05-24 2014-07-29 SK Hynix Inc. High density variable resistive memory and method of fabricating the same
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9153705B2 (en) 2013-02-26 2015-10-06 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
US9236417B2 (en) 2012-08-23 2016-01-12 SK Hynix Inc. 3-dimensional stack memory device
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8389353B2 (en) 2010-03-09 2013-03-05 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US8586429B2 (en) 2010-03-09 2013-11-19 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US8796086B2 (en) 2010-03-09 2014-08-05 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
US9385132B2 (en) 2011-08-25 2016-07-05 Micron Technology, Inc. Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices
US8791443B2 (en) 2012-05-24 2014-07-29 SK Hynix Inc. High density variable resistive memory and method of fabricating the same
US9236417B2 (en) 2012-08-23 2016-01-12 SK Hynix Inc. 3-dimensional stack memory device
US9153705B2 (en) 2013-02-26 2015-10-06 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
US9005463B2 (en) 2013-05-29 2015-04-14 Micron Technology, Inc. Methods of forming a substrate opening
US9443756B2 (en) 2013-05-29 2016-09-13 Micron Technology, Inc. Methods of forming a substrate opening

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