KR20100097845A - Bump structure and semiconductor package having the same - Google Patents

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장철용
이종호
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Abstract

PURPOSE: A bump structure and a semiconductor package having the same are provided to offer an opening with an optimized aspect ratio which guarantees the electrical reliability between a bump and a pad. CONSTITUTION: An insulating layer(120) is formed on the upper side of a semiconductor chip(110). A semiconductor chip comprises a pad(112). An opening(128) comprises an opening which exposes the pad. The ratio of the height(H) and the width(D) of the opening is 0.5:1, respectively. The insulating layer comprises a silicon oxide film(122), a silicon nitride film(124), and a dielectric layer(126).

Description

범프 구조물 및 이를 갖는 반도체 패키지{BUMP STRUCTURE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}Bump structure and semiconductor package having same {BUMP STRUCTURE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}

본 발명은 범프 구조물 및 이를 갖는 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 패키지의 전기적 연결 매개체로 사용되는 범프 구조물, 및 이러한 범프 구조물을 갖는 플립 칩 패키지와 웨이퍼 레벨 패키지에 관한 것이다.The present invention relates to a bump structure and a semiconductor package having the same, and more particularly, to a bump structure used as an electrical connection medium of a semiconductor package, and a flip chip package and a wafer level package having such a bump structure.

일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. In general, a plurality of semiconductor chips are formed by performing various semiconductor processes on a semiconductor substrate. Then, in order to mount each semiconductor chip on a printed circuit board, a packaging process is performed on the semiconductor chip to form a semiconductor package.

반도체 패키지는 반도체 칩과 패키지 기판을 전기적으로 연결시키는 매개체를 포함한다. 전기적 연결 매개체는 도전성 와이어, 범프 구조물 등을 포함한다.The semiconductor package includes a medium for electrically connecting the semiconductor chip and the package substrate. Electrically connected media include conductive wires, bump structures, and the like.

범프 구조물은 반도체 칩의 패드를 노출시키는 절연막, 및 절연막 상에 형성되어 패드와 전기적으로 연결된 범프를 포함한다. 따라서, 절연막은 패드를 노출시키는 개구부를 갖는다.The bump structure includes an insulating film exposing a pad of the semiconductor chip, and a bump formed on the insulating film and electrically connected to the pad. Thus, the insulating film has an opening that exposes the pad.

여기서, 범프에 발생된 크랙의 전진과 범프와 패드 간의 전기적 연결 신뢰도는 개구부의 종횡비에 따라 크게 좌우된다. 그러므로, 반도체 칩 내부로의 크랙 전 진을 차단함과 아울러 범프와 패드 간의 전기적 연결 신뢰도를 보장할 수 있는 개구부의 종횡비를 최적으로 설정하는 것이 요구되어 왔다.Here, the advancement of the cracks generated in the bumps and the reliability of the electrical connection between the bumps and the pads greatly depend on the aspect ratio of the openings. Therefore, it has been required to optimally set the aspect ratio of the opening that can prevent crack advancement into the semiconductor chip and ensure the reliability of the electrical connection between the bump and the pad.

본 발명은 반도체 칩 내부로의 크랙 전진을 차단함과 아울러 범프와 패드 간의 전기적 연결 신뢰도를 보장할 수 있는 최적의 종횡비로 설정된 개구부를 갖는 범프 구조물을 제공한다.The present invention provides a bump structure having an opening set to an optimum aspect ratio that prevents crack advancement into the semiconductor chip and ensures electrical connection reliability between the bump and the pad.

또한, 본 발명은 상기된 범프 구조물을 갖는 플립 칩 패키지와 웨이퍼 레벨 패키지를 제공한다.The present invention also provides a flip chip package and wafer level package having the bump structure described above.

본 발명의 일 견지에 따른 범프 구조물은 절연막 및 범프를 포함한다. 절연막은 반도체 칩 상에 형성된다. 또한, 절연막은 상기 반도체 칩의 패드를 노출시키는 개구부를 갖는다. 상기 개구부는 0.5∼1의 종횡비를 갖는다. 범프는 상기 개구부를 매립하도록 상기 절연막 상에 형성되어 상기 패드와 전기적으로 연결된다.A bump structure according to one aspect of the present invention includes an insulating film and a bump. The insulating film is formed on the semiconductor chip. In addition, the insulating film has an opening that exposes the pad of the semiconductor chip. The opening has an aspect ratio of 0.5 to 1. A bump is formed on the insulating film to fill the opening and is electrically connected to the pad.

본 발명의 일 실시예에 따르면, 상기 절연막은 적어도 하나 이상의 막을 포함할 수 있다. 또한, 상기 절연막은 상기 패드 상에 형성된 실리콘 산화막, 상기 실리콘 산화막 상에 형성된 실리콘 질화막, 및 상기 실리콘 질화막 상에 형성된 유전막을 포함할 수 있다.According to an embodiment of the present invention, the insulating film may include at least one film. In addition, the insulating layer may include a silicon oxide film formed on the pad, a silicon nitride film formed on the silicon oxide film, and a dielectric film formed on the silicon nitride film.

본 발명의 다른 실시예에 따르면, 상기 범프는 알루미늄, 구리, 금, 주석 합금, 니켈, 팔라듐 등을 포함할 수 있다.According to another embodiment of the present invention, the bump may include aluminum, copper, gold, tin alloy, nickel, palladium and the like.

본 발명의 또 다른 실시예에 따르면, 범프 구조물은 상기 절연막의 상부면 및 상기 개구부의 내면과 상기 범프 사이에 개재된 under bump metallurgy(UBM)막을 더 포함할 수 있다.According to another embodiment of the present invention, the bump structure may further include an under bump metallurgy (UBM) film interposed between the upper surface of the insulating film and the inner surface of the opening and the bump.

본 발명의 다른 견지에 따른 플립 칩 패키지는 반도체 칩, 패키지 기판, 범프 구조물, 몰딩 부재 및 외부접속단자를 포함한다. 반도체 칩은 패드를 갖는다. 패키지 기판은 상기 반도체 칩과 대향하도록 배치된다. 범프 구조물은 절연막 및 범프를 포함한다. 절연막은 상기 반도체 칩 상에 형성된다. 또한, 절연막은 상기 패드를 노출시키는 개구부를 갖는다. 상기 개구부는 0.5∼1의 종횡비를 갖는다. 범프는 상기 개구부를 매립하도록 상기 절연막 상에 형성되어 상기 패드와 상기 패키지 기판을 전기적으로 연결시킨다. 몰딩 부재는 상기 반도체 칩과 상기 패키지 기판을 둘러싼다. 외부접속단자는 상기 패키지 기판에 실장된다.According to another aspect of the present invention, a flip chip package includes a semiconductor chip, a package substrate, a bump structure, a molding member, and an external connection terminal. The semiconductor chip has a pad. The package substrate is disposed to face the semiconductor chip. The bump structure includes an insulating film and a bump. An insulating film is formed on the semiconductor chip. In addition, the insulating film has an opening that exposes the pad. The opening has an aspect ratio of 0.5 to 1. A bump is formed on the insulating layer to fill the opening to electrically connect the pad and the package substrate. A molding member surrounds the semiconductor chip and the package substrate. External connection terminals are mounted on the package substrate.

본 발명의 일 실시예에 따르면, 상기 외부접속단자를 솔더 볼을 포함할 수 있다.According to an embodiment of the present invention, the external connection terminal may include a solder ball.

본 발명의 또 다른 견지에 따른 웨이퍼 레벨 패키지는 반도체 칩, 제 1 절연막 패턴, 도전막 패턴, 제 2 절연막 패턴 및 범프를 포함한다. 반도체 칩은 패드를 갖는다. 제 1 절연막 패턴은 상기 패드가 노출되도록 상기 반도체 칩 상에 형성된다. 도전막 패턴은 상기 제 1 절연막 패턴 상에 형성되고, 상기 패드에 연결된다. 제 2 절연막 패턴은 상기 제 1 절연막 패턴 상에 형성된다. 또한, 제 2 절연막 패턴은 상기 제 1 단부의 반대측인 상기 도전막 패턴의 제 2 단부를 노출시키는 개구부를 갖는다. 상기 개구부는 0.5∼1의 종횡비를 갖는다. 범프는 상기 개구부를 매 립하도록 상기 제 2 절연막 패턴 상에 형성되어 상기 도전막 패턴과 전기적으로 연결된다.A wafer level package according to another aspect of the present invention includes a semiconductor chip, a first insulating film pattern, a conductive film pattern, a second insulating film pattern and bumps. The semiconductor chip has a pad. The first insulating layer pattern is formed on the semiconductor chip to expose the pad. A conductive film pattern is formed on the first insulating film pattern and is connected to the pad. The second insulating film pattern is formed on the first insulating film pattern. In addition, the second insulating film pattern has an opening that exposes a second end of the conductive film pattern opposite to the first end. The opening has an aspect ratio of 0.5 to 1. A bump is formed on the second insulating layer pattern to fill the opening and electrically connected to the conductive layer pattern.

본 발명의 일 실시예에 따르면, 웨이퍼 레벨 패키지는 상기 제 2 절연막 패턴의 상부면 및 상기 개구부의 내면과 상기 범프 사이에 개재된 under bump metallurgy(UBM)막을 더 포함할 수 있다.According to an embodiment of the present invention, the wafer level package may further include an under bump metallurgy (UBM) layer interposed between the upper surface of the second insulating layer pattern and the inner surface of the opening and the bump.

상기와 같은 본 발명에 따르면, 0.5∼1인 개구부의 종횡비에 의해서 반도체 칩 내부 방향으로의 크랙 전진을 차단함과 아울러 범프와 패드 간의 전기적 연결 신뢰도가 보장될 수 있다.According to the present invention as described above, by the aspect ratio of the opening portion of 0.5 to 1 can be prevented the crack advancement in the semiconductor chip inner direction and the electrical connection reliability between the bump and the pad can be ensured.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

범프 구조물Bump structures

도 1은 본 발명의 실시예에 따른 범프 구조물을 나타낸 단면도이다.1 is a cross-sectional view showing a bump structure according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 범프 구조물(100)은 절연막(120) 및 범프(130)를 포함한다.Referring to FIG. 1, the bump structure 100 according to the present exemplary embodiment includes an insulating film 120 and a bump 130.

절연막(120)은 반도체 칩(110)의 상부면에 형성된다. 여기서, 반도체 칩(110)은 패드(112)를 갖는다. 패드(112)는 반도체 칩(110)의 상부면에 배치된다. The insulating film 120 is formed on the upper surface of the semiconductor chip 110. Here, the semiconductor chip 110 has a pad 112. The pad 112 is disposed on the upper surface of the semiconductor chip 110.

절연막(120)은 패드(112)를 노출시키는 개구부(128)를 갖는다. 본 실시예에서, 개구부(128)의 종횡비는 0.5∼1이다. 구체적으로, 개구부(128)의 폭(D)에 대한 높이(H)의 비가 0.5∼1이다. The insulating film 120 has an opening 128 exposing the pad 112. In the present embodiment, the aspect ratio of the opening 128 is 0.5 to 1. Specifically, the ratio of the height H to the width D of the opening 128 is 0.5 to 1.

여기서, 개구부(128)의 종횡비가 0.5 미만이면, 즉, 개구부(128)의 면적이 넓어서 패드(112)의 노출 면적이 너무 크면, 범프(130)에 발생된 크랙이 넓은 패드(112)를 통해서 반도체 칩(110)의 내부로 침투하게 된다. 반도체 칩(110) 내부로 침투한 크랙에 의해 반도체 칩(110) 내부에 형성된 반도체 구조물 등이 파손될 수 있다. 반면에, 개구부(128)의 종횡비가 1을 초과하면, 즉 개구부(128)의 면적이 좁아서 패드(112)의 노출 면적이 너무 작으면, 범프(130)와 패드(112) 간의 전기적 연결 신뢰도가 낮아진다. 즉, 범프(130)는 시드막을 이용한 도금 공정을 통해서 형성되는데, 좁은 개구부(128)을 통해 노출된 패드(112)의 상부면에 시드막을 형성시키기가 매우 곤란하다. 결과적으로, 패드(112)의 상부면에 시드막을 부분적으로 존재하지 않게 되어, 시드막으로부터 성장한 범프(130)와 패드(112) 간에 보이드가 형성될 소지가 상당히 높다. 보이드에 의한 패드(112)와 범프(130) 간의 접촉 면적이나 불균일한 시드막에 의해 패드(112)와 범프(130) 간의 접촉 저항이 커지게 되어, 반도체 칩의 특성이 저하되고, 결과적으로 반도체 칩이 정상적으로 작동할 수 없게 된다.Here, if the aspect ratio of the opening 128 is less than 0.5, that is, if the area of the opening 128 is large so that the exposed area of the pad 112 is too large, the cracks generated in the bump 130 may pass through the wide pad 112. It penetrates into the semiconductor chip 110. The cracks penetrating into the semiconductor chip 110 may damage the semiconductor structure formed inside the semiconductor chip 110. On the other hand, if the aspect ratio of the opening 128 exceeds 1, that is, if the area of the opening 128 is so small that the exposed area of the pad 112 is too small, the electrical connection reliability between the bump 130 and the pad 112 is increased. Lowers. That is, the bump 130 is formed through the plating process using the seed film, and it is very difficult to form the seed film on the upper surface of the pad 112 exposed through the narrow opening 128. As a result, the seed film is not partially present on the upper surface of the pad 112, and there is a high possibility that voids are formed between the pad 130 and the bump 130 grown from the seed film. The contact area between the pad 112 and the bump 130 increases due to the contact area between the pad 112 and the bump 130 due to the void or the non-uniform seed film, resulting in deterioration of the characteristics of the semiconductor chip. The chip will not work properly.

상기와 같은 근거로, 개구부(128)의 종횡비가 0.5 내지 1일때, 반도체 칩(110) 내부 방향으로의 크랙 전진을 차단함과 아울러 범프(130)와 패드(112) 간의 전기적 연결 신뢰도가 보장될 수 있다.On the basis of the above, when the aspect ratio of the opening 128 is 0.5 to 1, it is possible to prevent crack advancement in the inner direction of the semiconductor chip 110 and to ensure electrical connection reliability between the bump 130 and the pad 112. Can be.

본 실시예에서, 절연막(120)은 적어도 하나 이상의 막을 포함할 수 있다. 구체적으로, 절연막(120)은 반도체 칩(110) 상에 형성된 실리콘 산화막(122), 실리콘 산화막(122) 상에 형성된 실리콘 질화막(124), 및 실리콘 질화막(124) 상에 형성된 유전막(126)을 포함할 수 있다. 여기서, 유전막(126)의 종류는 특정 물질로 제한되지 않는다. 또한, 절연막(120)은 전술된 3층 구조 이외에도 2층 또는 4층 이상의 구조를 가질 수도 있다.In the present embodiment, the insulating film 120 may include at least one film. Specifically, the insulating film 120 may include the silicon oxide film 122 formed on the semiconductor chip 110, the silicon nitride film 124 formed on the silicon oxide film 122, and the dielectric film 126 formed on the silicon nitride film 124. It may include. Here, the type of dielectric film 126 is not limited to a specific material. In addition to the three-layer structure described above, the insulating film 120 may have a two-layer or four-layer structure.

범프(130)는 개구부(128)를 매립하도록 절연막(120) 상에 형성된다. 전술한 바와 같이, 개구부(128)의 종횡비가 최적으로 설정되어 있으므로, 범프(130)와 패드(112) 간에 보이드가 형성되지 않게 된다. 결과적으로, 범프(130)와 패드(112) 간의 전기적 연결 신뢰도가 보장될 수 있다.The bumps 130 are formed on the insulating layer 120 to fill the openings 128. As described above, since the aspect ratio of the opening 128 is optimally set, no void is formed between the bump 130 and the pad 112. As a result, the electrical connection reliability between the bump 130 and the pad 112 can be ensured.

본 실시예에서, 범프(130)는 알루미늄, 구리, 금, 주석 합금, 니켈, 팔라듐 등을 포함할 수 있다. 부가적으로, 솔더 볼(132)이 범프(130) 상에 실장될 수 있다.In this embodiment, the bump 130 may include aluminum, copper, gold, tin alloy, nickel, palladium, and the like. In addition, solder balls 132 may be mounted on bumps 130.

또한, UBM막(134)이 범프(130)와 절연막(120) 사이에 개재될 수 있다. 구체적으로, UBM막(134)은 절연막(120)의 상부면과 개구부(128)의 내면에 형성된다. UBM막(134)은 범프(130) 형성을 위한 도금 공정에서 시드막을 사용된다.In addition, a UBM film 134 may be interposed between the bump 130 and the insulating film 120. In detail, the UBM film 134 is formed on the upper surface of the insulating film 120 and the inner surface of the opening 128. The UBM film 134 uses a seed film in a plating process for forming the bumps 130.

본 실시예에 따르면, 절연막의 개구부가 0.5∼1인 종횡비를 갖는다. 따라서, 범프에 발생된 크랙이 반도체 칩 내부로 전진하는 것이 억제된다. 또한, 범프와 패 드 간의 전기적 연결 신뢰도도 보장될 수 있다.According to this embodiment, the opening of the insulating film has an aspect ratio of 0.5 to 1. Therefore, the cracks generated in the bumps are suppressed from advancing into the semiconductor chip. In addition, the reliability of the electrical connection between the bump and the pad can be ensured.

플립 칩 패키지Flip chip package

도 2는 본 발명의 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.2 is a cross-sectional view illustrating a flip chip package according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 플립 칩 패키지(200)는 반도체 칩(210), 범프 구조물(100), 패키지 기판(220), 언더필링층(230), 몰딩부재(240) 및 외부접속단자(250)를 포함한다.Referring to FIG. 2, the flip chip package 200 according to the present exemplary embodiment may include a semiconductor chip 210, a bump structure 100, a package substrate 220, an underfill layer 230, a molding member 240, and an exterior. The connection terminal 250 is included.

여기서, 범프 구조물(100)은 도 1을 참조로 설명한 범프 구조물과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.Here, the bump structure 100 includes components substantially the same as the bump structure described with reference to FIG. 1. Accordingly, the same components are denoted by the same reference numerals, and repeated descriptions of the same components are omitted.

반도체 칩(210)은 패드를 갖는다. 본 실시예에서, 패드는 반도체 칩(210)의 하부면에 형성되어 아래를 향한다. The semiconductor chip 210 has a pad. In this embodiment, the pad is formed on the bottom surface of the semiconductor chip 210 and faces downward.

패키지 기판(220)은 반도체 칩(210)의 하부에 배치된다. 그러므로, 패드는 패키지 기판(220)의 상부면을 향하게 된다.The package substrate 220 is disposed under the semiconductor chip 210. Therefore, the pad is directed toward the top surface of the package substrate 220.

범프 구조물(100)은 반도체 칩(210)과 패키지 기판(220) 사이에 개재된다. 구체적으로, 범프 구조물(100)의 절연막(120)은 반도체 칩(210)의 하부면에 형성된다. 범프(130)는 절연막(120)의 개구부(128)를 매립하도록 절연막(120) 상에 형성되어 패키지 기판(220)의 상부면과 접촉한다. 따라서, 반도체 칩(210)의 패드는 범프(130)를 매개로 패키지 기판(220)과 전기적으로 연결된다.The bump structure 100 is interposed between the semiconductor chip 210 and the package substrate 220. In detail, the insulating layer 120 of the bump structure 100 is formed on the bottom surface of the semiconductor chip 210. The bump 130 is formed on the insulating film 120 to fill the opening 128 of the insulating film 120 to contact the upper surface of the package substrate 220. Therefore, the pad of the semiconductor chip 210 is electrically connected to the package substrate 220 through the bump 130.

언더필링층(230)은 반도체 칩(210)과 패키지 기판(220) 사이의 공간에 형성된다. 몰딩 부재(240)는 반도체 칩(210)을 둘러싸도록 패키지 기판(220) 상에 형성 된다. 여기서, 언더필링층(230)을 반드시 형성할 필요는 없고, 몰딩 부재(240)만으로 반도체 칩(210)과 패키지 기판(220)을 둘러쌀 수도 있다. 본 실시예에서, 몰딩 부재(240)는 에폭시 몰딩 컴파운드(epoxy molding compound:EMC)를 포함할 수 있다. 또한, 언더필링층(230)은 몰딩 부재(240)와 동일하거나 또는 다른 절연성 재질을 포함할 수 있다.The underfill layer 230 is formed in a space between the semiconductor chip 210 and the package substrate 220. The molding member 240 is formed on the package substrate 220 to surround the semiconductor chip 210. Here, the underfill layer 230 may not necessarily be formed, and the semiconductor chip 210 and the package substrate 220 may be surrounded by only the molding member 240. In the present embodiment, the molding member 240 may include an epoxy molding compound (EMC). In addition, the underfill layer 230 may include an insulating material that is the same as or different from that of the molding member 240.

외부접속단자(250)는 패키지 기판(220)의 하부면에 실장된다. 외부접속단자(250)는 범프(130)와 패키지 기판(220)을 통해서 반도체 칩(210)의 패드와 전기적으로 연결된다. 본 실시예에서, 외부접속단자(250)는 솔더 볼을 포함할 수 있다.The external connection terminal 250 is mounted on the bottom surface of the package substrate 220. The external connection terminal 250 is electrically connected to the pad of the semiconductor chip 210 through the bump 130 and the package substrate 220. In this embodiment, the external connection terminal 250 may include a solder ball.

웨이퍼 레벨 패키지Wafer level package

도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a wafer level package according to an embodiment of the present invention.

도 3을 참조하면, 본 실시예에 따른 웨이퍼 레벨 패키지(300)는 반도체 칩(310), 제 1 절연막 패턴(320), 도전막 패턴(330), 제 2 절연막 패턴(340) 및 범프(350)를 포함한다.Referring to FIG. 3, the wafer level package 300 according to the present exemplary embodiment may include a semiconductor chip 310, a first insulating layer pattern 320, a conductive layer pattern 330, a second insulating layer pattern 340, and a bump 350. ).

반도체 칩(310)은 패드(312)를 갖는다. 본 실시예에서, 패드(312)는 반도체 칩(310)의 상부면에 배치된다.The semiconductor chip 310 has a pad 312. In this embodiment, the pad 312 is disposed on the top surface of the semiconductor chip 310.

제 1 절연막 패턴(320)은 반도체 칩(310)의 상부면에 형성된다. 제 1 절연막 패턴(320)은 반도체 칩(310)의 패드(312)를 노출시키는 개구부를 갖는다.The first insulating layer pattern 320 is formed on the upper surface of the semiconductor chip 310. The first insulating layer pattern 320 has an opening that exposes the pad 312 of the semiconductor chip 310.

도전막 패턴(330)은 제 1 절연막 패턴(320)의 상부면에 형성된다. 도전막 패턴(330)은 제 1 절연막 패턴(320)의 개구부를 매립하여 패드(312)와 연결된 제 1 단부, 및 제 1 단부로부터 제 1 절연막 패턴(320)의 상부면을 따라 연장되어 제 1 단부의 반대측에 위치한 제 2 단부를 갖는다.The conductive film pattern 330 is formed on the upper surface of the first insulating film pattern 320. The conductive layer pattern 330 fills the opening of the first insulating layer pattern 320 and extends along the upper surface of the first insulating layer pattern 320 from the first end connected to the pad 312 and the first end. It has a second end located opposite the end.

제 2 절연막 패턴(340)은 도전막 패턴(330)과 제 1 절연막 패턴(320) 상에 형성된다. 제 2 절연막 패턴(340)은 도전막 패턴(330)의 제 2 단부를 노출시키는 개구부(342)를 갖는다. The second insulating layer pattern 340 is formed on the conductive layer pattern 330 and the first insulating layer pattern 320. The second insulating layer pattern 340 has an opening 342 exposing the second end of the conductive layer pattern 330.

여기서, 제 2 절연막 패턴(340)은 도 1의 절연막(120)과 실질적으로 동일한 구조를 갖는다. 따라서, 제 2 절연막 패턴(340)의 개구부(342)도 도 1의 절연막(120)의 개구부(128)와 실질적으로 동일한 0.5 내지 1의 종횡비를 갖는다. 개구부(342)의 0.5 내지 1인 종횡비의 기능은 도 1을 참조로 상세히 설명하였으므로, 반복 설명은 생략한다.Here, the second insulating film pattern 340 has a structure substantially the same as the insulating film 120 of FIG. 1. Accordingly, the opening 342 of the second insulating film pattern 340 also has an aspect ratio of 0.5 to 1 that is substantially the same as the opening 128 of the insulating film 120 of FIG. 1. Since the function of the aspect ratio of 0.5 to 1 of the opening portion 342 has been described in detail with reference to FIG. 1, repeated description thereof will be omitted.

범프(350)는 개구부(342)를 매립하도록 제 2 절연막 패턴(340)의 상부면에 형성된다. 따라서, 범프(350)는 개구부(342)를 통해서 도전막 패턴(330)과 전기적으로 연결된다. 결과적으로, 반도체 칩(310)의 패드(312)는 도전막 패턴(330)을 통해서 범프(350)와 전기적으로 연결된다.The bump 350 is formed on the top surface of the second insulating layer pattern 340 to fill the opening 342. Accordingly, the bump 350 is electrically connected to the conductive film pattern 330 through the opening 342. As a result, the pad 312 of the semiconductor chip 310 is electrically connected to the bump 350 through the conductive film pattern 330.

부가적으로, UBM막(360)이 범프(350)와 제 2 절연막 패턴(340) 사이에 개재될 수 있다. 구체적으로, UBM막(360)은 제 2 절연막 패턴(340)의 상부면과 개구부(342)의 내면에 형성될 수 있다.In addition, a UBM film 360 may be interposed between the bump 350 and the second insulating film pattern 340. In detail, the UBM layer 360 may be formed on an upper surface of the second insulating layer pattern 340 and an inner surface of the opening 342.

여기서, 본 실시예들에서는, 범프 구조물이 적용되는 반도체 패키지의 예로서 플립 칩 패키지와 웨이퍼 레벨 패키지를 예시적으로 들어 설명하였다. 그러나, 다른 여러 가지 종류의 반도체 패키지들에도 본 발명의 범프 구조물이 적용될 수 있다.Here, in the present embodiments, the flip chip package and the wafer level package have been described as an example of the semiconductor package to which the bump structure is applied. However, the bump structure of the present invention can be applied to other various kinds of semiconductor packages.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 종횡비가 0.5 내지 1인 절연막의 개구부에 의해서 범프에 발생된 크랙이 반도체 칩 내부로 전진하는 것이 억제됨과 아울러 범프와 패드 간의 전기적 연결 신뢰도도 보장될 수 있다. As described above, according to the preferred embodiment of the present invention, cracks generated in the bumps are prevented from advancing into the semiconductor chip by the openings of the insulating films having an aspect ratio of 0.5 to 1, and the reliability of the electrical connection between the bumps and the pads is also guaranteed. Can be.

결과적으로, 본 발명의 범프 구조물을 갖는 반도체 패키지는 크랙에 대한 강한 내구성을 가짐과 아울러 향상된 전기적 접속 신뢰도를 가질 수가 있다.As a result, the semiconductor package having the bump structure of the present invention can have strong durability against cracks and can also have improved electrical connection reliability.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

도 1은 본 발명의 실시예에 따른 범프 구조물을 나타낸 단면도이다.1 is a cross-sectional view showing a bump structure according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 플립 칩 패키지를 나타낸 단면도이다.2 is a cross-sectional view illustrating a flip chip package according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a wafer level package according to an embodiment of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

110 ; 반도체 칩 112 ; 패드110; Semiconductor chip 112; pad

120 ; 절연막 128 ; 개구부120; Insulating film 128; Opening

130 ; 범프130; Bump

Claims (9)

반도체 칩 상에 형성되고, 상기 반도체 칩의 패드를 노출시키는 개구부를 가지며, 상기 개구부는 0.5 내지 1의 종횡비를 갖는 절연막; 및An insulating film formed on the semiconductor chip, the opening having an opening for exposing the pad of the semiconductor chip, the opening having an aspect ratio of 0.5 to 1; And 상기 개구부를 매립하도록 상기 절연막 상에 형성되어 상기 패드와 전기적으로 연결된 범프를 포함하는 범프 구조물.And a bump formed on the insulating layer to fill the opening and electrically connected to the pad. 제 1 항에 있어서, 상기 절연막은 적어도 하나 이상의 막을 포함하는 범프 구조물.The bump structure of claim 1, wherein the insulating film includes at least one film. 제 2 항에 있어서, 상기 절연막은The method of claim 2, wherein the insulating film 상기 패드 상에 형성된 실리콘 산화막;A silicon oxide film formed on the pad; 상기 실리콘 산화막 상에 형성된 실리콘 질화막; 및A silicon nitride film formed on the silicon oxide film; And 상기 실리콘 질화막 상에 형성된 유전막을 포함하는 범프 구조물.Bump structure comprising a dielectric film formed on the silicon nitride film. 제 1 항에 있어서, 상기 범프는 알루미늄, 구리, 금, 주석 합금, 니켈 또는 팔라듐을 포함하는 범프 구조물.The bump structure of claim 1, wherein the bump comprises aluminum, copper, gold, tin alloy, nickel or palladium. 제 1 항에 있어서, 상기 절연막의 상부면 및 상기 개구부의 내면과 상기 범프 사이에 개재된 under bump metallurgy(UBM)막을 더 포함하는 범프 구조물.The bump structure of claim 1, further comprising an under bump metallurgy (UBM) layer interposed between an upper surface of the insulating layer and an inner surface of the opening and the bump. 패드를 갖는 반도체 칩;A semiconductor chip having a pad; 상기 반도체 칩과 대향하는 패키지 기판;A package substrate facing the semiconductor chip; 상기 반도체 칩 상에 형성되고, 상기 패드를 노출시키는 개구부를 가지며, 상기 개구부는 0.5 내지 1의 종횡비를 갖는 절연막, 및 상기 개구부를 매립하도록 상기 절연막 상에 형성되어 상기 패드와 상기 패키지 기판을 전기적으로 연결시키는 범프를 포함하는 범프 구조물;An opening formed on the semiconductor chip to expose the pad, the opening being formed on the insulating film having an aspect ratio of 0.5 to 1, and filling the opening to electrically connect the pad and the package substrate. A bump structure comprising bumps for connecting; 상기 반도체 칩과 상기 패키지 기판을 둘러싸는 몰딩 부재; 및A molding member surrounding the semiconductor chip and the package substrate; And 상기 패키지 기판에 실장된 외부접속단자를 포함하는 플립 칩 패키지.Flip chip package including an external connection terminal mounted on the package substrate. 제 6 항에 있어서, 상기 외부접속단자를 솔더 볼을 포함하는 플립 칩 패키지.The flip chip package of claim 6, wherein the external connection terminal comprises solder balls. 패드를 갖는 반도체 칩;A semiconductor chip having a pad; 상기 패드가 노출되도록 상기 반도체 칩 상에 형성된 제 1 절연막 패턴;A first insulating layer pattern formed on the semiconductor chip to expose the pads; 상기 제 1 절연막 패턴 상에 형성되고, 상기 패드에 연결된 제 1 단부를 갖는 도전막 패턴;A conductive film pattern formed on the first insulating film pattern and having a first end connected to the pad; 상기 제 1 절연막 패턴 상에 형성되고, 상기 제 1 단부의 반대측인 상기 도전막 패턴의 제 2 단부를 노출시키는 개구부를 가지며, 상기 개구부는 0.5 내지 1의 종횡비를 갖는 제 2 절연막 패턴; 및 A second insulating film pattern formed on the first insulating film pattern and having an opening exposing a second end of the conductive film pattern opposite to the first end, the opening having an aspect ratio of 0.5 to 1; And 상기 개구부를 매립하도록 상기 제 2 절연막 패턴 상에 형성되어 상기 도전막 패턴과 전기적으로 연결된 범프를 포함하는 웨이퍼 레벨 패키지.And a bump formed on the second insulating layer pattern to fill the opening and electrically connected to the conductive layer pattern. 제 8 항에 있어서, 상기 제 2 절연막 패턴의 상부면 및 상기 개구부의 내면과 상기 범프 사이에 개재된 under bump metallurgy(UBM)막을 더 포함하는 웨이퍼 레벨 패키지.The wafer level package of claim 8, further comprising an under bump metallurgy (UBM) layer interposed between an upper surface of the second insulating layer pattern and an inner surface of the opening and the bump.
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