KR20100095723A - Nonvolatile memory device - Google Patents

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Abstract

PURPOSE: A nonvolatile memory device is provided to improve malfunction of a reading operation or verifying operation by reducing coupling capacitance between a bit line layer and a common source line. CONSTITUTION: A source line layer is formed on a semiconductor substrate and includes a source line of a memory cell. A bit line layer(420) is formed on the source line layer and includes a bit line of the memory cell. A common source line layer(440) is formed on a bit line layer and is commonly connected to a plurality of source line layers. A shielding layer(430) is formed between the bit line layer and the common source line layer. The first connection unit connects the shielding layer with a ground terminal according to the first control signal.

Description

불휘발성 메모리 장치 {Nonvolatile memory device}Nonvolatile Memory Device

본 발명은 불휘발성 메모리 장치에 관한 것으로서, 특히 소스 라인 바운싱 현상을 줄일 수 있는 불휘발성 메모리 장치에 관한 것이다. The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device capable of reducing source line bouncing.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.Recently, there is an increasing demand for a nonvolatile memory device that can be electrically programmed and erased and that does not require a refresh function to rewrite data at regular intervals.

이러한 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.Such a nonvolatile memory cell is an electric program / eraseable device. The electrons are moved by a strong electric field applied to a thin oxide film to change the threshold voltage of the cell to perform program and erase operations.

도 1은 불휘발성 메모리 장치의 메모리 셀 어레이의 구조를 도시한 도면이다. 도 1을 참조하면, 메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하나, 편의상 하나의 메모리 셀 블록이 도시되어 있다. 1 is a diagram illustrating a structure of a memory cell array of a nonvolatile memory device. Referring to FIG. 1, a memory cell array includes a plurality of memory cell blocks, but one memory cell block is shown for convenience.

메모리 셀 어레이는 다수의 메모리 셀 블록을 포함하며, 메모리 셀 블록은 각각의 비트라인(B/L)에 연결된 다수의 스트링들이 공통 소스라인(CSL)에 병렬로 연결되어 구성된다. 스트링은 데이터가 저장되는 메모리 셀(MC0~MCn)들과, 비트라인과 메모리 셀 사이에 접속된 드레인 선택 트랜지스터(DST)와, 메모리 셀과 공통 소스라인(CSL) 사이에 접속된 소스 선택 트랜지스터(SST)를 포함하여 이루어진다. 드레인 선택 트랜지스터(DST)들의 게이트가 연결되어 드레인 선택 라인(DSL)이 되고, 소스 선택 트랜지스터(SST)들의 게이트가 연결되어 소스 선택 라인(SSL)이 되고, 메모리 셀들의 게이트가 연결되어 각각의 워드라인(W/L)이 되며, 하나의 워드라인(W/L)을 페이지라 한다. The memory cell array includes a plurality of memory cell blocks, and the memory cell block includes a plurality of strings connected to each bit line B / L in parallel to a common source line CSL. The string includes memory cells MC0 to MCn in which data is stored, a drain select transistor DST connected between the bit line and the memory cell, and a source select transistor connected between the memory cell and the common source line CSL. SST). Gates of the drain select transistors DST are connected to form a drain select line DSL, gates of the source select transistors SST are connected to form a source select line SSL, and gates of memory cells are connected to each word. It becomes a line (W / L), and one word line (W / L) is called a page.

한편, 각각의 스트링은 공통 소스 라인(CSL)과 접속되며, 각 소스라인은 공통 소스라인과 접속된다. 이때 각 소스라인에는 콘택이 형성되어 공통 소스라인에 접속되는데, 콘택으로 인한 저항성분이 발생하며, 경우에 따라서 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.Meanwhile, each string is connected to a common source line CSL, and each source line is connected to a common source line. In this case, a contact is formed in each source line and connected to a common source line. A resistance component is generated due to the contact. In some cases, noise is generated due to a large resistance of the source line, thereby affecting the threshold voltage control.

이러한 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작에 있어서, 소스 라인 바운싱(Source Line Bouncing) 현상 및 순차적인 프로그램 방식에 의하여 문턱전압의 분포가 넓어지는 문제점이 알려지고 있다. 통상적인 불휘발성 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작은 특정 방향으로 순차적으로 진행된다. 예를 들어, 소스 선택 라인(SSL)에 인접한 메모리 셀부터 드레인 선택 라인(DSL) 방향으로 순차적으로 프로그램 동작이 진행될 수 있다. In the program operation of the nonvolatile memory device and the verification operation thereof, it is known that a distribution of threshold voltages is widened by a source line bouncing phenomenon and a sequential program method. Program operations of the conventional nonvolatile memory devices and verification operations thereof are sequentially performed in a specific direction. For example, the program operation may be sequentially performed from the memory cell adjacent to the source select line SSL toward the drain select line DSL.

도 1에서 제1 워드라인(WL0)과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 셀 스트링에 흐르는 전류량이 최대가 된다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 마지막 순서의 워드라인(WLn)과 접속된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로 셀 스트링에 흐르는 전류량이 최소가 된다. In the verify operation on the memory cells connected to the first word line WL0 in FIG. 1, since the remaining memory cells are all in an erased state, the amount of current flowing in the cell string is maximized. As the program proceeds sequentially, the amount of current flowing in the cell string decreases. During the verification operation on the memory cells connected to the word line WLn in the last order, the program for the remaining memory cells is completed and thus flows in the cell string. The amount of current is minimum.

따라서, 프리차지(Precharge)와 디스차지(Discharge)를 통해 데이터를 판정하는 독출(Read) 동작 또는 검증(Verify) 동작 시에 소스 라인 바운싱 현상으로 인하여 소스 라인의 전압이 상승하여 디스차지가 제대로 되지 않아 데이터를 정확히 판정하는데 어려움이 발생한다. Therefore, during the read operation or the verify operation in which data is determined through precharge and discharge, the voltage of the source line increases due to the source line bouncing, so that the discharge is not properly performed. This makes it difficult to accurately determine the data.

그리고, 전술한 바와 같이 검증 동작 시에는 각각 다른 조건하에서 메모리 셀들의 검증 동작이 수행되는 반면, 독출 동작 시에는 동일한 조건하에서 메모리 셀들에 대한 독출 동작이 수행된다. 즉, 도 1에서 제1워드라인(WL0)의 메모리 셀에 대한 검증 동작시에는 동일 스트링에 속한 다른 메모리 셀들이 프로그램되기 전이고, 점차 프로그램이 진행되면서 마지막 순서의 워드라인(WLn)의 메모리 셀에 대한 검증 동작시에는 동일 스트링에 속한 다른 메모리 셀들이 모두 프로그램된 상태이다. 이처럼, 검증 동작 시에는 각각 다른 조건하에서 메모리 셀들의 검증 동작이 수행되는 것이다. 반면, 도 1에서 독출 동작시에는 제1워드라인(WL0)이나 마지막 순서의 워드라인(WLn)이나 동일 스트링에 속한 다른 메모리 셀들이 모두 프로그램된 상태이기 때문에 동일한 조건하에서 메모리 셀들에 대한 독출 동작이 수행되는 것이다. 이처럼 검증 동작시나 독출 동작시에 메모리 셀별로 각각 다른 조건이 발 생한다는 사실도 정확한 데이터를 판정하는데 영향을 미친다.As described above, during the verify operation, the verify operation of the memory cells is performed under different conditions, whereas during the read operation, the read operation is performed on the memory cells under the same condition. That is, in the verifying operation of the memory cells of the first word line WL0 in FIG. 1, before the other memory cells belonging to the same string are programmed, the programs progress gradually to the memory cells of the word line WLn of the last order. In the verify operation, all other memory cells belonging to the same string are programmed. As such, during the verify operation, the verify operation of the memory cells is performed under different conditions. On the other hand, in the read operation of FIG. 1, since the first word line WL0, the last word line WLn, or other memory cells belonging to the same string are all programmed, the read operation of the memory cells under the same condition is performed. It is done. As such, the fact that different conditions occur for each memory cell during the verify operation or the read operation also affects accurate data determination.

종래 이러한 소스 라인 바운싱 현상을 줄이기 위한 시도가 있었다. 예를 들어, 소스 라인에 발생하는 저항을 줄인다거나, 소스 라인에 흐르는 전류량을 조절하는 방식 등이 있었다. 그러나, 비트라인과 공통 소스라인 사이에서 발생하는 커플링 커패시턴스(Coupling capacitance)를 줄여서 정확한 데이터를 독출하고자 하는 시도는 없었다. Attempts have been made to reduce such source line bouncing. For example, there is a method of reducing the resistance generated in the source line or adjusting the amount of current flowing in the source line. However, there has been no attempt to read accurate data by reducing coupling capacitance occurring between the bit line and the common source line.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비트라인과 공통 소스라인 간의 커플링 커패시턴스를 줄일 수 있는 불휘발성 메모리 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a nonvolatile memory device capable of reducing coupling capacitance between a bit line and a common source line.

이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 위에 형성되어 메모리 셀의 소스 라인을 포함하는 소스라인층, 상기 소스라인층 위에 형성되어 상기 메모리 셀의 비트라인을 포함하는 비트라인층, 상기 비트라인층 위에 형성되고, 상기 다수의 소스라인층과 공통으로 연결되는 공통 소스라인층 및 상기 비트라인층과 상기 공통 소스라인층 사이에 형성되는 차폐층을 포함한다. 상기 차폐층은 금속으로 이루어질 수 있다. The present invention for achieving the above object is a source line layer formed on a semiconductor substrate including a source line of a memory cell, a bit line layer formed on the source line layer including a bit line of the memory cell, the bit line And a shielding layer formed on the layer, the common source line layer commonly connected to the plurality of source line layers, and the bit line layer and the common source line layer. The shielding layer may be made of metal.

상기 차폐층은 접지단자에 연결될 수 있다. 이때, 상기 차폐층과 상기 접지단자를 연결시키기 위한 제1연결부를 더 포함할 수 있다. 독출 동작 또는 검증 동작이 수행되면, 이에 따라 상기 제1연결부의 동작을 제어하기 위한 제1제어신호를 출력하는 제1제어신호 생성부를 더 포함하며, 상기 제1연결부는 상기 제1제어신호에 따라 상기 차폐층과 상기 접지단자를 연결시킬 수 있다. The shielding layer may be connected to a ground terminal. In this case, the shielding layer may further include a first connection part for connecting the ground terminal. When a read operation or a verification operation is performed, the control unit may further include a first control signal generation unit configured to output a first control signal for controlling the operation of the first connection unit, wherein the first connection unit may be configured according to the first control signal. The shielding layer may be connected to the ground terminal.

상기 차폐층은 전원단자에 연결될 수 있다. 이때, 상기 차폐층과 상기 전원단자를 연결시키기 위한 제2연결부를 더 포함할 수 있다. 상기 차폐층은 상기 공통 소스라인층에 연결될 수 있다. The shielding layer may be connected to a power supply terminal. In this case, the shielding layer may further include a second connection part for connecting the power terminal. The shielding layer may be connected to the common source line layer.

상기 차폐층과 상기 공통 소스라인층을 연결시키기 위한 제3연결부를 더 포함할 수 있다. 이때 소거 동작이 수행되면, 이에 따라 상기 제3연결부의 동작을 제어하기 위한 제2제어신호를 출력하는 제2제어신호 생성부를 더 포함하며, 상기 제3연결부는 상기 제2제어신호에 따라 상기 차폐층과 상기 공통 소스라인층을 연결시킬 수 있다. The display device may further include a third connector for connecting the shielding layer and the common source line layer. In this case, when the erase operation is performed, a second control signal generation unit outputting a second control signal for controlling the operation of the third connection unit accordingly, wherein the third connection unit is shielded according to the second control signal. The layer and the common source line layer may be connected.

상기 공통 소스라인층은 접지단자에 연결되거나 또는 전원단자에 연결될 수 있다. The common source line layer may be connected to a ground terminal or to a power supply terminal.

본 발명에 의하면 비트라인층과 공통 소스라인층 사이의 커플링 커패시턴스를 줄임으로써 독출 동작 또는 검증 동작시의 오동작을 개선할 수 있는 효과가 있다. According to the present invention, by reducing the coupling capacitance between the bit line layer and the common source line layer, there is an effect of improving the malfunction during the read operation or the verify operation.

이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used for the same reference numerals even though they are shown in different drawings. In describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.2A and 2B are diagrams for describing a source line bouncing phenomenon caused by a resistance component of a source line.

도 2a 및 도 2b는 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램되는 셀 즉, 패스트 프로그램 셀(fast program cell) 외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.2A and 2B assume a case where all pages of the selected word line are programmed. In this case, in FIG. 2A, a slow program cell that is a target of a program but is not programmed in the same word line is simultaneously included in addition to a cell that is programmed first, that is, a fast program cell.

통상적인 검증 동작에 따르면 비트라인을 하이레벨로 프리차지 시킨 상태에서, 셀의 상태에 따라 비트라인의 전압 레벨이 변경되는지 여부를 근거로 프로그램 완료 여부를 판단한다. 즉, 프로그램이 완료되면 비트라인은 하이레벨을 유지하게 되고, 프로그램이 되지 않으면 공통소스라인을 통해 비트라인의 전압이 디스차지된다. 슬로우 프로그램 셀(모두 "1"로 표시됨)의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전류(Icell)를 감소시키게 된다. According to a typical verify operation, in a state in which the bit line is precharged to a high level, it is determined whether the program is completed based on whether the voltage level of the bit line changes according to the state of the cell. That is, when the program is completed, the bit line maintains a high level. When the program is not completed, the voltage of the bit line is discharged through the common source line. Slow program cells (all marked with "1") are discharged from the precharge level to ground voltage because they have not yet been programmed. In this case, the resistance of the source line increases the voltage of the source line and the source voltage of the fast program cell. As a result, the sensing current Icell of the fast program cell is reduced due to the noise of the common source line.

이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보다 작은데도 불구하고 높은 것으로 센싱되어 검증을 통과하게 되고 이 셀들은 프로그램된 것으로 보아 이후 더 이상 프로그램이 수행되지 않게 된다.This reduced current causes the fast program cells to sense that the threshold voltage is high even though the threshold voltage is less than the verify voltage and pass the verify, so that the cells are programmed and no longer programmed.

도 2b는 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노 이즈가 감소된 상황을 도시하고 있다. 공통 소스 라인의 노이즈가 감소되어 패스트 프로그램 셀로 흐르는 전류는 더 증가하게 된다. 이러한 상황에서 독출 동작을 수행하는 경우 공통 소스 라인의 노이즈가 감소되어 바운싱 현상이 없어지고, 패스트 프로그램 셀로 흐르는 전류는 검증 동작시에 비하여 증가하게 된다. 그 결과 독출 전압보다 문턱전압이 더 낮은 것으로 독출된다.2B illustrates a situation where all slow program cells are also programmed to reduce noise of a common source line. The noise of the common source line is reduced so that the current flowing to the fast program cell is further increased. In this situation, when the read operation is performed, the noise of the common source line is reduced to eliminate the bounce phenomenon, and the current flowing to the fast program cell is increased compared to the verify operation. As a result, it is read that the threshold voltage is lower than the read voltage.

이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 된다. As such, a bouncing phenomenon occurs in which the voltage level of the source line fluctuates according to the program state of the neighboring cell. As a result, the level of the current passing through the specific cell is changed differently.

도 3은 일반적인 불휘발성 메모리 장치의 구조를 보여주는 단면도이다. 3 is a cross-sectional view illustrating a structure of a general nonvolatile memory device.

도 3을 참조하면, 일반적인 불휘발성 메모리 장치는 반도체 기판(100)에 웰(Well)(350)이 형성되어 있고, 웰(350) 상에 소스라인층(310)이 형성되어 있다. 또한, 웰(350)에는 다수의 셀(340)이 형성되어 있다. Referring to FIG. 3, in a general nonvolatile memory device, a well 350 is formed in a semiconductor substrate 100, and a source line layer 310 is formed on the well 350. In addition, a plurality of cells 340 are formed in the well 350.

소스라인층(310) 위에는 다수의 비트라인층(320)이 형성되어 있다. 그리고, 비트라인층(320) 위에는 공통 소스라인(Common Source Line)층(330)이 형성되어 있다. 그리고, 소스라인층(310), 비트라인층(320), 공통 소스라인층(330)의 사이에는 각각 층간 절연막이 형성되어 있다. A plurality of bit line layers 320 are formed on the source line layer 310. A common source line layer 330 is formed on the bit line layer 320. An interlayer insulating film is formed between the source line layer 310, the bit line layer 320, and the common source line layer 330.

도 3에서 일반적인 불휘발성 메모리 장치는 각 메모리 블록마다 별도의 소스라인층(310)이 구비되고, 다수의 소스라인층(310)이 하나의 공통 소스라인층(330)을 공유하는 구조이다. In FIG. 3, a general nonvolatile memory device includes a separate source line layer 310 for each memory block, and a plurality of source line layers 310 share one common source line layer 330.

도 3에서 디스차지 시에 셀 스트링의 마지막 트랜지스터인 소스 선택 트랜지스터(SST)가 턴온되면 소스 라인 바운싱에 의한 전압 상승이 발생하고, 이에 따라 비트라인과 소스라인 사이의 전압차가 줄어들어 디스차지되는 전류량이 줄어들게 된다.In FIG. 3, when the source select transistor SST, which is the last transistor of the cell string, is turned on during discharge, a voltage increase due to source line bouncing occurs. As a result, a voltage difference between the bit line and the source line is reduced, thereby discharging the amount of current discharged. Will be reduced.

또한, 도 3에서 공통 소스라인층(330)은 비트라인층(320)보다 높은 층으로 위치하게 된다. 예를 들어, 비트라인층(320)을 제1메탈층으로 구현했을 때, 공통 소스라인층(330)은 제2메탈층으로 구현하게 된다. 이러한 구조로 인하여 비트라인층(320)과 공통 소스라인층(330) 사이에는 커플링 커패시턴스(Coupling Capacitance)가 발생하게 된다. 따라서, 비트라인층(330)의 디스차지 시에 소스라인층(310) 및 공통 소스라인층(330)에서 전압이 상승되고, 이에 따라 디스차지가 신속하게 되지 않거나, 셀(340) 상태에 따라 전류의 차이가 발생하여 정확한 독출 또는 검증이 어렵게 된다. In addition, in FIG. 3, the common source line layer 330 is positioned as a layer higher than the bit line layer 320. For example, when the bit line layer 320 is implemented as the first metal layer, the common source line layer 330 is implemented as the second metal layer. Due to this structure, coupling capacitance is generated between the bit line layer 320 and the common source line layer 330. Accordingly, when the bit line layer 330 is discharged, the voltage is increased at the source line layer 310 and the common source line layer 330, and thus, the discharge is not accelerated or the cell 340 is changed. Differences in current make it difficult to accurately read or verify.

도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구조를 보여주는 단면도이다. 본 발명의 불휘발성 메모리 장치는 기판(100), 소스라인층(410), 비트라인층(420), 차폐층(430), 공통 소스라인층(440)을 포함한다. 도 4에서 소스라인층(410), 비트라인층(420), 차폐층(430), 공통 소스라인층(440) 사이에는 각각 층간절연막이 형성되어 있다.4 is a cross-sectional view illustrating a structure of a nonvolatile memory device according to an embodiment of the present invention. The nonvolatile memory device of the present invention includes a substrate 100, a source line layer 410, a bit line layer 420, a shielding layer 430, and a common source line layer 440. In FIG. 4, an interlayer insulating layer is formed between the source line layer 410, the bit line layer 420, the shielding layer 430, and the common source line layer 440.

도 4를 참조하면, 본 발명의 불휘발성 메모리 장치는 반도체 기판(100)에 웰(Well)(460)이 형성되어 있고, 웰(460) 상에 소스라인층(410)이 형성되어 있다. 또한, 웰(460)에는 다수의 셀(450)이 형성되어 있다. Referring to FIG. 4, in the nonvolatile memory device of the present invention, a well 460 is formed on a semiconductor substrate 100, and a source line layer 410 is formed on the well 460. In addition, a plurality of cells 450 are formed in the well 460.

소스라인층(410)은 반도체 기판(100) 위에 형성되어 메모리 블록 내 메모리 셀의 소스 라인을 포함하고 있다. 본 발명에서 소스라인층(410)은 각 메모리블록마다 별도로 형성되어 있다. 도 4에서 보는 바와 같이, 소스라인층(410)은 콘택홀을 통해 공통 소스라인층(440)에 연결되어 있다. 본 발명에서 각 메모리 블록마다 별도의 소스라인층(410)이 구비되고, 다수의 소스라인층(410)이 하나의 공통 소스라인층(440)을 공유하는 구조이다. The source line layer 410 is formed on the semiconductor substrate 100 to include source lines of memory cells in the memory block. In the present invention, the source line layer 410 is formed separately for each memory block. As shown in FIG. 4, the source line layer 410 is connected to the common source line layer 440 through a contact hole. In the present invention, a separate source line layer 410 is provided for each memory block, and a plurality of source line layers 410 share one common source line layer 440.

비트라인층(420)은 소스라인층(410) 위에 형성되어 메모리 셀의 비트라인을 포함하고 있다. The bit line layer 420 is formed on the source line layer 410 to include the bit lines of the memory cells.

차폐층(430)은 비트라인층(420)과 공통 소스라인층(440) 사이에 형성되어 커플링 커패시턴스를 줄이는 역할을 한다. 본 발명의 일 실시예에서 차폐층(430)은 금속으로 이루어지는 금속층으로 형성될 수 있다. The shielding layer 430 is formed between the bit line layer 420 and the common source line layer 440 to reduce the coupling capacitance. In one embodiment of the present invention, the shielding layer 430 may be formed of a metal layer made of a metal.

본 발명에서 차폐층(430)은 동작 상태나 주변 상황에 따라 접지단자 또는 전원단자에 연결될 수 있다. 즉, 비트라인층(420)과 공통 소스라인층(440) 사이의 커플링 커패시턴스를 보다 효율적으로 줄이기 위하여 차폐층(430)을 접지단자나 전원단자에 연결하는 것이다. 이에 대한 상세한 설명은 후술하기로 한다.In the present invention, the shielding layer 430 may be connected to a ground terminal or a power terminal according to an operating state or surrounding conditions. That is, the shielding layer 430 is connected to the ground terminal or the power terminal in order to more effectively reduce the coupling capacitance between the bit line layer 420 and the common source line layer 440. A detailed description thereof will be given later.

전술한 바와 같이, 본 발명에서 차폐층(430)은 비트라인층(420)과 공통 소스라인층(440) 사이의 커플링 커패시턴스를 줄이는 역할을 한다. 이러한 차폐층(430)의 기능을 보다 효율적으로 구현하기 위하여, 본 발명에서는 다음과 같은 연결방식을 제안한다. 즉, 본 발명에서 독출 동작 또는 검증 동작이 수행되면, 차폐층(430) 이 접지단자로 연결되도록 할 수 있다. 또한, 본 발명에서 소거 동작이 수행되면, 차폐층(430)이 공통 소스라인(440)에 연결되도록 구현할 수 있다. As described above, in the present invention, the shielding layer 430 serves to reduce the coupling capacitance between the bit line layer 420 and the common source line layer 440. In order to implement the function of the shielding layer 430 more efficiently, the present invention proposes the following connection method. That is, when the read operation or the verification operation is performed in the present invention, the shielding layer 430 may be connected to the ground terminal. In addition, when the erase operation is performed, the shielding layer 430 may be connected to the common source line 440.

공통 소스라인층(440)은 비트라인층(420) 위에 형성되고, 다수의 소스라인층(410)과 공통으로 연결되고, 접지단자 또는 전원단자에 연결되어 있다. The common source line layer 440 is formed on the bit line layer 420, is commonly connected to the plurality of source line layers 410, and is connected to a ground terminal or a power supply terminal.

도 6은 본 발명의 일 실시예에 따른 차폐층과 공통 소스라인층의 전기적 연결 구조를 도시한 도면이다. 6 is a diagram illustrating an electrical connection structure between a shielding layer and a common source line layer according to an embodiment of the present invention.

도 6을 참조하면, 차폐층(430)과 접지단자를 연결시키기 위한 제1연결부(610)와, 차폐층(430)과 전원단자(VDD)를 연결시키기 위한 제2연결부(620)와, 차폐층(430)과 공통 소스라인(440)을 연결시키기 위한 제3연결부(630)와, 제어신호 생성부(640)가 도시되어 있다. Referring to FIG. 6, a first connector 610 for connecting the shielding layer 430 and a ground terminal, a second connector 620 for connecting the shielding layer 430 and a power terminal VDD, and shielding A third connector 630 and a control signal generator 640 for connecting the layer 430 and the common source line 440 are shown.

제어신호 생성부(640)는 독출 동작 신호(read_cmd), 검증 동작 신호(verify_cmd), 소거 동작 신호(erase_cmd)를 입력으로 하여 제1연결부(610), 제2연결부(620), 제3연결부(630)의 동작을 제어하기 위한 제어신호를 출력한다. 제어신호 생성부(640)는 제1연결부(610) 및 제2연결부(620)의 동작을 제어하기 위한 제1제어신호(con1)와 제3연결부(630)의 동작을 제어하기 위한 제2제어신호(con2)를 생성한다.The control signal generator 640 receives a read operation signal read_cmd, a verify operation signal verify_cmd, and an erase operation signal erase_cmd as inputs, and includes a first connection unit 610, a second connection unit 620, and a third connection unit ( A control signal for controlling the operation of 630 is output. The control signal generator 640 controls the operation of the first control signal con1 and the third connector 630 for controlling the operations of the first connector 610 and the second connector 620. Generate a signal con2.

본 발명의 일 실시예에서 독출 동작 또는 검증 동작이 수행되면, 제어신호 생성부(640)에 독출 동작 신호(read_cmd) 또는 검증 동작 신호(verify_cmd)가 입력되고, 이에 따라 제어신호 생성부(640)에서 제1제어신호(con1)가 출력된다. When the read operation or the verify operation is performed in one embodiment of the present invention, the read operation signal read_cmd or the verify operation signal verify_cmd is input to the control signal generator 640, and accordingly the control signal generator 640. The first control signal con1 is output at.

또한, 본 발명에서 소거 동작이 수행되면, 제어신호 생성부(640)에 소거 동 작 신호(erase_cmd)가 입력되고, 이에 따르 제어신호 생성부(640)에서 제2제어신호(con2)가 출력된다. In addition, when the erase operation is performed in the present invention, the erase operation signal erase_cmd is input to the control signal generator 640, and accordingly, the second control signal con2 is output from the control signal generator 640. .

독출 동작 또는 검증 동작이 수행되면, 제1연결부(610)는 제1제어신호(con1)에 따라 차폐층(430)과 접지단자를 연결시킨다. 이렇게 함으로써, 커플링 커패시턴스를 보다 효과적으로 줄일 수 있다. 도 6에서 제1연결부(610)는 제1NMOS 트랜지스터(N1)를 포함하고, 제2연결부(620)는 PMOS 트랜지스터(P1)를 포함한다. When the read operation or the verify operation is performed, the first connector 610 connects the shielding layer 430 to the ground terminal according to the first control signal con1. By doing this, the coupling capacitance can be reduced more effectively. In FIG. 6, the first connector 610 includes a first NMOS transistor N1, and the second connector 620 includes a PMOS transistor P1.

소거 동작이 수행되면, 제3연결부(630)는 제2제어신호(con2)에 따라 차폐층(430)과 공통 소스라인층(440)을 연결시킨다. 이렇게 함으로써, 커플링 커패시턴스를 보다 효과적으로 줄일 수 있다. 도 6에서 제3연결부(630)는 제2NMOS 트랜지스터(N2)를 포함한다. When the erase operation is performed, the third connector 630 connects the shielding layer 430 and the common source line layer 440 according to the second control signal con2. By doing this, the coupling capacitance can be reduced more effectively. In FIG. 6, the third connector 630 includes a second NMOS transistor N2.

도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전류 및 전압 파형이 도시된 그래프이다. 도 5에서 (a)는 소스라인의 전류 파형을 도시한 그래프이고, (b)는 비트라인의 전압 파형을 도시한 그래프이다. 5 is a graph illustrating current and voltage waveforms of a nonvolatile memory device according to an exemplary embodiment of the present invention. In Figure 5 (a) is a graph showing the current waveform of the source line, (b) is a graph showing the voltage waveform of the bit line.

도 5의 (a), (b)에서 x축은 시간축으로서, t1~t2구간은 프리차지 전압이 인가되어 프리차지가 되는 구간이고, t2에서 디스차지가 시작되어 t3까지 디스차지가 된다. t3~t4구간은 독출 전압이 인가되는 구간이다. In FIGS. 5A and 5B, the x-axis is a time axis, and a section t1 to t2 is a section in which a precharge voltage is applied and becomes a precharge, and discharge is started at t2 and discharged to t3. The section t3 to t4 is a section where the read voltage is applied.

도 5 (a)를 참조하면, 종래 소스라인에서의 전류 파형(1)과 본 발명의 소스라인에서의 전류 파형(2)이 도시되어 있다. 양자를 비교해 보면, 본 발명에서 디스차지가 시작되는 순간(t2)에 단위시간동안 더 많은 전류가 소스라인에 흐르는 것을 확인할 수 있다. 즉, 본 발명은 종래보다 소스라인에서의 디스차지가 잘 이루어진다는 것을 확인할 수 있다. Referring to FIG. 5 (a), the current waveform 1 in the conventional source line and the current waveform 2 in the source line of the present invention are shown. Comparing both, it can be seen that in the present invention, more current flows in the source line during the unit time at the time t2 starts the discharge. That is, the present invention can confirm that the discharge in the source line is better than before.

도 5 (b)를 참조하면, 종래 비트라인에서의 전압 파형(3)과 본 발명의 비트라인에서의 전압 파형(4)이 도시되어 있다. 도 5 (b)에서 프리차지 전압이 인가되는 구간(t1~t2)에서는 비트라인 전압이 상승하다가, t2에서 디스차지가 시작되면 비트라인의 전압이 서서히 감소하기 시작한다. 이때, t2이후의 전압 파형을 비교해보면, 본 발명의 비트라인에서의 전압 파형(4)이 종래 비트라인에서의 전압 파형(3)보다 급격하게 전압이 감소됨을 확인할 수 있다. 즉, 본 발명이 종래보다 비트라인에서의 디스차지가 잘 이루어지는 것을 확인할 수 있다. Referring to Fig. 5 (b), the voltage waveform 3 at the conventional bit line and the voltage waveform 4 at the bit line of the present invention are shown. In FIG. 5B, the bit line voltage increases in the period t1 to t2 where the precharge voltage is applied, and when the discharge starts at t2, the voltage of the bit line begins to gradually decrease. At this time, comparing the voltage waveforms after t2, it can be seen that the voltage waveform (4) in the bit line of the present invention decreases the voltage more rapidly than the voltage waveform (3) in the conventional bit line. That is, it can be confirmed that the present invention performs better discharge on the bit line than in the prior art.

이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.While the invention has been described using some preferred embodiments, these embodiments are illustrative and not restrictive. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the invention and the scope of the rights set forth in the appended claims.

도 1은 불휘발성 메모리 장치의 메모리 셀 어레이의 구조를 도시한 도면이다.1 is a diagram illustrating a structure of a memory cell array of a nonvolatile memory device.

도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하기 위한 도면이다.2A and 2B are diagrams for describing a source line bouncing phenomenon caused by a resistance component of a source line.

도 3은 일반적인 불휘발성 메모리 장치의 구조를 보여주는 단면도이다. 3 is a cross-sectional view illustrating a structure of a general nonvolatile memory device.

도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 구조를 보여주는 단면도이다. 4 is a cross-sectional view illustrating a structure of a nonvolatile memory device according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 전류 및 전압 파형이 도시된 그래프이다. 5 is a graph illustrating current and voltage waveforms of a nonvolatile memory device according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 차폐층과 공통 소스라인층의 전기적 연결 구조를 도시한 도면이다. 6 is a diagram illustrating an electrical connection structure between a shielding layer and a common source line layer according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 반도체 기판 410 소스라인층100 Semiconductor Substrate 410 Source Line Layer

420 비트라인층 430 차폐층420 Bitline Layer 430 Shielding Layer

440 공통 소스라인층 450 셀440 common source line layer 450 cells

460 웰 610 제1연결부460 well 610 first connection

620 제2연결부 630 제3연결부620 Second connector 630 Third connector

640 제어신호 생성부640 control signal generator

Claims (12)

반도체 기판 위에 형성되어 메모리 셀의 소스 라인을 포함하는 소스라인층;A source line layer formed on the semiconductor substrate and including a source line of the memory cell; 상기 소스라인층 위에 형성되어 상기 메모리 셀의 비트라인을 포함하는 비트라인층;A bit line layer formed on the source line layer and including a bit line of the memory cell; 상기 비트라인층 위에 형성되고, 상기 다수의 소스라인층과 공통으로 연결되는 공통 소스라인층; 및A common source line layer formed on the bit line layer and commonly connected to the plurality of source line layers; And 상기 비트라인층과 상기 공통 소스라인층 사이에 형성되는 차폐층A shielding layer formed between the bit line layer and the common source line layer 을 포함하는 불휘발성 메모리 장치.Nonvolatile memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 차폐층은 금속으로 이루어지는 불휘발성 메모리 장치.And the shielding layer is made of metal. 제1항에 있어서,The method of claim 1, 상기 차폐층은 접지단자에 연결되는 불휘발성 메모리 장치.And the shielding layer is connected to a ground terminal. 제3항에 있어서,The method of claim 3, 상기 차폐층과 상기 접지단자를 연결시키기 위한 제1연결부를 더 포함하는 불휘발성 메모리 장치.And a first connector for connecting the shielding layer and the ground terminal. 제4항에 있어서,The method of claim 4, wherein 독출 동작 또는 검증 동작이 수행되면, 이에 따라 상기 제1연결부의 동작을 제어하기 위한 제1제어신호를 출력하는 제1제어신호 생성부를 더 포함하며, When the read operation or the verification operation is performed, the first control signal generation unit for outputting a first control signal for controlling the operation of the first connection unit accordingly, 상기 제1연결부는 상기 제1제어신호에 따라 상기 차폐층과 상기 접지단자를 연결시키는 불휘발성 메모리 장치.And the first connector connects the shielding layer and the ground terminal according to the first control signal. 제1항에 있어서,The method of claim 1, 상기 차폐층은 전원단자에 연결되는 불휘발성 메모리 장치.The shielding layer is a nonvolatile memory device connected to a power terminal. 제6항에 있어서,The method of claim 6, 상기 차폐층과 상기 전원단자를 연결시키기 위한 제2연결부를 더 포함하는 불휘발성 메모리 장치.And a second connector for connecting the shielding layer and the power terminal. 제1항에 있어서,The method of claim 1, 상기 차폐층은 상기 공통 소스라인층에 연결되는 불휘발성 메모리 장치.And the shielding layer is connected to the common source line layer. 제8항에 있어서,The method of claim 8, 상기 차폐층과 상기 공통 소스라인층을 연결시키기 위한 제3연결부를 더 포함하는 불휘발성 메모리 장치.And a third connector for connecting the shielding layer and the common source line layer. 제9항에 있어서,10. The method of claim 9, 소거 동작이 수행되면, 이에 따라 상기 제3연결부의 동작을 제어하기 위한 제2제어신호를 출력하는 제2제어신호 생성부를 더 포함하며, When the erase operation is performed, the apparatus further includes a second control signal generation unit outputting a second control signal for controlling the operation of the third connection unit. 상기 제3연결부는 상기 제2제어신호에 따라 상기 차폐층과 상기 공통 소스라인층을 연결시키는 불휘발성 메모리 장치.And the third connector connects the shielding layer and the common source line layer according to the second control signal. 제1항에 있어서,The method of claim 1, 상기 공통 소스라인층은 접지단자에 연결되는 불휘발성 메모리 장치.The common source line layer is a nonvolatile memory device connected to the ground terminal. 제1항에 있어서,The method of claim 1, 상기 공통 소스라인층은 전원단자에 연결되는 불휘발성 메모리 장치.The common source line layer is a nonvolatile memory device connected to a power terminal.
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