KR20100078206A - Test circuit of a semiconductor memory apparatus and a method thereof - Google Patents

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Abstract

PURPOSE: A test circuit of a semiconductor memory apparatus and a method thereof are provided to detect a micro bridge between a word line and a bit line by preventing a leakage current flowing in a bit line from a sense amplifier. CONSTITUTION: A precharge voltage supply unit(100) supplies one of a first and second voltage to a first power terminal of a sense amplifier. The precharge controller(200) whether a bit line equalizing signal is enable or not. A sense amplifier(300) provides a driving voltage to the first and second power terminal. The sense amplifier senses and amplifies the bit line pair. The precharge unit(400) precharges the bit line pair in response to a bit line equalizing signal.

Description

반도체 메모리 장치의 테스트 회로 및 방법{Test Circuit of a Semiconductor Memory Apparatus and a Method thereof}Test circuit and method of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 테스트 회로 및 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a test circuit and a method of a semiconductor memory device.

반도체 메모리 장치가 대용량화가 됨에 따라서 메모리 셀(Memory Cell)의 수가 급속히 증가하였고, 그에 따라 워드라인(WL)과 비트라인(BL) 사이에 마이크로 브리지(Micro Bridge)가 존재할 확률이 점점 증가하게 되었다. 이러한 마이크로 브리지는 누설 전류(Leakage Current)를 발생시키고, 시간이 지나면서 점점 열화되는 특성이 있기 때문에 제품 신뢰성에 문제를 가져올 수 있다.As the size of semiconductor memory devices has increased, the number of memory cells has rapidly increased, and accordingly, the probability of the presence of a micro bridge between the word line WL and the bit line BL has gradually increased. These microbridges generate leakage currents and deteriorate over time, which can lead to product reliability problems.

도 1은 종래기술에 따른 반도체 메모리 장치의 테스트 회로의 개략적인 구성을 보여주는 도면이다. 종래기술에 반도체 메모리 장치의 테스트 회로는 워드라인(WL), 비트라인 쌍(BL, /BL), 센스앰프(10) 및 프리차지부(20)로 구성된다. 상기 비트라인 쌍(BL, /BL)은 비트라인(BL)과 비트바라인(/BL)을 의미하며, 상기 비트라인(BL)은 상기 워드라인(WL)과 메모리 셀을 공유한다. 상기 센스앰프(10)는 제1 전원단자(CSP) 및 제2 전원단자(CSN)로 공급되는 전압을 인가 받아 상기 비트라 인(BL)과 비트바라인(/BL)을 감지 증폭한다. 상기 프리차지부(20)는 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 되었을 때, 비트라인과 비트바라인(BL, /BL)을 비트라인 프리차지 전압(VBLP)으로 프리차지 시킨다. 도 1에서, 비트라인(BL)과 워드라인간(WL)에 미세한 브리지가 생긴 것을 저항 형태로 표시하였는데, 이를 마이크로 브리지(MB)라고 한다.1 is a view showing a schematic configuration of a test circuit of a semiconductor memory device according to the prior art. In the related art, a test circuit of a semiconductor memory device includes a word line WL, a pair of bit lines BL and / BL, a sense amplifier 10 and a precharge unit 20. The bit line pair BL and / BL mean a bit line BL and a bit bar line / BL, and the bit line BL shares a memory cell with the word line WL. The sense amplifier 10 senses and amplifies the bit line BL and the bit bar line / BL by receiving a voltage supplied to the first power terminal CSP and the second power terminal CSN. The precharge unit 20 precharges the bit lines and the bit bar lines BL and / BL to the bit line precharge voltage VBLP when the bit line equalizing signal BLEQ is enabled. In FIG. 1, a minute bridge is formed between the bit line BL and the word line WL in the form of a resistor, which is referred to as a micro bridge MB.

종래기술에 따른 반도체 메모리 장치의 테스트 방법을 설명하면 다음과 같다. 외부에서 액티브 커맨드(Active Command)가 인가되면, 비트라인과 비트바라인(BL, /BL)을 프리차지시키던 비트라인 이퀄라이징 신호(BLEQ)가 디스에이블 되고, 워드라인(WL)이 인에이블 된다. 그러나 종래기술에 따른 테스트 방법에서는 테스트 모드(Test Mode) 등을 이용하여 상기 워드라인(WL)이 인에이블 되는 시점을 일정시간 동안 지연시킨다. 이 때, 비트라인과 비트바라인(BL, /BL)간의 프리차지 상태가 해제되어 있으므로, 워드라인(WL)과 비트라인(BL)간 마이크로 브리지(MB)가 존재하는 경우 누설 전류(I1)가 발생하여 비트라인(BL)의 전압 레벨이 계속 하강하게 된다. 테스트 종료 후, 워드라인(WL)을 인에이블 시키면, 마이크로 브리지(MB)의 누설 전류(I1)로 인해 비트라인(BL)이 제대로 증폭되지 않는 페일(Fail)이 발생하게 된다. Referring to the test method of the semiconductor memory device according to the prior art as follows. When an active command is applied from the outside, the bit line equalizing signal BLEQ, which precharges the bit lines and the bit bar lines BL and / BL, is disabled, and the word line WL is enabled. However, in the test method according to the related art, the time point at which the word line WL is enabled is delayed for a predetermined time using a test mode or the like. At this time, since the precharge state between the bit line and the bit bar line BL and / BL is released, the leakage current I1 when there is a micro bridge MB between the word line WL and the bit line BL. Is generated so that the voltage level of the bit line BL continues to fall. After the test ends, when the word line WL is enabled, a fail occurs in which the bit line BL is not properly amplified due to the leakage current I1 of the micro bridge MB.

그러나, 종래기술은 센스앰프(10)에서 발생하는 트랜지스터의 특성에 의해 정확히 마이크로 브리지(MB)의 유무를 검출하는 것이 어렵다. 즉, 마이크로 브리지(MB)가 존재하여 비트라인(BL)의 전압 레벨이 떨어질 때, 센스앰프(10)에서 상기 비트라인(BL)으로 전류(I2)가 누설되어 상기 마이크로 브리지(MB)에 의한 누설 전 류(I1)를 상쇄시키므로, 순수하게 워드라인(WL)과 비트라인(BL) 간의 마이크로 브리지(MB)를 정확하게 감지하는 것이 어렵다.However, in the prior art, it is difficult to accurately detect the presence or absence of the micro bridge MB by the characteristics of the transistor generated in the sense amplifier 10. That is, when the micro bridge MB is present and the voltage level of the bit line BL falls, the current I2 leaks from the sense amplifier 10 to the bit line BL and is caused by the micro bridge MB. Since the leakage current I1 is canceled, it is difficult to accurately detect the micro bridge MB between the word line WL and the bit line BL.

본 발명은 상기와 같은 문제점을 해결하기 위해서 워드라인과 비트라인간에 발생하는 마이크로 브리지를 정확하게 감지할 수 있는 반도체 메모리 장치의 테스트 회로 및 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a test circuit and a method of a semiconductor memory device capable of accurately detecting a microbridge occurring between a word line and a bit line in order to solve the above problems.

본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 테스트 모드 신호에 응답하여 제1 전압과 제2 전압 중 어느 하나를 센스앰프의 제1 전원단자로 인가하는 프리차지 전압 공급부, 상기 테스트 모드 신호에 응답하여 비트라인 이퀄라이징 신호의 인에이블 여부를 결정하는 프리차지 제어부, 상기 제1 전원단자 및 제2 전원단자로 구동전압을 공급 받아 비트라인 쌍을 감지 증폭하는 센스앰프 및 상기 비트라인 이퀄라이징 신호에 응답하여 상기 비트라인 쌍을 프리차지 시키는 프리차지부를 포함한다.In an exemplary embodiment, a test circuit of a semiconductor memory device may include a precharge voltage supply unit configured to apply one of a first voltage and a second voltage to a first power terminal of a sense amplifier in response to a test mode signal and the test mode signal. A precharge controller for determining whether to enable the bit line equalizing signal, a sense amplifier for sensing and amplifying a pair of bit lines by receiving a driving voltage from the first power terminal and the second power terminal in response to the bit charge signal and the bit line equalizing signal. And a precharge unit for precharging the pair of bit lines in response.

또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법은 크로스 커플드 형태의 피모스 트랜지스터와 엔모스 트랜지스터를 포함하고, 제1 및 제2 전원단자로 제1 전압을 공급 받아 비트라인 쌍을 프리차지 시키는 센스앰프와 비트라인 이퀄라이징 신호를 입력 받아 상기 비트라인 쌍을 프리차지 시키는 프리차지부를 구비하는 반도체 메모리 장치에 있어서, 테스트 모드 신호가 인에이블 되면 상기 제1 전원단자로 상기 제1 전압 대신에 제2 전압을 공급하는 단계 및 상기 테스트 모드 신호가 인에이블 되면 상기 비트라인 이퀄라이징 신호를 디스에이블 시켜 상기 비트라인 쌍을 플로팅 시키는 단계를 포함한다.In addition, the test method of a semiconductor memory device according to an embodiment of the present invention includes a cross-coupled PMOS transistor and an NMOS transistor, and receives a first voltage through first and second power terminals to form a pair of bit lines. A semiconductor memory device having a sense amplifier for precharging and a precharge unit for receiving a bit line equalizing signal and precharging the pair of bit lines, wherein the test mode signal is enabled, instead of the first voltage through the first power supply terminal. Supplying a second voltage to the device; and disabling the bit line equalizing signal when the test mode signal is enabled to float the bit line pair.

본 발명에 의하면, 센스앰프에서 비트라인으로 누설 전류가 발생하는 것을 방지하여 워드라인과 비트라인간의 마이크로 브리지의 존재 유무를 정확하게 검출할 수 있다.According to the present invention, leakage current from the sense amplifier to the bit line can be prevented from occurring, thereby accurately detecting the presence or absence of a micro bridge between the word line and the bit line.

마이크로 브리지의 정확한 검출로 인해 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.Accurate detection of microbridges can improve the reliability of semiconductor memory devices.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 개략적인 구성을 보여주는 도면이다. 도 2에서, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로는 프리차지 전압 공급부(100), 프리차지 제어부(200), 센스앰프(300) 및 프리차지부(400)를 포함하여 구성될 수 있다. 2 is a diagram illustrating a schematic configuration of a test circuit of a semiconductor memory device according to an embodiment of the present invention. In FIG. 2, a test circuit of a semiconductor memory device according to an embodiment of the present invention includes a precharge voltage supply unit 100, a precharge control unit 200, a sense amplifier 300, and a precharge unit 400. Can be.

상기 프리차지 전압 공급부(100)는 테스트 모드 신호(TM)에 응답하여 제1 전압과 제2 전압 중 어느 하나를 센스앰프의 제1 전원단자(CSP)로 공급한다. 예를 들어, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 제1 전원단자(CSP)로 제1 전압을 공급하고, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 제1 전원단자(CSP)로 제2 전압을 공급할 수 있다. 상기 테스트 모드 신호(TM)는 마이크로 브리지(Micro Bridge, MB) 검출을 위한 테스트 시에 입력될 수 있는 신호이다. 상기 프리차지 전압 공급부(100)가 공급하는 상기 제1 전압은 비트라인 프리차지 전압(VBLP)인 것이 바람직하며, 상기 제2 전압은 접지전압(VSS)인 것이 바람직하다. 상기 프리차지 전압 공급부(100)는 마이크로 브리지(MB)를 검출하기 위한 테스트 시에, 인에이블 되는 테스트 모드 신호(TM)에 응답하여 상기 제1 전원단자(CSP)로 상기 제1 전압 대신에 상기 제2 전압을 인가함으로써 상기 센스앰프(300)에서 비트라인(BL)으로 흐르는 누설 전류(Leakage Current, I2)를 방지할 수 있다.The precharge voltage supply unit 100 supplies one of the first voltage and the second voltage to the first power terminal CSP of the sense amplifier in response to the test mode signal TM. For example, when the test mode signal TM is disabled, a first voltage is supplied to the first power terminal CSP. When the test mode signal TM is enabled, the first power terminal CSP is enabled. Can supply a second voltage. The test mode signal TM is a signal that can be input during a test for detecting a micro bridge (MB). Preferably, the first voltage supplied by the precharge voltage supply unit 100 is a bit line precharge voltage VBLP, and the second voltage is a ground voltage VSS. The precharge voltage supply unit 100 replaces the first voltage with the first power terminal CSP in response to a test mode signal TM being enabled in a test for detecting the micro bridge MB. By applying a second voltage, leakage current I2 flowing from the sense amplifier 300 to the bit line BL may be prevented.

상기 프리차지 제어부(200)는 상기 테스트 모드 신호(TM)에 응답하여 비트라인 이퀄라이징 신호(BLEQ)의 인에이블 여부를 결정한다. 상기 프리차지 제어부(200)는 상기 테스트 모드 신호(TM)와 함께 비트라인 이퀄라이징 커맨드(BLEQC)를 입력 받는다. 상기 프리차지 제어부(200)는 상기 비트라인 프리차지 커맨드(BLEQC)가 인에이블 되더라도, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 비트라인 이퀄라이징 신호(BLEQ)를 디스에이블 시키고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 비트라인 이퀄라이징 신호(BLEQ)를 인에이블 시킨다. 상기 프리차지 제어부(200)는 반도체 메모리 장치의 프리차지(Precharge, PCG) 동작에서 인에이블 되어야 하는 비트라인 이퀄라이징 신호(BLEQ)를 테스트 모드 신호(TM)에 의해 디스에이블 시킴으로써, 마이크로 브리지(MB)에 의해 누설 전류(I1)가 발생하여 비트라인(BL)의 전압 레벨이 떨어지는지 여부를 알 수 있도록 한다.The precharge controller 200 determines whether to enable the bit line equalizing signal BLEQ in response to the test mode signal TM. The precharge control unit 200 receives a bit line equalizing command BLEQC together with the test mode signal TM. The precharge control unit 200 disables the bit line equalizing signal BLEQ when the test mode signal TM is enabled, even when the bit line precharge command BLEQC is enabled, and the test mode signal. When (TM) is disabled, the bit line equalizing signal BLEQ is enabled. The precharge control unit 200 disables the bit line equalizing signal BLEQ, which should be enabled in the precharge (PCG) operation of the semiconductor memory device, by the test mode signal TM. The leakage current I1 is generated to determine whether the voltage level of the bit line BL is lowered.

상기 센스앰프(300)는 제1 및 제2 전원단자(CSP, CSN)를 구비하고, 구동전압을 인가 받아 비트라인 쌍(BL, /BL)을 감지 증폭하거나 프리차지 시킨다. 상기 센스앰프(300)는 종래기술과 동일한 것으로, 반도체 메모리 장치의 액티브(Active, ACT) 동작시에, 상기 제1 전원단자(CSP)로 외부전압(VDD)을 인가 받고 상기 제2 전원단자(CSN)로 접지전압(VSS)을 인가 받아 비트라인 쌍(BL, /BL)을 감지 증폭한다. 반도체 메모리 장치의 프리차지 동작시에는, 상기 제1 및 제2 전원단자(CSP, CSN)로 비트라인 프리차지 전압(VBLP)을 인가 받아 비트라인 쌍을 비트라인 프리차지 전압(VBLP)으로 유지시킨다. 상기 비트라인 프리차지 전압은 반도체 메모리 장치의 메모리 셀 전압인 코어전압(VCORE)의 하프 레벨(1/2)을 갖는다. 따라서, 본 발명의 실시예에서, 종래기술과 다른 점은, 반도체 메모리 장치의 프리차지 동작시에, 테스트 모드 신호(TM)가 인에이블 되면, 상기 제1 전원단자(CSP)로 상기 제1 전압 대신에 제2 전압을 인가 받는다는 것이다.The sense amplifier 300 includes first and second power terminals CSP and CSN, and senses, amplifies, or precharges a pair of bit lines BL and / BL by receiving a driving voltage. The sense amplifier 300 is the same as the related art, and receives an external voltage VDD from the first power supply terminal CSP and receives the second power supply terminal when the semiconductor memory device is active or active. CSN) is applied to the ground voltage (VSS) to sense and amplify the bit line pair (BL, / BL). In the precharge operation of the semiconductor memory device, a bit line precharge voltage VBLP is applied to the first and second power supply terminals CSP and CSN to maintain a bit line pair at the bit line precharge voltage VBLP. . The bit line precharge voltage has a half level 1/2 of a core voltage VCORE, which is a memory cell voltage of a semiconductor memory device. Therefore, in the exemplary embodiment of the present invention, a difference from the related art is that when the test mode signal TM is enabled in the precharge operation of the semiconductor memory device, the first voltage is supplied to the first power terminal CSP. Instead, the second voltage is applied.

본 발명의 실시예에서, 반도체 메모리 장치의 테스트 시에 상기 센스앰프(300)의 제1 전원단자(CSP)로 제1 전압 대신에 제2 전압을 인가하는 이유는 다음과 같다. 상기 센스앰프(300)는 제1 및 제2 피모스 트랜지스터(P1, P2), 제1 및 제2 엔모스 트랜지스터(N1, N2)로 구성될 수 있다. 종래에 반도체 메모리 장치의 프리차지 동작시, 상기 센스앰프(300)는 제1 및 제2 전원단자(CSP, CSN)로 비트라인 프리차지 전압(VBLP)을 인가 받아 래치(Latch) 동작을 수행하여 상기 비트라인 쌍(BL, /BL)을 비트라인 프리차지 전압(VBLP) 레벨로 유지시킨다. 그러나, 종래와 같이 센스앰프(300)가 비트라인 쌍(BL, /BL)을 비트라인 프리차지 전압(VBLP)으로 유지시키는 경우, 마이크로 브리지(MB)의 정확한 검출을 어렵게 한다. 즉, 마이크로 브리지(MB)를 통한 비트라인(BL)의 누설 전류(I1)를 상기 센스앰프(300)를 통한 누설 전류(I2)가 상쇄시켜, 마이크로 브리지(MB)가 존재하더라도, 비트라인(BL)의 전압 레벨이 유지될 수 있는 문제점이 발생한다. 따라서 본 발명의 실시예에서는, 반도체 메모리 장치의 테스트 시에 상기 센스앰프(300)의 제1 전원단자(CSP)로 제2 전압을 공급한다. 상기 센스앰프(300)의 제1 전원단자(CSP)로 제1 전압보다 낮은 레벨의 제2 전압을 공급함으로써, 상기 센스앰프(300)에서 상기 비트라인(BL)으로 누설 전류(I2)가 발생하는 것을 방지할 수 있다. 즉, 상기 비트라인(BL)이 상기 마이크로 브리지(MB)에 의해 전압 레벨이 하강하게 되면 비트바라인(/BL)에 연결된 제2 피모스 트랜지스터(P2)에 의해 비트바라인(/BL)의 전압 레벨이 추가적으로 하강하게 되고, 상기 마이크로 브리지(MB)를 통한 누설 전류(I1)를 상쇄시키던 제1 엔모스 트랜지스터(N1)의 게이트 전압을 낮추어서 상기 센스앰프(300)에서 상기 비트라인(BL)으로 누설되는 전류(I2)를 차단할 수 있는 것이다. 이 때, 상기 센스앰프(300)를 구성하는 상기 제1 및 제2 피모스 트랜지스터(P1, P2)의 문턱전압(Threshold Voltage)을 하강시키고, 상기 제1 및 제2 엔모스 트랜지스터(N1, N2)의 문턱전압을 상승시키면, 상기 누설 전류(I2)를 방지하는데 더 큰 효과를 발생시킨다. 즉, 제1 및 제2 피모스 트랜지스터(P1, P2)의 문턱전압을 낮추어 제1 전원단자(CSP)로 공급되는 제2 전압이 상기 제1 및 제2 엔모스 트랜지스터(N1, N2)의 게이트 전압을 빠르게 낮출 수 있도록 하고, 상기 제1 및 제2 엔모스 트랜지스터(N1, N2)의 문턱전압을 상승시켜 제1 및 제2 엔모스 트랜지스터(N1, N2)를 통한 비트라인 프리차지 전압(VBLP)의 전달을 어렵게 하는 것이다. 상기 문턱전압은 트랜지스터의 벌크(Bulk)에 인가되는 바이어스 전압(Bias Voltage) 조절을 통해 조정될 수 있다. 상기 제1 및 제2 피모스 트랜지스터(P1, P2)의 문턱전압을 낮추기 위해 낮은 레벨의 바이어스 전압을 포싱(Forcing)하고, 상기 제1 및 제2 엔모스 트랜지스터(N1, N2)의 문턱전압을 올리기 위해 높은 전압의 바이어스 전압을 포싱하면된다. 즉, 종래에 상기 제 1 및 제2 피모스 트랜지스터(P1, P2)의 벌크에는 펌핑전압(VPP) 레벨의 바이어스 전압이 인가 되었지만 본 발명의 실시예에서는 상기 펌핑전압(VPP)보다 낮은 레벨의 전압을 포싱하면 된다. 마찬가지로, 상기 제1 및 제2 엔모스 트랜지스터(N1, N2)의 벌크에는 벌크 바이어스 전압(VBB)이 인가 되었지만 본 발명의 실시예에서는 상기 벌크 바이어스 전압(VBB)보다 높은 레벨의 전압을 포싱하면 된다.In the exemplary embodiment of the present invention, the reason for applying the second voltage instead of the first voltage to the first power terminal CSP of the sense amplifier 300 during the test of the semiconductor memory device is as follows. The sense amplifier 300 may include first and second PMOS transistors P1 and P2 and first and second NMOS transistors N1 and N2. In the conventional precharge operation of the semiconductor memory device, the sense amplifier 300 receives a bit line precharge voltage VBLP through the first and second power supply terminals CSP and CSN to perform a latch operation. The bit line pairs BL and / BL are maintained at the bit line precharge voltage VBLP level. However, when the sense amplifier 300 maintains the bit line pairs BL and / BL at the bit line precharge voltage VBLP as in the related art, it is difficult to accurately detect the micro bridge MB. That is, the leakage current I2 through the sense amplifier 300 cancels the leakage current I1 of the bit line BL through the micro bridge MB, so that even if the micro bridge MB exists, the bit line ( There arises a problem that the voltage level of BL) can be maintained. Therefore, in the exemplary embodiment of the present invention, the second voltage is supplied to the first power terminal CSP of the sense amplifier 300 during the test of the semiconductor memory device. A leakage current I2 is generated from the sense amplifier 300 to the bit line BL by supplying a second voltage having a level lower than the first voltage to the first power terminal CSP of the sense amplifier 300. Can be prevented. That is, when the voltage level of the bit line BL is lowered by the micro bridge MB, the bit line line / BL of the bit line BL is connected by the second PMOS transistor P2 connected to the bit bar line / BL. The voltage level is further lowered, and the gate voltage of the first NMOS transistor N1 canceling the leakage current I1 through the micro bridge MB is lowered so that the bit line BL in the sense amplifier 300 is reduced. This can cut off the leakage current (I2). At this time, the threshold voltages of the first and second PMOS transistors P1 and P2 constituting the sense amplifier 300 are lowered, and the first and second NMOS transistors N1 and N2 are reduced. Increasing the threshold voltage of n) produces a greater effect in preventing the leakage current I2. That is, the threshold voltages of the first and second PMOS transistors P1 and P2 are lowered so that the second voltage supplied to the first power terminal CSP is the gate of the first and second NMOS transistors N1 and N2. The bit line precharge voltage VBLP through the first and second NMOS transistors N1 and N2 may be increased by lowering the voltage quickly and increasing the threshold voltages of the first and second NMOS transistors N1 and N2. ) Is difficult to deliver. The threshold voltage may be adjusted by adjusting a bias voltage applied to the bulk of the transistor. Forcing the low level bias voltage to lower the threshold voltages of the first and second PMOS transistors P1 and P2, and reducing the threshold voltages of the first and second NMOS transistors N1 and N2. To raise, simply bias the high voltage bias voltage. That is, although the bias voltage of the pumping voltage VPP level is applied to the bulks of the first and second PMOS transistors P1 and P2 in the related art, the voltage of the level lower than the pumping voltage VPP in the embodiment of the present invention. Forcing Similarly, although the bulk bias voltage VBB is applied to the bulks of the first and second NMOS transistors N1 and N2, a voltage having a level higher than the bulk bias voltage VBB may be forced in the embodiment of the present invention. .

상기 프리차지부(400)는 종래기술로서, 비트라인 이퀄라이징 신호(BLEQ)를 입력 받아 상기 비트라인 쌍(BL, /BL)을 프리차지 시킨다. 상기 비트라인 이퀄라이징 신호(BLEQ)가 인에이블 되면, 상기 비트라인과 비트바라인(BL, /BL)을 연결하고, 상기 비트라인 쌍(BL, /BL)의 레벨을 비트라인 프리차지 전압(VBLP)으로 유지시키고, 상기 비트라인 이퀄라이징 신호(BLEQ)가 디스에이블 되면, 상기 비트라인 쌍을 각각 플로팅(Floating) 시킨다. 상기 비트라인 프리차징부(400)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 게이트로 입력 받는 제1 내지 제3 프리차지 엔모스 트랜지스터(NP1~NP3)로 구성된다.The precharge unit 400 receives a bit line equalizing signal BLEQ as a prior art and precharges the bit line pairs BL and / BL. When the bit line equalizing signal BLEQ is enabled, the bit line and the bit bar lines BL and / BL are connected to each other, and the level of the bit line pair BL and / BL is converted into a bit line precharge voltage VBLP. When the bit line equalizing signal BLEQ is disabled, the bit line pairs are respectively floated. The bit line precharging unit 400 includes first to third precharge NMOS transistors NP1 to NP3 that receive the bit line equalizing signal BLEQ as a gate.

도 3은 도 2의 프리차지 전압 공급부(100)의 실시예를 보여주는 도면이다. 상기 프리차지 전압 공급부(100)는 상기 제1 전원단자(CSP)와 연결되는 공통노드(A) 및 저전압 인가부(110)로 구성될 수 있다. 상기 공통노드(A)는 제1 전압을 인가 받는다. 상기 저전압 인가부(110)는 상기 테스트 모드 신호(TM)에 응답하여 상기 제2 전압을 상기 공통노드(A)로 인가한다. 즉, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 제2 전압을 상기 공통노드(A)로 인가하여 상기 공통노드(A)의 전압 레벨을 제1 전압이 아닌 제2 전압 레벨로 만든다. 따라서, 테스트 모드 신호(TM)가 디스에이블 되면 상기 제1 전압을 상기 제1 전원단자(CSP)로 공급하고, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 제2 전압을 상기 제1 전원단자(CSP)로 공급할 수 있는 것이다. 상기 프리차지 전압 공급부(100)의 상기 저전압 인가부(110)는 상기 테스트 모드 신호(TM)를 게이트 단으로 인가 받고, 소스 단이 접지전압(VSS) 단과 연결되며, 드레인 단이 상기 공통노드(A)와 연결되는 제3 엔모스 트랜지스터(N3)로 구현할 수 있다.3 is a diagram illustrating an embodiment of the precharge voltage supply unit 100 of FIG. 2. The precharge voltage supply unit 100 may include a common node A and a low voltage applying unit 110 connected to the first power terminal CSP. The common node A receives a first voltage. The low voltage applying unit 110 applies the second voltage to the common node A in response to the test mode signal TM. That is, when the test mode signal TM is enabled, the second voltage is applied to the common node A to make the voltage level of the common node A not the first voltage but the second voltage level. Therefore, when the test mode signal TM is disabled, the first voltage is supplied to the first power terminal CSP. When the test mode signal TM is enabled, the second voltage is supplied to the first power terminal. (CSP) can be supplied. The low voltage applying unit 110 of the precharge voltage supply unit 100 receives the test mode signal TM as a gate terminal, a source terminal is connected to a ground voltage VSS terminal, and a drain terminal is connected to the common node ( The third NMOS transistor N3 connected to A) may be implemented.

도 4는 도 2의 프리차지 제어부(200)의 실시예를 보여주는 도면이다. 상기 프리차지 제어부(200)는 신호 조합부(210) 및 레벨 쉬프터(220)로 구성된다. 상기 신호 조합부(210)는 상기 테스트 모드 신호(TM)와 비트라인 이퀄라이징 커맨드(BLEQC)를 입력 받는다. 상기 비트라인 이퀄라이징 커맨드(BLEQC)는 프리차지 커맨드(PCG) 입력시 인에이블 되고, 액티브 커맨드(ACT) 입력시 디스에이블 되는 신호로 반도체 메모리 장치 내부적으로 생성되는 신호이다. 상기 신호 조합부(210)는 상기 비트라인 이퀄라이징 커맨드(BLEQC)가 인에이블 되더라도 상기 테스트 모드 신호(TM)의 인에이블 여부에 따라 인에이블 여부가 결정되는 신호를 출력한다. 상기 신호 조합부(210)는 상기 테스트 모드 신호(TM)가 인에이블 되면 인에이블 되는 신호를 출력하고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 디스에이블 되는 신호를 출력한다. 도 4에서, 상기 신호 조합부(210)는 제1 인버터(IV1) 및 제1 낸드 게이트(ND1)로 구성될 수 있다. 상기 제1 인버터(IV1)는 상기 테스트 모드 신호(TM)를 반전시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 제1 인버터(IV1)의 출력 과 상기 비트라인 이퀄라이징 커맨드(BLEQC)를 입력 받는다. 4 is a diagram illustrating an embodiment of the precharge control unit 200 of FIG. 2. The precharge control unit 200 includes a signal combination unit 210 and a level shifter 220. The signal combination unit 210 receives the test mode signal TM and a bit line equalizing command BLEQC. The bit line equalizing command BLEQC is a signal that is enabled when the precharge command PCG is input and is disabled when the active command ACT is input, and is a signal generated internally in the semiconductor memory device. Even if the bit line equalizing command BLEQC is enabled, the signal combination unit 210 outputs a signal that determines whether to enable the test mode signal TM according to whether the test mode signal TM is enabled. The signal combination unit 210 outputs a signal that is enabled when the test mode signal TM is enabled, and outputs a signal that is disabled when the test mode signal TM is disabled. In FIG. 4, the signal combination unit 210 may include a first inverter IV1 and a first NAND gate ND1. The first inverter IV1 inverts the test mode signal TM. The first NAND gate ND1 receives the output of the first inverter IV1 and the bit line equalizing command BLEQC.

상기 레벨 쉬프터(220)는 상기 신호 조합부(210)의 출력을 입력 받아 상기 출력의 전압 레벨을 쉬프팅시킨다. 예를 들어, 상기 신호 조합부(210)에서 인에이블 되는 신호가 출력 되는 경우 상기 레벨 쉬프터(220)는 접지전압(VSS) 레벨로 쉬프팅시켜 비트라인 이퀄라이징 신호(BLEQ)로서 출력하고, 상기 신호 조합부(210)에서 디스에이블 된 신호가 출력되는 경우 펌핑전압(VPP) 레벨로 쉬프팅시켜 비트라인 이퀄라이징 신호(BLEQ)로서 출력할 수 있다. 상기 레벨 쉬프터(220)는 종래기술과 동일하게 구성된다.The level shifter 220 receives the output of the signal combination unit 210 and shifts the voltage level of the output. For example, when a signal enabled by the signal combination unit 210 is output, the level shifter 220 is shifted to the ground voltage VSS level and output as a bit line equalizing signal BLEQ. When the disabled signal is output from the unit 210, the signal may be shifted to the pumping voltage VPP level and output as the bit line equalizing signal BLEQ. The level shifter 220 is configured in the same manner as in the prior art.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 동작을 보여주는 타이밍도이다. 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 동작을 살펴보면 다음과 같다. 반도체 메모리 장치의 액티브 동작이 수행되고, 프리차지 커맨드(PCG)가 입력 되면 상기 비트라인 이퀄라이징 커맨드(BLEQC)가 인에이블 된다. 아직 반도체 메모리 장치의 테스트는 수행되지 않고, 상기 테스트 모드 신호(TM)는 디스에이블 된 상태이다. 따라서, 상기 프리차지 전압 공급부(100)는 상기 센스앰프(300)의 제1 전원단자(CSP)로 상기 제1 전압을 공급하고, 상기 프리차지 제어부(200)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 인에이블 시킨다. 상기 센스앰프(300)는 제1 및 제2 전원단자(CSP, CSN)로 상기 제1 전압을 공급받아 상시 비트라인 쌍(BL, /BL)을 프리차지시킨다. 또한, 상기 프리차지부(400)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 인가 받아 상기 비트라인 쌍(BL, /BL)을 연결하고, 상기 비트라인 쌍(BL, /BL)을 비트라인 프 리차지 전압(VBLP)으로 유지시킨다. 상기 비트라인과 비트바라인(BL, /BL)이 서로 비트라인 프리차지 전압(VBLP) 레벨로 프리차지되면 상기 테스트 모드 신호(TM)를 인에이블 시키고, 반도체 메모리 장치의 테스트가 수행된다. 상기 테스트 모드 신호(TM)가 인에이블되면 상기 프리차지 전압 공급부(100)는 상기 센스앰프(300)의 제1 전원단자(CSP)로 제1 전압이 아닌 제2 전압을 공급한다. 또한, 상기 프리차지 제어부(200)는 상기 비트라인 이퀄라이징 신호(BLEQ)를 디스에이블 시켜, 연결되어 있던 비트라인과 비트바라인(BL, /BL)을 플로팅시킨다. 이때, 워드라인(WL)과 비트라인(BL)간 마이크로 브리지(MB)가 존재하는 경우, 상기 비트라인(BL)의 전압 레벨이 점점 접지전압(VSS) 레벨로 하강한다. 상기 테스트가 종료된 후 액티브 커맨드(ACT)가 입력 되었을 때, 전압 레벨이 낮아진 비트라인(BL)은 제대로 증폭되지 않는다. 따라서, 상기 비트라인(BL)과 워드라인(WL) 간에 마이크로 브리지(MB)가 존재하는 것을 정확히 감지할 수 있는 것이다.5 is a timing diagram illustrating an operation of a test circuit of a semiconductor memory device according to an embodiment of the present invention. An operation of a test circuit of a semiconductor memory device according to an embodiment of the present invention will be described with reference to FIGS. 2 to 5 as follows. When the active operation of the semiconductor memory device is performed and the precharge command PCG is input, the bit line equalizing command BLEQC is enabled. The test of the semiconductor memory device is not yet performed, and the test mode signal TM is in a disabled state. Accordingly, the precharge voltage supply unit 100 supplies the first voltage to the first power terminal CSP of the sense amplifier 300, and the precharge control unit 200 supplies the bit line equalizing signal BLEQ. Enable. The sense amplifier 300 receives the first voltage from the first and second power terminals CSP and CSN to precharge the pair of bit lines BL and / BL at all times. In addition, the precharge unit 400 receives the bit line equalizing signal BLEQ to connect the bit line pairs BL and / BL, and precharges the bit line pairs BL and / BL. Maintain at voltage VBLP. When the bit line and the bit bar line BL and / BL are precharged to the bit line precharge voltage VBLP level, the test mode signal TM is enabled and a test of the semiconductor memory device is performed. When the test mode signal TM is enabled, the precharge voltage supply unit 100 supplies a second voltage, not a first voltage, to the first power terminal CSP of the sense amplifier 300. In addition, the precharge control unit 200 disables the bit line equalizing signal BLEQ and plots the connected bit line and the bit bar line BL and / BL. At this time, when there is a micro bridge MB between the word line WL and the bit line BL, the voltage level of the bit line BL gradually decreases to the ground voltage VSS level. When the active command ACT is input after the test is completed, the bit line BL having the lowered voltage level is not properly amplified. Therefore, it is possible to accurately detect the presence of the micro bridge MB between the bit line BL and the word line WL.

상기 프리차지 제어부(200)는 테스트 모드 신호(TM)가 인에이블 되면 상기 비트라인 쌍(BL, /BL)을 플로팅 시켜 누설 전류가 발생하는지 여부의 테스트를 가능하게 한다. 상기 센스앰프(300)의 제1 전원단자(CSP)로 접지전압(VSS) 레벨의 제2 전압을 공급하여 상기 센스앰프(300)를 구성하는 크로스 커플드 형태의 트랜지스터들(P1, P2, N1, N2)로부터 상기 비트라인(BL)으로 전류가 누설되는 것을 방지할 수 있다. 따라서, 상기 마이크로 브리지(MB)에 의해 발생하는 전류 누설만을 정확히 감지할 수 있도록 한다. When the test mode signal TM is enabled, the precharge controller 200 may float the bit line pairs BL and / BL to test whether a leakage current is generated. Cross-coupled transistors P1, P2, and N1 constituting the sense amplifier 300 by supplying a second voltage having a ground voltage VSS level to the first power terminal CSP of the sense amplifier 300. , Leakage of current from the N2 to the bit line BL can be prevented. Therefore, only current leakage generated by the micro bridge MB can be accurately detected.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above are exemplary in all respects and are not intended to be limiting. You must understand. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래기술에 따른 반도체 메모리 장치의 테스트 회로의 개략적인 구성을 보여주는 도면,1 is a view showing a schematic configuration of a test circuit of a semiconductor memory device according to the prior art,

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로의 개략적인 구성을 보여주는 도면,2 is a schematic block diagram of a test circuit of a semiconductor memory device according to an embodiment of the present invention;

도 3은 도 2의 프리차지 전압 공급부의 실시예의 구성을 보여주는 도면,3 is a view illustrating a configuration of an embodiment of the precharge voltage supply unit of FIG. 2;

도 4는 도 2의 프리차지 제어부의 실시예의 구성을 보여주는 도면,4 is a diagram illustrating a configuration of an embodiment of a precharge controller of FIG. 2;

도 5는 본 발명의 실싱예에 따른 반도체 메모리 장치의 테스트 회로의 동작을 보여주는 타이밍도이다.5 is a timing diagram illustrating an operation of a test circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 프리차지 전압 공급부 200: 프리차지 제어부100: precharge voltage supply unit 200: precharge control unit

300: 센스앰프 400: 프리차지부300: sense amplifier 400: precharge unit

Claims (15)

테스트 모드 신호에 응답하여 제1 전압과 제2 전압 중 어느 하나를 센스앰프의 제1 전원단자로 인가하는 프리차지 전압 공급부; A precharge voltage supply unit configured to apply one of the first voltage and the second voltage to the first power terminal of the sense amplifier in response to the test mode signal; 상기 테스트 모드 신호에 응답하여 비트라인 이퀄라이징 신호의 인에이블 여부를 결정하는 프리차지 제어부;A precharge control unit configured to determine whether to enable a bit line equalizing signal in response to the test mode signal; 상기 제1 전원단자 및 제2 전원단자로 구동전압을 공급 받아 비트라인 쌍을 감지 증폭하는 센스앰프; 및A sense amplifier for sensing and amplifying a pair of bit lines by receiving a driving voltage from the first power terminal and the second power terminal; And 상기 비트라인 이퀄라이징 신호에 응답하여 상기 비트라인 쌍을 프리차지 시키는 프리차지부;A precharge unit configured to precharge the pair of bit lines in response to the bit line equalizing signal; 를 포함하는 반도체 메모리 장치의 테스트 회로.Test circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 전압 공급부는, 상기 테스트 모드 신호가 디스에이블 되면 상기 제1 전원단자로 상기 제1 전압을 공급하고, 상기 테스트 모드 신호가 인에이블 되면 상기 제1 전원단자로 상기 제2 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.The precharge voltage supply unit supplies the first voltage to the first power terminal when the test mode signal is disabled, and supplies the second voltage to the first power terminal when the test mode signal is enabled. A test circuit for a semiconductor memory device, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 전압 공급부는, 비트라인 프리차지 전압이 공급되고 상기 제1 전원단자와 연결되는 공통노드; 및The precharge voltage supply unit may include: a common node supplied with a bit line precharge voltage and connected to the first power supply terminal; And 상기 테스트 모드 신호가 인에이블 되면, 상기 공통노드에 상기 제2 전압을 공급하는 저전압 인가부;A low voltage applying unit supplying the second voltage to the common node when the test mode signal is enabled; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.The test circuit of the semiconductor memory device, characterized in that consisting of. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 제어부는, 상기 테스트 모드 신호가 디스에이블 되면 상기 비트라인 이퀄라이징 신호를 인에이블 시키고, 상기 테스트 모드 신호가 인에이블 되면 상기 비트라인 이퀄라이징 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.The precharge control unit may enable the bit line equalizing signal when the test mode signal is disabled, and disable the bit line equalizing signal when the test mode signal is enabled. Circuit. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 제어부는, 상기 테스트 모드 신호 및 비트라인 이퀄라이징 커맨드를 입력 받는 신호 조합부; 및The precharge control unit may include a signal combination unit configured to receive the test mode signal and the bit line equalizing command; And 상기 신호 조합부의 출력에 응답하여 상기 비트라인 이퀄라이징 신호를 생성하는 레벨 쉬프터;A level shifter for generating the bit line equalizing signal in response to an output of the signal combiner; 로 구성된 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.The test circuit of the semiconductor memory device, characterized in that consisting of. 제 1 항에 있어서,The method of claim 1, 상기 제1 전압은, 비트라인 프리차지 전압인 것을 특징으로 하는 반도체 메 모리 장치의 테스트 회로.And the first voltage is a bit line precharge voltage. 제 1 항에 있어서,The method of claim 1, 상기 제2 전압은, 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.And the second voltage is a ground voltage. 제 1 항에 있어서,The method of claim 1, 상기 센스앰프는, 크로스 커플드 형태의 제1 및 제2 피모스 트랜지스터와 제1 및 제2 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.And the sense amplifier comprises first and second PMOS transistors in a cross-coupled form and first and second NMOS transistors. 제 8 항에 있어서,The method of claim 8, 상기 테스트 모드 신호가 인에이블 되면, 상기 제1 및 제 2 피모스 트랜지스터의 문턱전압을 낮추는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.And when the test mode signal is enabled, lowering threshold voltages of the first and second PMOS transistors. 제 8 항에 있어서,The method of claim 8, 상기 테스트 모드 신호가 인에이블 되면, 상기 제1 및 제2 엔모스 트랜지스터의 문턱전압을 높이는 것을 특징으로 하는 반도체 메모리 장치의 테스트 회로.And when the test mode signal is enabled, increase threshold voltages of the first and second NMOS transistors. 크로스 커플드 형태의 피모스 트랜지스터와 엔모스 트랜지스터를 포함하고, 제1 및 제2 전원단자로 제1 전압을 공급 받아 비트라인 쌍을 프리차지 시키는 센스앰프와 비트라인 이퀄라이징 신호를 입력 받아 상기 비트라인 쌍을 프리차지 시키는 프리차지부를 구비하는 반도체 메모리 장치에 있어서,The bit line includes a cross-coupled PMOS transistor and an NMOS transistor, and receives a sense amplifier and a bit line equalizing signal for precharging a pair of bit lines by receiving a first voltage through first and second power terminals. A semiconductor memory device having a precharge portion for precharging a pair, 테스트 모드 신호가 인에이블 되면 상기 제1 전원단자로 상기 제1 전압 대신에 제2 전압을 공급하는 단계; 및Supplying a second voltage to the first power terminal instead of the first voltage when a test mode signal is enabled; And 상기 테스트 모드 신호가 인에이블 되면 상기 비트라인 이퀄라이징 신호를 디스에이블 시켜 상기 비트라인 쌍을 플로팅 시키는 단계;Plotting the bit line pair by disabling the bit line equalizing signal when the test mode signal is enabled; 를 포함하는 반도체 메모리 장치의 테스트 방법.Test method of a semiconductor memory device comprising a. 제 11 항에 있어서,The method of claim 11, 상기 테스트 모드 신호가 인에이블 되면, 상기 피모스 트랜지스터의 문턱 전압을 낮추는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.If the test mode signal is enabled, lowering the threshold voltage of the PMOS transistor. 제 11 항에 있어서,The method of claim 11, 상기 테스트 모드 신호가 인에이블 되면, 상기 엔모스 트랜지스터의 문턱 전압을 높이는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.If the test mode signal is enabled, increasing the threshold voltage of the NMOS transistor. 제 11 항에 있어서,The method of claim 11, 상기 제1 전압은, 비트라인 프리차지 전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.And the first voltage is a bit line precharge voltage. 제 11 항에 있어서,The method of claim 11, 상기 제2 전압은, 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법. And the second voltage is a ground voltage.
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