KR20100076682A - Method for forming metal wiring layer in semiconductor memory device - Google Patents

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Abstract

PURPOSE: A metal wiring layer forming method of a semiconductor memory device is provided to control the increase of the contact resistance by forming a silicide on a bottom surface of a contact hole. CONSTITUTION: An inter-layer insulating film(120) is formed on a bottom conductive layer(110). A contact hole exposing a part of the bottom conductive layer is formed. A barrier layer(130) is formed on an inner wall of the contact hole. A metal layer(140a) is formed to have a constant thickness. The hard mask pattern is formed on the metal layer. A metal layer is patterned and the metal wiring layer connected with the bottom conductive layer is formed.

Description

반도체 메모리소자의 금속 배선층 형성방법{Method for forming metal wiring layer in semiconductor memory device}Method for forming metal wiring layer in semiconductor memory device

본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 반도체 메모리소자의 금속 배선층 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of forming a metal wiring layer of a semiconductor memory device.

반도체 소자의 금속컨택은 현재 대부분의 메모리소자에서 금속층과 비트라인, 커패시터의 플레이트 전극과 연결되어 소자들에 전력(power)과 신호를 전달하는 역할을 한다. 최근, 반도체 소자의 고집적화로 인해 패턴의 크기 및 패턴 사이의 간격이 급격히 줄어듦에 따라, 예컨대 플래시 메모리소자의 드레인 컨택과 같이 종횡비(aspect ratio)가 큰 컨택홀의 경우 매립이 용이하지 않으며 그에 따른 여러 가지 문제가 발생한다. 예를 들면, 컨택홀의 크기가 작아 확산방지막 증착 및 금속 배선 물질의 매립이 불량하거나 완벽하게 매립되지 않을 경우, 후속 평탄화 공정의 과산화수소수(H2O2)나 세정액 등의 영향으로 컨택 내에 보이드(void)가 발생할 수 있다. 또한, 컨택의 크기가 작아짐에 따라 컨택 저항이 증가하게 된다.Metal contacts of semiconductor devices are currently connected to the metal layers, bit lines, and plate electrodes of capacitors in most memory devices to transfer power and signals to the devices. Recently, due to the high integration of semiconductor devices, the size of the patterns and the spacing between the patterns are drastically reduced. For example, contact holes having a high aspect ratio, such as drain contacts of flash memory devices, are not easily buried, and thus various A problem arises. For example, if the contact hole is small in size and the diffusion barrier film deposition and the metal wiring material are poorly or completely buried, voids in the contact may be affected by hydrogen peroxide (H 2 O 2 ) or a cleaning solution in a subsequent planarization process. void) may occur. In addition, as the size of the contact becomes smaller, the contact resistance increases.

본 발명이 이루고자 하는 기술적 과제는 컨택과 배선층을 동시에 형성함으로써 공정을 단순화하고 특성이 우수한 반도체 메모리소자의 금속 배선층 형성방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a metal wiring layer of a semiconductor memory device by simplifying a process by forming a contact and a wiring layer simultaneously.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 금속 배선층 형성방법은, 하부 도전층 상에 층간절연막을 형성하는 단계와, 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계와, 컨택홀을 매립하면서 층간절연막으로부터 일정 두께를 갖도록 금속막을 형성하는 단계와, 금속막 상에 하드마스크패턴을 형성하는 단계, 및 금속막을 패터닝하여 하부 도전층과 접속된 금속 배선층 및 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring layer of a semiconductor memory device, the method including forming an interlayer insulating film on a lower conductive layer, forming a contact hole exposing a portion of the lower conductive layer, and forming a contact hole. Forming a metal film having a predetermined thickness from the interlayer insulating film while filling the hole; forming a hard mask pattern on the metal film; and patterning the metal film to form a metal wiring layer and a bit line connected to the lower conductive layer. Characterized in that it comprises a.

상기 금속막을 형성하는 단계 전에, 상기 컨택홀 내벽에 배리어층을 형성하는 단계를 더 포함할 수 있다.Before forming the metal layer, the method may further include forming a barrier layer on the inner wall of the contact hole.

상기 금속막은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성할 수 있다.The metal film may be formed of tungsten (W), aluminum (Al), or copper (Cu).

상기 금속막을 패터닝할 때 상기 층간절연막 상부에 상기 금속막이 일부 잔류하도록 패터닝 공정을 수행할 수 있다.When the metal layer is patterned, a patterning process may be performed such that the metal layer partially remains on the interlayer insulating layer.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 반도체 메모리소자의 금속 배선층 형성방법은, 하부 도전층 상에 층간절연막을 형성하는 단계와, 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계와, 컨택홀의 바닥에 실리사이드 를 형성하는 단계와, 컨택홀을 매립하면서 층간절연막으로부터 일정 두께를 갖도록 금속막을 형성하는 단계와, 금속막 상에 하드마스크패턴을 형성하는 단계, 및 금속막을 패터닝하여 하부 도전층과 접속된 금속 배선층 및 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring layer of a semiconductor memory device, the method including forming an interlayer insulating film on a lower conductive layer, forming a contact hole exposing a portion of the lower conductive layer, and forming a contact hole. Forming a silicide at the bottom of the hole, forming a metal film to have a predetermined thickness from the interlayer insulating film while filling the contact hole, forming a hard mask pattern on the metal film, and patterning the metal film to form a lower conductive layer and a lower conductive layer. Forming a connected metal wiring layer and a bit line.

상기 컨택홀의 바닥에 실리사이드를 형성하는 단계는, 컨택홀이 형성된 결과물 상에 실리사이드 금속막을 형성하는 단계와, 실리사이드 금속막이 형성된 결과물을 1차 열처리하는 단계와, 미반응된 실리사이드 금속막을 제거하는 단계, 및 미반응 실리사이드 금속막이 제거된 결과물을 2차 열처리하는 단계를 포함할 수 있다.The forming of the silicide at the bottom of the contact hole may include forming a silicide metal film on the resultant on which the contact hole is formed, performing a first heat treatment on the resultant product on which the silicide metal film is formed, and removing an unreacted silicide metal film; And a second heat treatment of the resultant from which the unreacted silicide metal film is removed.

상기 실리사이드 금속막을 형성한 후, 상기 실리사이드 금속막 위에 캐핑층을 형성하는 단계를 더 포함할 수 있다.After forming the silicide metal layer, the method may further include forming a capping layer on the silicide metal layer.

상기 실리사이드 금속막이 형성된 결과물을 1차 열처리하는 단계는 400 ∼ 500℃의 온도에서 실시할 수 있다.The first heat treatment of the resultant formed silicide metal film may be carried out at a temperature of 400 ~ 500 ℃.

상기 미반응 실리사이드 금속막이 제거된 결과물을 2차 열처리하는 단계는 상기 1차 열처리하는 단계보다 100 ∼ 300℃ 높은 온도에서 실시할 수 있다.The second heat treatment of the resultant from which the unreacted silicide metal film is removed may be performed at a temperature of 100 to 300 ° C. higher than that of the first heat treatment.

상기 미반응된 실리사이드 금속막을 제거하는 단계는, 황산(H2SO4)과 탈이온수(H2O)가 4:1 정도로 혼합된 용액을 사용하여 습식식각 방법으로 이루어질 수 있다.Removing the unreacted silicide metal layer may be performed by a wet etching method using a solution in which sulfuric acid (H 2 SO 4 ) and deionized water (H 2 O) are mixed at about 4: 1.

상기 금속막은 원자층증착(ALD) 방식을 사용하여 텅스텐나이트라이드(WN)와 텅스텐(W)막을 차례로 증착할 수 있다.The metal layer may sequentially deposit a tungsten nitride (WN) and a tungsten (W) film by using an atomic layer deposition (ALD) method.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 메모리소자의 금속 배선층 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a metal wiring layer forming method of a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 소정의 하부 구조물이 형성되어 있는 반도체기판(100) 상에 하부 도전층(110)을 형성한다. 상기 하부 구조물은 예컨대 플래시 메모리소자의 경우 메모리 셀 및 선택 트랜지스터들이 될 수 있다.Referring to FIG. 1, a lower conductive layer 110 is formed on a semiconductor substrate 100 on which a predetermined lower structure is formed. The substructure may be, for example, a memory cell and a selection transistor in the case of a flash memory device.

상기 하부 도전층(110) 상에, 하부 도전층과 다른 도전층들을 분리시키기 위한 층간절연막(120)을 형성한다. 컨택이 형성될 영역의 층간절연막(120)을 식각하여 하부 도전층(110)의 일부를 노출시키는 컨택홀을 형성한다. 컨택홀이 형성된 반도체기판 상에, 예컨대 티타늄(Ti)과 티타늄나이트라이드(TiN)를 차례로 증착하여 배리어층(130)을 형성한다.An interlayer insulating layer 120 is formed on the lower conductive layer 110 to separate the lower conductive layer from other conductive layers. The interlayer insulating layer 120 in the region where the contact is to be formed is etched to form a contact hole exposing a portion of the lower conductive layer 110. The barrier layer 130 is formed by sequentially depositing titanium (Ti) and titanium nitride (TiN) on the semiconductor substrate on which the contact hole is formed.

배리어층(130)이 형성된 반도체기판 상에, 상기 컨택홀이 매립되도록 금속막(140)을 형성한 다음 평탄화한다. 상기 금속막(140)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등 반도체 제조공정에서 널리 사용되는 금속으로 형성할 수 있다. 그리고, 상기 금속막(140)은 컨택홀을 매립하면서 층간절연막(120) 위로 일정 두께 를 갖도록 증착한다.On the semiconductor substrate on which the barrier layer 130 is formed, the metal layer 140 is formed to fill the contact hole and then planarized. The metal layer 140 may be formed of a metal widely used in a semiconductor manufacturing process such as tungsten (W), aluminum (Al), or copper (Cu). The metal layer 140 is deposited to have a predetermined thickness over the interlayer insulating layer 120 while filling the contact hole.

도 2를 참조하면, 금속막(140) 위에 하드마스크층을 형성한다. 하드마스크층은 금속막을 패터닝하기 위한 식각 공정에서 금속막을 보호할 수 있도록 금속막(140)을 구성하는 물질에 대해 식각 선택비가 있는 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘옥시나이트라이드(SiON), 아몰퍼스 카본(amorphous carbon), 실리콘나이트라이드(SiN), 실리콘옥사이드(SiO2) 중의 어느 하나로 형성할 수 있으며, 필요에 따라서 단일층 또는 다층으로 형성할 수 있다.Referring to FIG. 2, a hard mask layer is formed on the metal layer 140. The hard mask layer may be formed of a material having an etching selectivity with respect to a material constituting the metal film 140 so as to protect the metal film in an etching process for patterning the metal film. For example, it may be formed of any one of silicon oxynitride (SiON), amorphous carbon (amorphous carbon), silicon nitride (SiN), silicon oxide (SiO 2 ), and may be formed in a single layer or multiple layers as necessary. .

상기 하드마스크층 상에 배선층이 형성될 영역을 한정하는 포토레지스트 패턴(160)을 형성한다. 포토레지스트 패턴(160)은 도시된 바와 같이, 컨택이 형성될 영역을 포함하여 금속 배선층이 형성될 영역을 한정하도록 형성된다. 상기 포토레지스트 패턴(160)을 마스크로 하드마스크층을 식각하여 금속막을 식각하기 위한 하드마스크(150)를 형성한다.A photoresist pattern 160 is formed on the hard mask layer to define a region in which the wiring layer is to be formed. As shown, the photoresist pattern 160 is formed to define a region where a metal wiring layer is to be formed, including a region where a contact will be formed. The hard mask layer is etched using the photoresist pattern 160 as a mask to form a hard mask 150 for etching the metal film.

도 3을 참조하면, 포토레지스트 패턴과 하드마스크를 식각 마스크로 사용하여 상기 금속막을 식각하여 금속 배선층(140a)을 형성한다. 이때, 금속막을 구성하는 물질에 따라서 식각 방법이 다르게 이루어진다. 예컨대, 금속막이 텅스텐(W)으로 이루어진 경우, 금속막을 건식식각하고 포토레지스트 패턴 및 하드마스크를 제거한 후 티타늄나이트라이드(TiN)와 같은 글루층(glue layer)을 추가로 형성하여 접착 및 배리어 역할을 하도록 한다. 금속막이 알루미늄(Al)으로 이루어진 경우에는, 금속막을 건식 식각하고 포토레지스트 패턴 및 하드마스크를 제거한 후, 티타 늄(Ti), 티타늄나이트라이드(TiN) 또는 티타늄(Ti)/티타늄나이트라이드(TiN)를 추가로 증착하여 배리어 역할을 하도록 한다. 그리고, 금속막이 구리(Cu)로 이루어진 경우에는 포토레지스트 패턴을 제거한 후, 산화질소(N2O) 또는 산소(O2)에 의한 산화와 수소(H2)에 의한 환원이 가능한 챔버를 이용하여 금속막을 식각하고, 탄탈륨(Ta), 탄탈륨나이트라이드(TaN) 또는 티타늄나이트라이드(TiN)와 같은 막질을 추가로 증착하여 구리(Cu) 원소의 확산을 방지한다.Referring to FIG. 3, the metal layer is etched using a photoresist pattern and a hard mask as an etching mask to form a metal wiring layer 140a. In this case, the etching method is different depending on the material of the metal film. For example, when the metal film is made of tungsten (W), the metal film is dry-etched, the photoresist pattern and the hard mask are removed, and an additional glue layer such as titanium nitride (TiN) is formed to serve as an adhesive and a barrier. Do it. When the metal film is made of aluminum (Al), the metal film is dry-etched, the photoresist pattern and the hard mask are removed, and then titanium (Ti), titanium nitride (TiN) or titanium (Ti) / titanium nitride (TiN) Is further deposited to act as a barrier. When the metal film is made of copper (Cu), the photoresist pattern is removed, and then a chamber capable of oxidation by nitrogen oxide (N 2 O) or oxygen (O 2 ) and reduction by hydrogen (H 2 ) is used. The metal film is etched and a film quality such as tantalum (Ta), tantalum nitride (TaN) or titanium nitride (TiN) is further deposited to prevent diffusion of copper (Cu) elements.

다음에, 패터닝된 금속 배선층(140a)의 전기적 절연을 위해 층간절연막(170)을 형성한다.Next, an interlayer insulating film 170 is formed to electrically insulate the patterned metal wiring layer 140a.

이와 같이 본 발명의 일 실시예에 따르면, 하부 도전층을 노출시키는 컨택홀을 형성하고, 컨택홀을 매립하면서 일정 두께를 갖도록 금속막을 두껍게 증착한 후 금속막을 패터닝함으로써 컨택과 상부 배선층을 동시에 형성할 수 있다.As such, according to an embodiment of the present invention, a contact hole exposing the lower conductive layer is formed, and a metal film is thickly deposited to have a predetermined thickness while filling the contact hole, and then the metal film is patterned to simultaneously form the contact and the upper wiring layer. Can be.

도 4 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리소자의 금속 배선층 형성방법을 설명하기 위하여 도시한 단면도들이다.4 to 7 are cross-sectional views illustrating a metal wiring layer forming method of a semiconductor memory device according to another embodiment of the present invention.

도 4를 참조하면, 소정의 하부 구조물이 형성되어 있는 반도체기판(200) 상에, 상기 반도체기판의 도전 영역과 다른 도전층들을 분리시키기 위한 층간절연막(210)을 형성한다. 상기 하부 구조물은 예컨대 플래시 메모리소자의 셀 트랜지스터들 및 선택 트랜지스터들이 될 수 있다. 플래시 메모리소자의 비트라인을 형성할 경우에는 상기 도전 영역은 메모리 셀 트랜지스터의 드레인영역이 될 수 있다. Referring to FIG. 4, an interlayer insulating film 210 is formed on the semiconductor substrate 200 on which a predetermined lower structure is formed to separate the conductive region of the semiconductor substrate and other conductive layers. The substructure may be, for example, cell transistors and select transistors of a flash memory device. When forming a bit line of a flash memory device, the conductive region may be a drain region of a memory cell transistor.

다음에, 컨택이 형성될 영역의 층간절연막(210)을 식각하여 반도체기판의 도 전 영역의 일부를 노출시키는 컨택홀을 형성한다. 컨택홀이 형성된 반도체기판 상에, 코발트(Co) 또는 니켈(Ni)과 같은 실리사이드 금속막(220)을 일정 두께 증착한 다음, 티타늄나이트라이드(TiN)를 증착하여 캐핑층(230)을 형성한다. 상기 코발트(Co) 또는 니켈(Ni) 외에도 실리사이드를 형성할 수 있는 다른 금속을 사용할 수 있다. 또한 실리사이드 금속막(220)과 캐핑층(230)은 인-시츄(in-situ) 방식으로 형성하는 것이 바람직하다.Next, the interlayer insulating layer 210 of the region where the contact is to be formed is etched to form a contact hole exposing a portion of the conductive region of the semiconductor substrate. On the semiconductor substrate on which the contact hole is formed, a silicide metal film 220 such as cobalt (Co) or nickel (Ni) is deposited to a predetermined thickness, and then titanium nitride (TiN) is deposited to form a capping layer 230. . In addition to the cobalt (Co) or nickel (Ni), other metals capable of forming silicide may be used. In addition, the silicide metal layer 220 and the capping layer 230 may be formed in an in-situ manner.

코발트실리사이드(CoSi2)는 산화와 오염(contamination)에 매우 민감한데, 캐핑층(230)은 후속 공정에서 형성될 코발트실리사이드의 산화와 오염을 방지하는 역할을 한다. 또한, 후속 실리사이드 형성을 위한 열처리 공정에서 코발트실리사이드의 응집(agglomeration)을 억제하는 역할도 한다.Cobalt silicide (CoSi 2 ) is very sensitive to oxidation and contamination, and the capping layer 230 serves to prevent oxidation and contamination of cobalt silicide to be formed in a subsequent process. It also serves to inhibit the agglomeration of cobalt silicide in the heat treatment process for subsequent silicide formation.

도 5를 참조하면, 실리사이드 금속막과 캐핑층이 형성된 반도체기판을 400 ∼ 500℃ 정도의 온도에서 열처리한다. 그러면, 컨택홀의 바닥에서는 실리사이드 금속과 반도체기판(200)의 실리콘(Si)이 반응하여 실리사이드(225)가 형성되고, 그 외의 영역, 즉 컨택홀의 측벽이나 층간절연막(210)의 표면에서는 실리사이드 금속이 반응하지 않고 그대로 존재하게 된다. 다음에, 미반응된 실리사이드 금속과 티타늄나이트라이드(TiN) 캐핑층을 제거한다. 이때, 황산(H2SO4)과 탈이온수(H2O)가 4:1 정도로 혼합된 용액을 사용하여 습식식각 방법으로 제거할 수 있다.Referring to FIG. 5, the semiconductor substrate on which the silicide metal film and the capping layer are formed is heat-treated at a temperature of about 400 to 500 ° C. FIG. Then, at the bottom of the contact hole, the silicide metal reacts with silicon (Si) of the semiconductor substrate 200 to form a silicide 225, and the silicide metal is formed at the other area, that is, the sidewall of the contact hole or the surface of the interlayer insulating film 210. It does not react and exists as it is. Next, the unreacted silicide metal and titanium nitride (TiN) capping layer are removed. In this case, sulfuric acid (H 2 SO 4 ) and deionized water (H 2 O) can be removed by a wet etching method using a solution of about 4: 1 mixed.

도 6을 참조하면, 미반응 실리사이드 금속과 캐핑층이 제거되고 컨택홀의 바닥에만 실리사이드(225)가 남아 있는 상태에서, 반도체기판에 대한 2차 열처리를 실시한다. 2차 열처리 공정은 1차 열처리 공정보다 높은 온도, 예컨대 1차 열처리보다 100 ∼ 300℃ 정도 높은 온도에서 실시한다.Referring to FIG. 6, while the unreacted silicide metal and the capping layer are removed and the silicide 225 remains only at the bottom of the contact hole, a second heat treatment is performed on the semiconductor substrate. The secondary heat treatment process is carried out at a temperature higher than the primary heat treatment process, for example, at a temperature of about 100 to 300 ° C. higher than the primary heat treatment.

1차 열처리 공정만을 실시할 경우 코발트(Co) 등 실리사이드 금속이 완전히 반응하지 않고 일부는 금속 상태로 존재할 수 있는데, 이를 방지하기 위하여 1차 열처리 온도를 500℃ 이상으로 높게 할 경우 캐핑층의 티타늄(Ti)이 산화되어 티타늄옥사이드(TiOx) 또는 티타늄실리사이드(TiSix)가 생성될 수 있다. 따라서, 1차 열처리를 진행하고 캐핑층과 미반응 실리사이드 금속을 제거한 후 1차 열처리보다 높은 온도에서 2차 열처리 공정을 실시하면, 보다 특성이 좋은 실리사이드(227)를 형성할 수 있다.When only the first heat treatment process is performed, some of the silicide metals such as cobalt (Co) may not be completely reacted and some may exist in a metal state.In order to prevent this, when the first heat treatment temperature is increased to 500 ° C. or more, the titanium of the capping layer ( Ti may be oxidized to form titanium oxide (TiO x ) or titanium silicide (TiSi x ). Therefore, when the first heat treatment is performed, the capping layer and the unreacted silicide metal are removed, and the second heat treatment process is performed at a higher temperature than the first heat treatment, the silicide 227 having better characteristics can be formed.

다음에, 컨택홀이 매립되도록 배선용 금속막(240)을 형성한다. 배선용 금속막(240)은 텅스텐나이트라이드(WN)와 텅스텐(W)막을 인-시츄(in-situ) 방식으로 증착하여 형성할 수 있다. 텅스텐나이트라이드(WN)와 텅스텐(W)막은 스텝 커버리지(step coverage) 특성이 우수한 원자층 증착(Atomic Layer Deposition; ALD) 방식으로 증착할 수 있으며, 첫 번째 실시에와 마찬가지로 컨택홀을 충분히 매립하면서 층간절연막(210)으로부터 일정 두께를 갖도록 형성한다.Next, the wiring metal film 240 is formed to fill the contact hole. The wiring metal layer 240 may be formed by depositing a tungsten nitride (WN) layer and a tungsten (W) layer in-situ. Tungsten nitride (WN) and tungsten (W) films can be deposited by atomic layer deposition (ALD), which has excellent step coverage characteristics. It is formed to have a predetermined thickness from the interlayer insulating film 210.

도 7을 참조하면, 금속막 위에 하드마스크층을 형성한다. 하드마스크층은 금속막을 패터닝하기 위한 식각 공정에서 금속막을 보호할 수 있도록 금속막(240)을 구성하는 물질에 대해 식각 선택비가 있는 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘옥시나이트라이드(SiON), 아몰퍼스 카본(amorphous carbon), 실리콘나 이트라이드(SiN), 실리콘옥사이드(SiO2) 중의 어느 하나로 형성할 수 있으며, 필요에 따라서 단일층 또는 다층으로 형성할 수 있다.Referring to FIG. 7, a hard mask layer is formed on the metal film. The hard mask layer may be formed of a material having an etching selectivity with respect to a material forming the metal film 240 so as to protect the metal film in an etching process for patterning the metal film. For example, it may be formed of any one of silicon oxynitride (SiON), amorphous carbon (amorphous carbon), silicon or nitride (SiN), silicon oxide (SiO 2 ), and may be formed as a single layer or multiple layers as necessary. Can be.

상기 하드마스크층 상에 배선층이 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 포토레지스트 패턴은 컨택이 형성될 영역을 포함하여 금속 배선층이 형성될 영역을 한정하도록 형성된다. 포토레지스트 패턴을 마스크로 하드마스크층을 식각하여 금속막을 식각하기 위한 하드마스크(도시되지 않음)를 형성하고, 포토레지스트 패턴과 하드마스크를 식각 마스크로 사용하여 금속막을 식각하여 금속 배선층(240a)을 형성한다.A photoresist pattern (not shown) defining a region where a wiring layer is to be formed is formed on the hard mask layer. The photoresist pattern is formed to define the region where the metal wiring layer is to be formed including the region where the contact is to be formed. The hard mask layer is etched using the photoresist pattern as a mask to form a hard mask (not shown) for etching the metal layer, and the metal film is etched using the photoresist pattern and the hard mask as an etching mask to form the metal wiring layer 240a. Form.

이상 설명한 바와 같이 본 발명에 따르면, 하부 도전층을 노출시키는 컨택홀을 형성하고, 컨택홀을 매립하면서 일정 두께를 갖도록 금속막을 두껍게 증착한 후 금속막을 패터닝함으로써 컨택과 상부 배선층을 동시에 형성할 수 있다. 따라서, 공정을 단순화할 수 있다. 또한, 컨택홀의 바닥면에 실리사이드를 형성함으로써 컨택홀의 크기가 줄어듦에 따라 발생할 수 있는 컨택 저항의 증가를 억제할 수 있으며, 매립이 용이한 이점이 있다.As described above, according to the present invention, the contact and the upper wiring layer may be simultaneously formed by forming a contact hole exposing the lower conductive layer, depositing a thick metal film to have a predetermined thickness while filling the contact hole, and then patterning the metal film. . Thus, the process can be simplified. In addition, by forming the silicide on the bottom surface of the contact hole, it is possible to suppress an increase in contact resistance that may occur as the size of the contact hole is reduced, and there is an advantage in that the filling is easy.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 메모리소자의 금속 배선층 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a metal wiring layer forming method of a semiconductor memory device according to an embodiment of the present invention.

도 4 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리소자의 금속 배선층 형성방법을 설명하기 위하여 도시한 단면도들이다.4 to 7 are cross-sectional views illustrating a metal wiring layer forming method of a semiconductor memory device according to another embodiment of the present invention.

Claims (11)

하부 도전층 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the lower conductive layer; 상기 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계;Forming a contact hole exposing a portion of the lower conductive layer; 상기 컨택홀을 매립하면서 상기 층간절연막으로부터 일정 두께를 갖도록 금속막을 형성하는 단계;Forming a metal film to have a predetermined thickness from the interlayer insulating film while filling the contact hole; 상기 금속막 상에 하드마스크 패턴을 형성하는 단계; 및Forming a hard mask pattern on the metal layer; And 상기 금속막을 패터닝하여 상기 하부 도전층과 접속된 금속 배선층 및 비트라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And patterning the metal layer to form a metal wiring layer and a bit line pattern connected to the lower conductive layer. 제1항에 있어서,The method of claim 1, 상기 금속막을 형성하는 단계 전에,Before forming the metal film, 상기 컨택홀 내벽에 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And forming a barrier layer on the inner wall of the contact hole. 제1항에 있어서,The method of claim 1, 상기 금속막은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And the metal film is formed of tungsten (W), aluminum (Al), or copper (Cu). 제1항에 있어서,The method of claim 1, 상기 금속막을 패터닝할 때 상기 층간절연막 상부에 상기 금속막이 일부 잔류하도록 패터닝 공정을 수행하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And a patterning process is performed such that a portion of the metal film remains on the interlayer insulating film when the metal film is patterned. 하부 도전층 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the lower conductive layer; 상기 하부 도전층의 일부를 노출시키는 컨택홀을 형성하는 단계;Forming a contact hole exposing a portion of the lower conductive layer; 상기 컨택홀의 바닥에 실리사이드를 형성하는 단계;Forming a silicide at the bottom of the contact hole; 상기 컨택홀을 매립하면서 상기 층간절연막으로부터 일정 두께를 갖도록 금속막을 형성하는 단계;Forming a metal film to have a predetermined thickness from the interlayer insulating film while filling the contact hole; 상기 금속막 상에 하드마스크패턴을 형성하는 단계; 및Forming a hard mask pattern on the metal layer; And 상기 금속막을 패터닝하여 상기 하부 도전층과 접속된 금속 배선층 및 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And patterning the metal film to form a metal wiring layer and a bit line connected to the lower conductive layer. 제5항에 있어서,The method of claim 5, 상기 컨택홀의 바닥에 실리사이드를 형성하는 단계는,Forming silicide on the bottom of the contact hole, 컨택홀이 형성된 결과물 상에 실리사이드 금속막을 형성하는 단계와,Forming a silicide metal film on a resultant in which contact holes are formed; 실리사이드 금속막이 형성된 결과물을 1차 열처리하는 단계와,Primary heat treatment of the resultant formed silicide metal layer; 미반응된 실리사이드 금속막을 제거하는 단계, 및Removing the unreacted silicide metal film, and 미반응 실리사이드 금속막이 제거된 결과물을 2차 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And secondly heat-treating the resultant product from which the unreacted silicide metal film has been removed. 제6항에 있어서,The method of claim 6, 상기 실리사이드 금속막을 형성한 후,After forming the silicide metal film, 상기 실리사이드 금속막 위에 캐핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.Forming a capping layer on the silicide metal film, further comprising forming a metal wiring layer of a semiconductor memory device. 제6항에 있어서,The method of claim 6, 상기 실리사이드 금속막이 형성된 결과물을 1차 열처리하는 단계는 400 ∼ 500℃의 온도에서 실시하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And primary heat treatment of the resultant formed product of the silicide metal film is performed at a temperature of 400 to 500 ° C. 제6항에 있어서,The method of claim 6, 상기 미반응 실리사이드 금속막이 제거된 결과물을 2차 열처리하는 단계는 상기 1차 열처리하는 단계보다 100 ∼ 300℃ 높은 온도에서 실시하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.And secondly heat-treating the resultant product from which the unreacted silicide metal film has been removed are performed at a temperature of 100 to 300 ° C. higher than the first heat-treatment. 제6항에 있어서,The method of claim 6, 상기 미반응된 실리사이드 금속막을 제거하는 단계는,Removing the unreacted silicide metal film, 황산(H2SO4)과 탈이온수(H2O)가 4:1 정도로 혼합된 용액을 사용하여 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.A method for forming a metal wiring layer of a semiconductor memory device, comprising wet etching using a solution in which sulfuric acid (H 2 SO 4 ) and deionized water (H 2 O) are mixed at about 4: 1. 제5항에 있어서,The method of claim 5, 상기 금속막은 원자층증착(ALD) 방식을 사용하여 텅스텐나이트라이드(WN)와 텅스텐(W)막을 차례로 증착하는 것을 특징으로 하는 반도체 메모리소자의 금속 배선층 형성방법.The metal film is a method of forming a metal wiring layer of a semiconductor memory device, characterized in that to deposit a tungsten nitride (WN) and a tungsten (W) film in sequence by using the atomic layer deposition (ALD) method.
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