KR20100076523A - Unit pixel in image sensor and method for manufacturing thereof - Google Patents
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Abstract
Description
실시예는 이미지센서의 단위픽셀에 관한 것이다. An embodiment relates to a unit pixel of an image sensor.
이미지 센서(Image sensor)는 광학적 영상((optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)를 포함한다.An image sensor is a semiconductor device that converts an optical image into an electrical signal, and is largely a charge coupled device (CCD) and a CMOS (Complementary Metal Oxide Silicon) image sensor. Sensor (CIS).
씨모스 이미지센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시키는 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.The CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel in a switching method of forming a photodiode and a MOS transistor in the unit pixel.
이러한 씨모스 이미지센서의 단위픽셀은 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드(Photodiode)의 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. The unit pixels of the CMOS image sensor are classified into 3T type, 4T type, 5T type, and the like according to the number of transistors. The 3T type consists of three transistors of one photodiode, and the 4T type consists of one photodiode and four transistors.
도 1은 일반적은 4T형 단위픽셀의 회로도이고, 도 2는 도 1에 도시된 단위픽셀을 레이아웃을 나타낸 도면이다. FIG. 1 is a circuit diagram of a general 4T type pixel, and FIG. 2 is a diagram illustrating a layout of a unit pixel illustrated in FIG. 1.
도 1 및 도 2를 참조하여, 이미지 센서의 단위픽셀(Unit Pixel)은 하나의 포토다이오드(Photodiode:PD)와 네 개의 NMOS로 구성된다. 구체적으로, 빛을 받아 광전하를 생성하는 포토다이오드(PD)와, 상기 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor:Transfer Tr), 원하는 값으로 플로팅 확산영역의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅 확산영역(FD)을 리셋(Reset)시키기 위한 리셋 트랜지스터(Reset transistor:ResetTr), 소오스 팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Drive transistor:Drive Tr), 스위칭역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Select transistor:Select Tr)로 구성된다. 단위픽셀 밖에는 출력신호(Output Signal)을 읽을 수 있도록 로드(Load) 트랜지스터가 형성되어 있다.1 and 2, a unit pixel of an image sensor includes one photodiode (PD) and four NMOSs. Specifically, a photodiode PD that receives light to generate photocharges, a transfer transistor for transferring the photocharges collected from the photodiode PD to the floating diffusion region FD, a desired A reset transistor (ResetTr), a source follower buffer amplifier (Source Follower Buffer Amplifier) for setting the potential of the floating diffusion region to a value and discharging the charge Cpd to reset the floating diffusion region FD. A drive transistor (Drive Tr), which plays a role, and a select transistor (Select Tr), which allows addressing as a switching role. Outside the unit pixel, a load transistor is formed to read an output signal.
도 3은 도 2의 A-A'선 단면도이다.3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
도 3을 참조하여, 소자분리를 위한 필드 산화막(20)이 형성된 반도체 기판(10)에 채널영역(30)이 형성되고, 상기 반도체 기판(10) 상에 게이트 절연막(40) 및 폴리게이트(50)가 적층되고, 상기 폴리게이트(50)의 일측에 정렬되어 상기 반도체 기판(10)에 포토다이오드(60)가 형성되고, 상기 폴리게이트(50)의 타측에 정렬되어 상기 반도체 기판(10)에 플로팅 확산부(70)가 형성된다. Referring to FIG. 3, a
상기 이미지센서의 동작은 상기 포토다이오드(60)로 광이 입사되어 광전하가 발생되면, 상기 트랜스퍼 트랜지스터의 게이트(50)가 턴온된다. 그러면 채널에 의해 조절되는 문턱전압이 낮아져 상기 포토다이오드(60)에서 생성된 광전하는 채널 을 통해 플로팅 확산부(70)으로 전달될 수 있다. 그리고 이 광전하는 리셋 트랜지스터(Rx)의 턴온에 의해 생성된 리셋신호와 함께 드라이브 트랜지스터(Dx)의 전압버퍼를 거쳐 출력신호로 나가게 되며 뒤이어 CDS 회로에서 두 신호의 차이신호가 양자화(Quantization)되어 신호처리가 이루어지게된다. In operation of the image sensor, when light is incident on the
한편 상기 트랜스퍼 트랜지스터의 채널영역(30)은 게이트(50)의 턴온 전압을 결정하기 위하여 상기 반도체 기판(10)의 액티브 영역 전체에 균일하게 이온을 주입함으로써 형성된다. 또한, 상기 채널영역(30)을 동작시키기 위한 게이트(50)는 폴리실리콘과 같은 전도성 물질을 패터닝하여 형성된다. 이에 따라서 상기 게이트(50)에 턴온전압이 동일하게 인가되고 상기 게이트(50) 하부의 채널영역(30) 전체는 동시에 턴온될 수 있게 된다. Meanwhile, the
이러한 경우 전하전송 특성에 영향을 줄 수 있는 포텐셜 배리어(Potential barrier)가 포토다이오드(60)와 게이트(50)의 경계부분에서 형성되어 포토다이오드캐패시티(Photodiode Capacity) 조정을 위하여 튜닝(tunning)하는 포토다이드 임프란트용(Photodiode Implant) 도즈(dose) 및 에너지(energy) 조건에 따라 크게 흔들릴 수 있게 된다. 예를 들어, n형 도즈(n-type dose)를 높일 경우 배리어가 너무 낮아지게 되어 다크 시그널(Dark signal)이 커질 수 있다. 또는 다크 시그널(Dark signal)을 줄이기 위해 p형 도즈(p-type dose)를 높일 경우 이미지 래그(Image lag)가 증가되는 문제가 있다.In this case, a potential barrier that may affect the charge transfer characteristics is formed at the boundary between the
실시예에서는 트랜스퍼 트랜지스터의 게이트의 중앙을 기준으로 포토다이오드에 인접하는 게이트와 플로팅 확산부에 인접하는 게이트의 도핑농도를 다르게 형성함으로써 게이트 하부에 형성된 채널영역의 포텐셜 배리어를 최적활 할 수 있는 이미지센서의 단위픽셀을 제공한다. In an embodiment, an image sensor capable of optimizing the potential barrier of a channel region formed under the gate by differently forming a doping concentration of a gate adjacent to the photodiode and a gate adjacent to the floating diffusion based on the center of the gate of the transfer transistor. Provides unit pixels of.
실시예에 따른 이미지센서의 단위픽셀은, 트랜지스터 예정영역이 정의된 반도체 기판; 상기 트랜지스터 예정영역에 해당하는 상기 반도체 기판에 형성된 채널영역; 상기 채널영역 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트; 상기 게이트 내부에 형성되고 상기 채널영역의 중앙을 기준으로 일측 및 타측영역이 서로 다른 불순물 분포를 가지는 도핑영역; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 형성된 포토다이오드; 및 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 형성된 플로팅 확산부를 포함하고, 상기 포토다이오드에 인접하는 상기 도핑영역은 전체적으로 균일한 불순물 분포로 형성되고, 상기 플로팅 확산부에 인접하는 상기 도핑영역은 상기 게이트의 얕은 영역에만 형성된 것을 포함한다.The unit pixel of the image sensor according to the embodiment may include a semiconductor substrate in which a transistor predetermined region is defined; A channel region formed in the semiconductor substrate corresponding to the transistor predetermined region; A gate insulating film formed on the channel region; A gate formed on the gate insulating film; A doped region formed inside the gate and having an impurity distribution different from one side and the other region with respect to the center of the channel region; A photodiode formed inside the semiconductor substrate to be aligned with one side of the gate; And a floating diffusion formed in the semiconductor substrate to be aligned to the other side of the gate, wherein the doped region adjacent to the photodiode is formed with a uniform impurity distribution as a whole, and the doped region adjacent to the floating diffusion is It includes only formed in the shallow region of the gate.
실시예에 따른 이미지센서의 단위픽셀 제조방법은, 트랜지스터 예정영역이 정의된 반도체 기판을 준비하는 단계; 상기 트랜지스터 예정영역에 해당하는 상기 반도체 기판에 채널영역을 형성하는 단계; 상기 채널영역 상에 게이트 절연막 및 게이트를 형성하는 단계; 상기 채널영역의 중앙을 기준으로 일측에 해당하는 상기 게이트의 내부에 제1 깊이를 가지도록 제1 도핑층을 형성하는 단계; 상기 제1 도핑층과 접하도록 상기 게이트 내부에 제1 깊이보다 깊은 제2 깊이를 가지도록 제2 도핑층을 형성하는 단계; 상기 채널영역의 중앙을 기준으로 타측에 해당하는 상기 게이트 내부에 제1 깊이를 가지도록 제3 도핑층을 형성하는 단계; 상기 게이트 일측에 정렬되도록 상기 반도체 기판의 내부에 포토다이오드를 형성하는 단계; 및 상기 게이트 타측에 정렬되도록 상기 반도체 기판의 내부에 플로팅 확산부를 형성하는 단계를 포함한다.A method of manufacturing a unit pixel of an image sensor according to an embodiment includes preparing a semiconductor substrate in which a transistor predetermined region is defined; Forming a channel region on the semiconductor substrate corresponding to the transistor predetermined region; Forming a gate insulating film and a gate on the channel region; Forming a first doped layer to have a first depth inside the gate corresponding to one side with respect to the center of the channel region; Forming a second doped layer in the gate to have a second depth deeper than a first depth in contact with the first doped layer; Forming a third doped layer to have a first depth inside the gate corresponding to the other side with respect to the center of the channel region; Forming a photodiode in the semiconductor substrate to be aligned with one side of the gate; And forming a floating diffusion in the semiconductor substrate to be aligned with the other side of the gate.
실시예에 의하면, 트랜스퍼 트랜지스터의 게이트의 도핑분포를 조절하여 포텐셜 배리어를 채널영역의 중앙으로 이동시켜 게이트 전압을 최적화할 수 있다. According to the embodiment, the doping distribution of the gate of the transfer transistor is adjusted to move the potential barrier to the center of the channel region to optimize the gate voltage.
실시예에 따른 이미지센서의 단위픽셀 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.A unit pixel of the image sensor and a method of manufacturing the same according to an embodiment will be described in detail with reference to the accompanying drawings.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(On/Over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiments, where described as being formed "on / over" of each layer, the on / over may be directly or through another layer ( indirectly) includes everything formed.
도 8은 실시예에 따른 이미지센서의 단위픽셀을 도시한 단면도이다. 8 is a cross-sectional view illustrating a unit pixel of an image sensor according to an exemplary embodiment.
실시예에 따른 이미지센서는, 트랜지스터 예정영역(TA)이 정의된 반도체 기판(100)과, 상기 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(100)에 형 성된 채널영역(120)과, 상기 채널영역(120) 상에 형성된 게이트 절연막(130)과, 상기 게이트 절연막(130) 상에 형성된 게이트(140)와, 상기 게이트(140) 내부에 형성되고 상기 채널영역(120)의 중앙을 기준으로 일측 및 타측영역이 서로 다른 불순물 분포를 가지는 도핑영역과, 상기 게이트(140) 일측에 정렬되도록 상기 반도체 기판(100)의 내부에 형성된 포토다이오드(160) 및 상기 게이트(140) 타측에 정렬되도록 상기 반도체 기판(100)의 내부에 형성된 플로팅 확산부(170)를 포함한다. The image sensor according to the embodiment includes a
예를 들어, 상기 게이트(140)는 폴리실리콘으로 형성될 수 있다. 상기 도핑영역은 n형 불순물로 형성될 수 있다.For example, the
상기 포토다이오드(160)에 인접하는 상기 도핑영역은 전체적으로 균일한 불순물 분포로 형성될 수 있다. 또한, 상기 플로팅 확산부(170)에 인접하는 상기 도핑영역은 상기 게이트(140)의 얕은 영역에만 형성되어, 상기 게이트(140)의 일측 및 타측에 형성된 도핑영역은 서로 다른 불순물 분포도를 가질 수 있다. The doped region adjacent to the
구체적으로 상기 도핑영역은 채널영역(120)의 중앙을 기준으로 그 일측에 해당하는 상기 게이트(140)의 내부에 제1 깊이(T1)를 가지도록 형성된 제1 도핑층(151)과, 상기 제1 도핑층(151)과 인접하도록 상기 제1 도핑층(151)의 하부에 형성되고 상기 제1 깊이(T1)보다 깊은 제2 깊이(T2)를 가지도록 형성된 제2 도핑층(152)을 포함한다. 상기 게이트(140) 일측은 제1 및 제2 도핑층(151,152)에 의하여 균일한 도핑농도를 가질 수 있다.In more detail, the doped region includes a first doped
그리고, 상기 도핑영역은 상기 채널영역(120)의 중앙을 기준으로 그 타측에 해당하는 상기 게이트(140)의 내부에 제1 깊이(T1)를 가지도록 형성된 제3 도핑 층(153)을 포함한다. 상기 제3 도핑층(153)은 상기 게이트(140) 내부의 얕은 영역에만 선택적으로 형성될 수 있다. The doped region includes a third doped
상기 제1 도핑층(151) 및 제2 도핑층(152)은 상기 채널영역(120)의 중앙을 기준으로 그 일측에 해당하는 상기 게이트(140)에 균일한 농도 및 분포를 가지도록 형성되어 전압강하 감소에 따라 저전압(Low Vth)에 의해서 턴온될 수 있다. 또한, 상기 제3 도핑층(153)은 상기 채널영역(120)의 중앙을 기준으로 그 타측에 해당하는 상기 게이트(140)의 얕은 영역에만 선택적으로 형성되어 상기 채널영역(120)과는 제1 너비(D1)를 가지고 이격될 수 있다. 즉, 상기 제3 도핑층(153)은 불균일한 농도 및 분포를 가지도록 형성되어 전압강하 발생되어 고전압(High Vth)에 의하여 턴온될 수 있다. The first doped
따라서, 실시예에서의 게이트(140) 턴온 전압(turn-on Vth)은 상기 제3 도핑층(153)에 해당하는 상기 채널영역(120)이 기준이 되어 고전압(High Vth)이 인가될 수 있다. 또한, 상기 제3 도핑층(153)이 상기 채널영역(120) 중앙을 기준으로 타측에 형성되므로 포텐셜 배리어(Potential barrier)는 상기 포토다이오드(160)와 이격되어 상기 채널영역(120)의 중앙으로 이동될 수 있다. Therefore, in the embodiment, the turn-on Vth of the
상기 포토다이오드(160)의 캐패시터(Capacitor) 형성을 위한 임플란트 도즈(implant dose)량으로 인하여 트랜스퍼 트랜지스터의 게이트(140) 입구에서 조절하기 힘들었던 포텐셜 배리어(Potential barrier)가 상기 게이트(140)의 제1 내지 제3 도핑층(151,152,153)에 의하여 중앙영역으로 이동되어 상기 게이트 전압(Vth)의 최적화를 통해 광전하의 시그널 전달(signal transfer) 효율을 향상시킬 수 있 다. A potential barrier, which is difficult to adjust at the entrance of the
도 8의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다. Unexplained reference numerals among the reference numerals of FIG. 8 will be described in the following manufacturing method.
도 4 내지 도 8을 참조하여, 실시예에 따른 이미지센서의 단위픽셀 제조방법을 설명한다. 4 to 8, a method of manufacturing a unit pixel of an image sensor according to an exemplary embodiment will be described.
도 4를 참조하여, 반도체 기판(100)에 채널영역(120)이 형성된다. Referring to FIG. 4, a
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 예를 들어, 상기 반도체 기판(100)은 p형(p++) 기판이고, 상기 반도체 기판(100) 상에 에피택셜(epitaxial) 공정을 실시하여 저농도의 p형 에피층이 형성될 수 있다. The
상기 반도체 기판(100)에 액티브 영역을 정의하기 위한 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 STI 공정에 의하여 형성될 수 있다. 또한, 상기 소자분리막(110)에 의하여 상기 반도체 기판(100)에는 트랜지스터 예정영역(TA), 포토다이오드 예정영역 및 플로팅 확산 예정영역이 정의될 수 있다. 도 4에 도시되지는 않았지만, 상기 트랜지스터 예정영역(TA)의 일측은 포토다이오드 예정영역이고, 타측은 플로팅 확산 예정영역일 수 있다. An
그리고, 상기 반도체 기판(100)의 표면에 문턱전압을 조절하고 전하를 이동히시기 위하여 채널영역(120)이 형성된다. 상기 채널영역(120)은 액티브 영역에 해당하는 상기 반도체 기판(100)의 얕은 영역으로 이온주입공정을 실시하여 형성될 수 있다. 상기 채널영역(120)은 p형 불순물(p0)로 형성될 수 있다. In addition, a
한편 상기 채널영역(120)은 상기 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(100)에만 선택적으로 형성될 수도 있다.The
도 5를 참조하여, 상기 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(100) 상에 게이트 절연막(130) 및 게이트(140)가 형성된다. 상기 게이트 절연막(130) 및 게이트(140)는 상기 반도체 기판(100) 상에 게이트 산화막 및 폴리실리콘막을 증착한 다음 패터닝하여 형성될 수 있다. Referring to FIG. 5, a
상기 게이트 절연막(130) 및 게이트(140)가 상기 트랜지스터 예정영역(TA)에 해당하는 상기 반도체 기판(100) 상에 형성되어 상기 채널영역(120)을 정의할 수 있다. 따라서, 상기 게이트(140)의 턴온 전압(turn-on Vth)에 의하여 상기 채널영역(120)이 동작할 수 있게된다.The
도 6을 참조하여, 상기 게이트(140)가 선택적으로 노출되도록 상기 반도체 기판(100) 상에 제1 포토레지스트 패턴(210)이 형성된다. 상기 제1 포토레지스트 패턴(210)은 상기 채널영역(120)의 중앙을 기준으로 그 일측에 해당하는 상기 게이트(140) 상부 표면을 선택적으로 노출시킬 수 있다.Referring to FIG. 6, a
다음으로 상기 채널영역(120)의 중앙을 기준으로 일측에 해당하는 상기 게이트(140)의 얕은 영역에 제1 도핑층(151)이 형성된다. 상기 제1 도핑층(151)은 상기 제1 포토레지스트 패턴(210)을 이온주입 마스크로 하는 1차 이온주입공정을 실시하여 형성될 수 있다. Next, a first doped
상기 제1 도핑층(151)은 상기 게이트(140)의 얕은 영역에 이온주입되어 제1 깊이(T1)를 가지도록 형성될 수 있다. 예를 들어, 상기 제1 도핑층(151)은 n형 불순물을 도펀트로 사용하여 5~15keV의 이온주입 에너지로 상기 게이트(140)에 이온 주입하여 형성될 수 있다. 따라서, 상기 제1 도핑층(151)은 상기 게이트(140)의 일측에만 선택적으로 형성될 수 있다. The first
다음으로, 상기 제1 도핑층(151)과 접하도록 상기 게이트(140)의 깊은 영역에 제2 도핑층(152)이 형성된다. 상기 제2 도핑층(152)은 상기 제1 포토레지스트 패턴(210)을 이온주입 마스크로 하는 2차 이온주입공정을 실시하여 형성될 수 있다. Next, a second doped
상기 제2 도핑층(152)은 상기 제1 도핑층(151)의 하부에 해당하는 상기 게이트(140)의 깊은 영역에 이온주입되어 제2 깊이(T2)를 가지도록 형성될 수 있다. 예를 들어, 상기 제2 도핑층(152)은 n형 불순물을 도펀트로 사용하여 20~100keV의 이온주입 에너지로 상기 게이트(140)에 이온주입하여 형성될 수 있다. 따라서, 상기 제2 도핑층(152)은 상기 게이트(140)의 일측에 해당하는 상기 제1 도핑층(151)의 하부에만 선택적으로 형성될 수 있다. The second
따라서, 상기 채널영역(120)의 중앙을 기준으로 그 일측에 해당하는 상기 게이트(140)의 내부는 상기 제1 및 제2 도핑층(151,152)에 의하여 균일한 불순물 농도 및 분포를 가지도록 형성될 수 있다. Accordingly, the inside of the
이후, 상기 제1 포토레지스트 패턴(210)은 제거될 수 있다.Thereafter, the
도 7을 참조하여, 상기 게이트(140)가 선택적으로 노출되도록 상기 반도체 기판(100) 상에 제2 포토레지스트 패턴(220)이 형성된다. 상기 제2 포토레지스트 패턴(220)은 상기 채널영역(120)의 중앙을 기준으로 그 타측에 해당하는 상기 게이트(140) 상부 표면을 선택적으로 노출시킬 수 있다. Referring to FIG. 7, a
다음으로, 상기 채널영역(120)의 중앙을 기준으로 타측에 해당하는 상기 게이트(140)의 얕은 영역에 제3 도핑층(153)이 형성된다. 상기 제3 도핑층(153)은 상기 제2 포토레지스트 패턴(220)을 이온주입 마스크로 하는 3차 이온주입공정을 실시하여 형성될 수 있다. Next, a third
상기 제3 도핑층(153)은 상기 게이트(140)의 얕은 영역에 이온주입되어 상기 제1 도핑층(151)과 동일한 제1 깊이(T1)를 가지도록 형성될 수 있다. 예를 들어, 상기 제3 도핑층(153)은 n형 불순물을 도펀트로 사용하여 5~15keV의 이온주입 에너지로 상기 게이트(140)에 이온주입하여 형성될 수 있다. 따라서, 상기 제3 도핑층(153)은 상기 게이트(140)의 타측에만 선택적으로 형성될 수 있다. The third
따라서, 상기 채널영역(120)의 중앙을 기준으로 그 타측에 해당하는 상기 게이트(140)의 얕은 영역에만 상기 제3 도핑층(153)이 형성되므로, 상기 제3 도핑층(153)과 상기 채널영역(120)은 제1 너비(D1)를 가지도록 이격될 수 있다. Therefore, since the third
이후, 상기 제2 포토레지스트 패턴(220)은 제거될 수 있다. 추가적으로 상기 제1, 제2 및 제3 도핑층(151,152,153)에 대한 열확산 공정을 진행할 수도 있다.Thereafter, the
상기와 같이 게이트(140)의 내부에 제1 도핑층(151), 제2 도핑층(152) 및 제3 도핑층(153)이 형성되어 상기 채널영역(120)을 동작시키기 위한 게이트(140)의 턴온 전압(turn-on Vth)을 최적화 할 수 있다. 이는 상기 게이트(140) 하부에 포텐셜 배리어(Potential barrier)가 형성되므로 상기 게이트(140)에 인가되는 턴온 전압에 의하여 상기 배리어의 높이를 조절해 줄 수 있는 것이다. 즉, 상기 제1, 제2 도핑층(151,152)이 형성된 게이트(140) 영역 보다 상기 제3 도핑층(153)에 해당하 는 게이트(140) 영역에 전압강하가 크게 일어나게 되어 상기 제3 도핑층(153)에 해당하는 상기 채널영역(120)을 동작시키기 위해서는 고전압(High Vth)이 인가되어야 하므로 포텐셜 배리어(Potential barrier)가 채널영역(120)의 중앙으로 이동될 수 있다. As described above, a first doped
도 8을 참조하여, 상기 게이트(140) 일측에 정렬되도록 상기 반도체 기판(100)의 내부에 포토다이오드(160)가 형성된다. 상기 포토다이오드(160)는 상기 게이트(140)의 제1 및 제2 도핑층(151,152)에 인접하도록 상기 반도체 기판(100)에 형성될 수 있다. Referring to FIG. 8, a
예를 들어, 상기 포토다이오드(160)는 상기 게이트(140) 일측에 해당하는 상기 반도체 기판(100)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(100)의 깊은 영역에 제1 불순물(n-)을 이온주입하고 상기 반도체 기판(100)의 얕은 영역에 제2 불순물(p0)을 이온주입하여 형성될 수 있다. 따라서, 상기 포토다이오드는 PNP 접합을 가질 수 있다.For example, the
상기 채널영역(120)의 포텐셜 배리어(Potential barrier)가 상기 채널영역(120)의 중앙에 형성되므로 상기 포토다이오드(160) 형성을 위한 이온주입 시 도즈량을 높임으로써 상기 포토다이오드(160)의 캐패시티(Capacity)를 높일 수 있다. Since a potential barrier of the
다음으로, 상기 게이트(140)의 타측에 정렬되도록 상기 반도체 기판(100)의 내부에 플로팅 확산부(170)가 형성된다. 상기 플로팅 확산부(170)는 상기 게이트(140)의 제3 도핑층(153)에 인접하도록 형성될 수 있다.Next, the floating
예를 들어, 상기 플로팅 확산부(170)는 상기 게이트(140) 타측에 해당하는 상기 반도체 기판(100)을 노출시키는 마스크 패턴(미도시)을 형성한 후 상기 반도체 기판(100)에 고농도의 제1 불순물(n+)을 이온주입하여 형성될 수 있다. 참고로, 상기 플로팅 확산부(170)는 상기 게이트(140) 타측에 해당하는 상기 반도체 기판(100)의 내부에 LDD영역을 형성하고 상기 게이트(140) 타측벽에 스페이서를 형성한 후 제1 불순물을 이온주입하여 형성할 수도 있다. For example, the floating
상기와 같이 실시예는 트랜스퍼 트랜지스터의 광전하 전달특성을 향상시키기 위하여 트랜스퍼 트랜지스터의 게이트(140) 내부에 도핑분포를 다르게 형성하였다. As described above, the embodiment has differently formed doping distributions in the
구체적으로 상기 채널영역(120)의 중앙을 기준으로 그 일측에 해당하는 상기 게이트(140)의 길이방향 전체에 제1 도핑층(151) 및 제2 도핑층(152)을 형성하여 상기 채널영역(120)과 근접하도록 형성하였다. 그리고, 상기 게이트(140)의 나머지 영역에는 상기 제1 도핑층(151)과 동일한 깊이를 가지는 제3 도핑층(153)을 형성하여 상기 채널영역(120)과 제1 너비(D1) 만큼의 이격거리를 가지도록 형성하였다. In detail, the first doped
상기 포토다이오드(160)와 인접하는 영역은 전압(Low Vth)에 의하여 턴온되도록 상기 제1 및 제2 도핑층(151,152)이 적층된 구조로 이루어지고, 상기 포토다이오드(160)와 이격되는 영역은 고전압(High Vth)에 의하여 턴온되도록 제3 도핑층(153)만을 형성한 것이다. 상기 제1 및 제2 도핑층(151,152)이 형성된 게이트(140) 내부는 도핑농도가 균일해지므로 공핍(depletion) 영역이 줄어들어 전압강하가 줄어들 수 있게 된다. 반면에 상기 제3 도핑층(153)이 형성된 게이트(140) 내부는 상대적으로 전압강하가 크게 발생될 수 있게 된다. 이에 따라 상기 포토다이오드(160)와 인접하는 게이트(140)의 제1, 제2 도핑층(151,152)이 턴온 되도록 만 들어 일단 광전하 시그널(signal)을 상기 채널영역(120)의 중앙으로 옮겨놓고 상기 게이트(140)의 제3 도핑층(153)이 턴온되도록 고전압(High Vth)을 인가하면 상기 채널영역(120)이 완전히 연결될 수 있다. 이때 상기 게이트(140) 전압이 상승함에 따라 전류양이 증가하므로 이미지센서의 광특성이 가장 좋은 게이트 인가전압 조건을 찾을 수 있게 된다. The region adjacent to the
이에 따라 상기 게이트(140)에 인가되는 전압은 상기 제3 도핑층(153)에 해당하는 채널영역(120)을 동작시키는 고전압(High Vth)이 기준이 될 수 있다. Accordingly, the voltage applied to the
일반적으로 트랜스퍼 트랜지스터의 채널 입구에서의 배리어(barrier)는 포토다이오드 캐패시터(Photodiode capacitor) 형성을 위해 임플란트(implant)하는 도즈(dose)량에 따라 쉽게 변경될 수 있으므로 트레이드-오프(trade-off)인 이미지 래그(Image lag)와 다크 시그널(dark signal)을 동시에 줄이기 곤란했지만, 실시예에서는 포텐셜 배리어(Potential barrier)가 포토다이오드(160)와 이격된 상기 채널영역(120)의 중앙으로 이동함으로써 게이트(140) 전압의 최적화를 통해 광전하 전송특성을 향상시킬 수 있다. In general, the barrier at the channel inlet of a transfer transistor is a trade-off because it can easily be changed depending on the amount of dose implanted to form a photodiode capacitor. Although it is difficult to simultaneously reduce the image lag and the dark signal, in the embodiment, the potential barrier is moved to the center of the
또한, 포텐셜 배리어(Potential barrier)가 채널영역(120)의 중앙으로 이동하여 포토다이오드(160)의 도핑농도를 증가시켜 캐패시티를 향상시킬 수 있다. In addition, the potential barrier may move to the center of the
이상에서 설명한 실시예는, 전술한 실시예 및 도면에 의해 한정되는 것이 아니고 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The above-described embodiments are not limited to the above-described embodiments and drawings, and various substitutions, modifications, and changes can be made without departing from the spirit and scope of the present invention. It will be clear to those who have it.
도 1은 일반적인 이미지센서의 단위픽셀을 나타내는 회로도이다.1 is a circuit diagram illustrating a unit pixel of a general image sensor.
도 2는 도 1의 레이아웃을 나타내는 도면이다.FIG. 2 is a diagram illustrating a layout of FIG. 1.
도 3은 도 2의 A-A'선 단면도이다.3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
도 4 내지 도 8은 실시예에 따른 이미지센서의 단위픽셀 제조공정을 나타내는 도면이다. 4 to 8 are views illustrating a process of manufacturing a unit pixel of an image sensor according to an embodiment.
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080134604A KR20100076523A (en) | 2008-12-26 | 2008-12-26 | Unit pixel in image sensor and method for manufacturing thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080134604A KR20100076523A (en) | 2008-12-26 | 2008-12-26 | Unit pixel in image sensor and method for manufacturing thereof |
Publications (1)
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KR20100076523A true KR20100076523A (en) | 2010-07-06 |
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Family Applications (1)
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KR1020080134604A KR20100076523A (en) | 2008-12-26 | 2008-12-26 | Unit pixel in image sensor and method for manufacturing thereof |
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2008
- 2008-12-26 KR KR1020080134604A patent/KR20100076523A/en not_active Application Discontinuation
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Legal Events
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---|---|---|---|
WITN | Withdrawal due to no request for examination |