KR20100076324A - Method of forming contact plugs - Google Patents

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Abstract

PURPOSE: A contact plug forming method of a semiconductor device is provided to suppress the resistance increase of a contact plug by preventing voids from being generated inside a contact hole. CONSTITUTION: An inter-layer insulating film(202) is formed on a semiconductor substrate(200). A contact hole(H) is formed in the inter-layer insulating film. A first conductive film(208) is filled inside the contact hole. A second conductive film(210) is formed on the top of the first conductive film and the inter-layer insulating film. A contact plug is formed inside the contact hole by changing the phase of the first conductive film and the second conductive film.

Description

반도체 소자의 콘택 플러그 형성방법{Method of forming contact plugs}Method of forming contact plugs of semiconductor device

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 드레인 콘택 플러그의 전기적 특성 열화를 방지하기 위한 반도체 소자의 콘택 플러그 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly to a method of forming a contact plug of a semiconductor device for preventing deterioration of electrical characteristics of a drain contact plug.

반도체 소자는 서로 다른 층(layer)에 형성된 하부구조와 상부구조를 전기적으로 연결하기 위한 콘택 플러그(contact plug)를 포함한다. 예를 들면, 접합영역(junction)을 하부구조라 하고, 상부 금속배선을 상부구조라 할 때, 콘택 플러그는 접합영역과 상부 금속배선 사이에 형성되어, 이들을 전기적으로 연결한다. The semiconductor device includes a contact plug for electrically connecting the substructure and the superstructure formed in different layers. For example, when a junction is referred to as a substructure and an upper metal interconnection is referred to as an upper structure, a contact plug is formed between the junction region and the upper metal interconnection to electrically connect them.

한편, 반도체 소자의 집적도가 증가함에 따라, 콘택 홀(contact hole)의 종횡비(aspect ratio)가 증가하면서 콘택 플러그를 형성하기가 점차 어려워지고 있다. 이에 대해, 사진을 참조하여 설명하면 다음과 같다. Meanwhile, as the degree of integration of semiconductor devices increases, it is becoming increasingly difficult to form contact plugs as the aspect ratio of contact holes increases. This will be described below with reference to the photograph.

도 1은 종래의 콘택 플러그의 문제점을 설명하기 위한 사진이다.1 is a photograph illustrating a problem of a conventional contact plug.

도 1을 참조하면, 반도체 소자 중에서 비휘발성 소자(non-volatile device) 에 대해서 설명하면 다음과 같다. 비휘발성 소자는 다수개의 스트링(string)들을 포함한다. 각각의 스트링은 드레인 셀렉트 트랜지스터(drain select transistor)들을 포함하는데, 드레인 셀렉트 트랜지스터들 사이의 접합영역 상에 드레인 콘택 플러그(drain contact plug; 10)가 형성된다. 반도체 소자의 집적도가 증가할수록 드레인 콘택 플러그(10)의 폭(width) 및 층간 절연막(20)의 폭도 매우 좁아진다. Referring to FIG. 1, a non-volatile device among semiconductor devices will be described. The nonvolatile device includes a plurality of strings. Each string includes drain select transistors, wherein a drain contact plug 10 is formed on the junction region between the drain select transistors. As the degree of integration of semiconductor devices increases, the width of the drain contact plug 10 and the width of the interlayer insulating film 20 also become very narrow.

특히, 콘택 홀의 종횡비가 증가하면, 콘택 홀의 내부에 도전물질을 채우는 갭필(gap-fill) 공정이 어려워질 수 있다. 구체적으로 설명하면, 콘택 홀의 내부를 도전물질로 완전히 채우지 못하여, 드레인 콘택 플러그(10)의 내부에 보이드(void)가 발생할 수 있다. 보이드(void)가 발생하면 콘택 플러그의 저항이 증가할 수 있고, 이에 따라 반도체 소자의 신뢰도가 저하되거나 오동작이 발생할 수도 있다. In particular, when the aspect ratio of the contact hole is increased, a gap-fill process of filling a conductive material in the contact hole may be difficult. In detail, voids may occur in the drain contact plug 10 because the contact hole may not be completely filled with a conductive material. If voids occur, the resistance of the contact plug may increase, thereby lowering the reliability of the semiconductor device or malfunctioning.

본 발명이 해결하고자 하는 과제는, 스텝 커버리지(step coverage)가 우수한 물질로 콘택 홀의 저면을 채우고, 그 상부에 금속물질을 형성한 후, 콘택 홀 내에 채워진 두 물질을 혼합시켜 콘택 플러그를 형성할 수 있다. The problem to be solved by the present invention is to fill the bottom of the contact hole with a material having excellent step coverage, and to form a metal material on the top, and then to form a contact plug by mixing the two materials filled in the contact hole have.

본 발명의 일 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은, 반도체 기판 상에 층간 절연막을 형성한다. 층간 절연막에 콘택 홀을 형성한다. 콘택 홀의 내부에 제1 도전막을 채운다. 제1 도전막 및 층간 절연막의 상부에 제2 도전막을 형성한다. 제1 도전막 및 제2 도전막의 상변화를 일으켜 콘택 홀의 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법으로 이루어진다. In the method for forming a contact plug of a semiconductor device according to an embodiment of the present disclosure, an interlayer insulating layer is formed on a semiconductor substrate. Contact holes are formed in the interlayer insulating film. The first conductive film is filled in the contact hole. A second conductive film is formed over the first conductive film and the interlayer insulating film. And forming a contact plug in the contact hole by causing a phase change between the first conductive film and the second conductive film.

제1 도전막은 폴리실리콘막으로 형성하고, 제2도전막은 코발트(cobalt; Co)막으로 형성한다. 또한, 콘택 플러그를 형성하는 단계는 열처리 공정으로 실시한다. The first conductive film is formed of a polysilicon film, and the second conductive film is formed of a cobalt (Co) film. In addition, the step of forming the contact plug is carried out in a heat treatment process.

본 발명의 다른 실시 예에 따른 반도체 소자의 콘택 플러그 형성방법은, 반도체 기판 상에 콘택 홀이 형성된 층간 절연막을 형성한다. 콘택 홀의 내부에 폴리실리콘막을 형성한다. 폴리실리콘막의 높이를 낮춘다. 폴리실리콘막 및 층간 절연막의 상부에 코발트막을 형성한다. 콘택 홀의 내부에 코발트 실리사이드막을 형성 하기 위한 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법으로 이루어진다. In the method for forming a contact plug of a semiconductor device according to another exemplary embodiment of the present disclosure, an interlayer insulating layer having contact holes formed on a semiconductor substrate is formed. A polysilicon film is formed inside the contact hole. Lower the height of the polysilicon film. A cobalt film is formed over the polysilicon film and the interlayer insulating film. A method of forming a contact plug of a semiconductor device, the method including performing a heat treatment process for forming a cobalt silicide layer in a contact hole.

폴리실리콘막을 형성하는 단계 이전에, 콘택 홀을 포함한 층간 절연막의 표면을 따라 장벽막을 형성하는 단계를 더 포함한다. 이때, 장벽막은 CoSi막으로 형성한다. Prior to forming the polysilicon film, the method further includes forming a barrier film along the surface of the interlayer insulating film including the contact hole. At this time, the barrier film is formed of a CoSi film.

폴리실리콘막의 높이를 낮추는 단계는, 콘택 홀의 높이의 70% 내지 80%로 폴로실리콘막이 잔류되도록 식각 공정을 실시한다. In the step of lowering the height of the polysilicon film, an etching process is performed such that the polysilicon film remains at 70% to 80% of the height of the contact hole.

열처리 공정은, 코발트막과 폴리실리콘막이 상변화되어 CoSi막을 형성하기 위한 제1 열처리 공정을 실시하고, CoSi막을 코발트 실리사이드막인 CoSi2막으로 변형하기 위한 제2 열처리 공정을 실시하는 단계를 포함한다. The heat treatment process includes performing a first heat treatment process for forming a CoSi film by changing the cobalt film and the polysilicon film, and performing a second heat treatment process for transforming the CoSi film into a CoSi 2 film which is a cobalt silicide film. .

제1 열처리 공정을 실시하는 단계는 코발트막의 상부에 캡핑막을 형성한 후 실시한다. 이때, 캡핑막은 TiN막으로 형성한다. The step of performing the first heat treatment process is performed after the capping film is formed on the cobalt film. At this time, the capping film is formed of a TiN film.

제2 열처리 공정은 캡핑막 및 코발트막을 제거한 후 실시한다. 제1 열처리 공정은 450℃ 내지 600℃의 온도를 가하여 실시하고, 제2 열처리 공정은 800℃ 내지 950℃의 온도를 가하여 실시한다. The second heat treatment step is performed after removing the capping film and the cobalt film. The first heat treatment step is performed by applying a temperature of 450 ° C to 600 ° C, and the second heat treatment step is performed by adding a temperature of 800 ° C to 950 ° C.

본 발명은, 스텝 커버리지(step coverage)가 우수한 물질로 콘택 홀의 저면을 채우고, 그 상부에 금속물질을 형성한 후, 콘택 홀 내에 채워진 두 물질을 혼합 시켜 콘택 플러그를 형성할 수 있다. 특히, 콘택 홀의 내부에 보이드의 발생을 방지할 수 있으므로, 콘택 플러그의 저항 증가를 억제할 수 있다. 이로써, 반도체 소자의 신뢰도를 개선할 수 있다. According to the present invention, a contact plug may be formed by filling a bottom surface of a contact hole with a material having excellent step coverage, forming a metal material thereon, and then mixing two materials filled in the contact hole. In particular, since the generation of voids in the contact hole can be prevented, an increase in the resistance of the contact plug can be suppressed. As a result, the reliability of the semiconductor device can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다.2A to 2J are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the present invention.

도 2a를 참조하면, 비휘발성 소자(non-volatile device)를 예를 들어 설명하면 다음과 같다. 반도체 기판(200)의 상부에 제1 층간 절연막(202)을 형성한다. 구체적으로, 반도체 기판(200)의 상부에는 메모리 셀들(미도시) 및 셀렉트 트랜지스터들(미도시)이 형성되고, 이어서, 메모리 셀들 및 셀렉트 트랜지스터들이 모두 덮이도록 제1 층간 절연막(202)을 형성한다. 제1 층간 절연막(202)은 산화막으로 형성할 수 있다. Referring to FIG. 2A, a non-volatile device is described as an example. The first interlayer insulating layer 202 is formed on the semiconductor substrate 200. Specifically, memory cells (not shown) and select transistors (not shown) are formed on the semiconductor substrate 200, and then a first interlayer insulating layer 202 is formed to cover all of the memory cells and the select transistors. . The first interlayer insulating film 202 may be formed of an oxide film.

도 2b를 참조하면, 제1 층간 절연막(202)의 상부에 콘택 홀(H)을 형성하기 위한 하드 마스크 패턴(204)을 형성한다. 하드 마스크 패턴(204)에 따라 식각 공정 을 실시하여 제1 층간 절연막(202)에 콘택 홀(H)을 형성한다. 콘택 홀(H)은 저면으로 반도체 기판(200)의 일부가 드러나도록 형성하는 것이 바람직하다. 콘택 홀(H)을 형성한 후에는, 식각 공정 시 발생할 수 있는 잔류물을 제거하기 위한 클리닝(cleaning) 공정을 실시할 수 있다. 이어서, 콘택 홀(H)의 내부로 노출된 반도체 기판(200)에 접합영역(200a)을 형성하기 위한 이온주입 공정을 실시한다. Referring to FIG. 2B, a hard mask pattern 204 for forming a contact hole H is formed on the first interlayer insulating layer 202. An etching process is performed according to the hard mask pattern 204 to form the contact hole H in the first interlayer insulating layer 202. The contact hole H is preferably formed such that a part of the semiconductor substrate 200 is exposed to the bottom. After the contact hole H is formed, a cleaning process may be performed to remove residues that may occur during the etching process. Subsequently, an ion implantation process is performed to form the junction region 200a in the semiconductor substrate 200 exposed into the contact hole H.

도 2c를 참조하면, 하드 마스크 패턴(204)을 제거한다. 이어서, 콘택 홀(H)을 포함한 반도체 기판(200) 및 제1 층간 절연막(202)의 표면을 따라 장벽막(206)을 형성한다. 장벽막(206)은 후속 콘택 홀(H)의 내부에 형성할 물질을 고려하여 CoSi막으로 형성하는 것이 바람직하다. 구체적으로, 장벽막(206)은 화학적 기상 증착법(chemical vapor deposition; CVD)으로 형성할 수 있고, 30Å 내지 75Å의 두께로 형성할 수 있다. Referring to FIG. 2C, the hard mask pattern 204 is removed. Next, the barrier film 206 is formed along the surfaces of the semiconductor substrate 200 including the contact hole H and the first interlayer insulating film 202. The barrier film 206 is preferably formed of a CoSi film in consideration of a material to be formed in the subsequent contact hole H. Specifically, the barrier film 206 may be formed by chemical vapor deposition (CVD), and may be formed to have a thickness of 30 kPa to 75 kPa.

도 2d를 참조하면, 장벽막(206)이 형성된 콘택 홀(H)의 내부에 제1 도전막(208)을 형성한다. 제1 도전막(208)은 콘택 홀(H)의 내부에 보이드(void)의 발생을 방지하기 위하여 스텝 커버리지(step coverage)가 우수한 물질로 형성하는 것이 바람직하며, 예를 들면 폴리실리콘막으로 형성할 수 있다. 특히, 콘택 홀(H)의 내부를 충분히 채우기 위하여 제1 도전막(208)은 제1 층간 절연막(202)의 상부 영역이 모두 덮이도록 형성하는 것이 바람직하다. Referring to FIG. 2D, the first conductive layer 208 is formed in the contact hole H where the barrier layer 206 is formed. The first conductive layer 208 is preferably formed of a material having excellent step coverage in order to prevent generation of voids in the contact hole H. For example, the first conductive layer 208 is formed of a polysilicon layer. can do. In particular, in order to sufficiently fill the inside of the contact hole H, the first conductive layer 208 is preferably formed so that the upper region of the first interlayer insulating layer 202 is covered.

도 2e를 참조하면, 제1 도전막(208)이 콘택 홀(H) 내에서 콘택 홀(H) 높이의 70% 내지 80%가 잔류하도록 식각 공정을 실시한다. 예를 들면, 장벽막(206)보다 제1 도전막(208)의 식각 속도가 빠른 식각 공정을 실시하여, 제1 층간 절연막(202) 상부에 형성된 장벽막(206)을 노출시키고, 콘택 홀(H) 내에 잔류하는 제1 도전막(208)의 높이를 낮출 수 있다. 또는, 제1 층간 절연막(202) 상부의 장벽막(206)이 노출되도록 평탄화 공정을 실시한 후, 콘택 홀(H) 내부에 형성된 제1 도전막(208)의 높이를 낮출 수도 있다. 식각 공정을 수행하는 동안, 노출되는 장벽막(206)의 일부도 함께 제거될 수도 있다.Referring to FIG. 2E, the first conductive layer 208 may be etched such that 70% to 80% of the height of the contact hole H may remain in the contact hole H. For example, the etching process of the first conductive film 208 is faster than that of the barrier film 206, thereby exposing the barrier film 206 formed on the first interlayer insulating film 202 to expose the contact hole ( The height of the first conductive film 208 remaining in H) can be lowered. Alternatively, the planarization process may be performed such that the barrier layer 206 on the first interlayer insulating layer 202 is exposed, and then the height of the first conductive layer 208 formed in the contact hole H may be lowered. During the etching process, some of the exposed barrier film 206 may also be removed.

도 2f를 참조하면, 제1 도전막(208) 및 장벽막(206)의 상부에 제2 도전막(210)을 형성한다. 제2 도전막(210)은 코발트(cobalt; Co)막으로 형성하는 것이 바람직하다. 구체적으로, 제2 도전막(210)은 콘택 홀(H) 내부에서 제1 도전막(208)의 상부가 충분히 채워지도록, 제1 층간 절연막(202)의 상부 영역이 모두 덮이도록 형성하는 것이 바람직하다. 예를 들면, 제2 도전막(210)은 화학적 기상 증착법(CVD) 또는 물리적 기상 증착법(physical vapor deposition; PVD)으로 200Å 내지 300Å의 두께로 형성할 수 있다. Referring to FIG. 2F, a second conductive layer 210 is formed on the first conductive layer 208 and the barrier layer 206. The second conductive film 210 is preferably formed of a cobalt (Co) film. In detail, the second conductive layer 210 may be formed to cover the upper region of the first interlayer insulating layer 202 so that the upper portion of the first conductive layer 208 is sufficiently filled in the contact hole H. Do. For example, the second conductive layer 210 may be formed to have a thickness of 200 kPa to 300 kPa by chemical vapor deposition (CVD) or physical vapor deposition (PVD).

이어서, 후속 실시할 열처리 공정 시 코발트 성분이 아웃개싱(out-gassing)되는 현상을 방지하기 위하여, 제2 도전막(210)의 상부에 캡핑막(212)을 형성한다. 캡핑막(212)은 TiN막으로 형성하는 것이 바람직하며, 100Å 내지 150Å의 두께로 형성할 수 있다. Subsequently, the capping layer 212 is formed on the second conductive layer 210 to prevent out-gassing of the cobalt component during the subsequent heat treatment process. The capping film 212 is preferably formed of a TiN film, and may be formed to a thickness of 100 kPa to 150 kPa.

도 2g를 참조하면, 제1 도전막(208)과 제2 도전막(210)을 혼합시키기 위한 제1 열처리 공정을 실시한다. 구체적으로, 제1 열처리 공정을 실시하여, 제2 도전막(210)의 코발트 성분이 제1 도전막(208)의 폴리실리콘으로 확산되도록 한다. 이때, 폴리실리콘 성분이 코발트로 확산될 수도 있으나, 폴리실리콘으로 코발트가 확 산되는 속도가 더 빠르므로 콘택 홀(H)내부의 제1 도전막(208) 및 제2 도전막(210)의 상변화를 이용하여 콘택 홀(H)의 내부에 CoSi막(208a)이 형성되도록 한다.Referring to FIG. 2G, a first heat treatment process for mixing the first conductive film 208 and the second conductive film 210 is performed. Specifically, the first heat treatment process is performed to allow the cobalt component of the second conductive film 210 to diffuse into the polysilicon of the first conductive film 208. At this time, although the polysilicon component may be diffused into cobalt, the rate of diffusion of cobalt into polysilicon is faster, so that the phases of the first conductive layer 208 and the second conductive layer 210 in the contact hole H may be increased. The CoSi film 208a is formed inside the contact hole H by using the change.

이를 위해, 제1 열처리 공정은 450℃ 내지 600℃의 온도 범위 내에서 실시하는 것이 바람직하다. To this end, the first heat treatment step is preferably carried out within a temperature range of 450 ℃ to 600 ℃.

도 2h를 참조하면, 캡핑막(212) 및 상변화되지 않은 제2 도전막(210)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 CoSi막(208a)보다 제2 도전막(210)에 대한 식각 속도가 더 빠른 조건으로 실시하는 것이 바람직하다. 식각 공정을 실시하여 제1 층간 절연막(202)을 노출시킨다. 한편, 콘택 홀(h) 영역 외의 제1 층간 절연막(202) 상부가 노출되지 않는 경우, 제1 층간 절연막(202)의 상부가 노출되도록 평탄화 공정(CMP)을 더 수행할 수 있다. Referring to FIG. 2H, an etching process for removing the capping layer 212 and the second conductive layer 210 that is not phase changed is performed. The etching process may be performed under conditions in which the etching rate with respect to the second conductive film 210 is faster than that of the CoSi film 208a. An etching process is performed to expose the first interlayer insulating film 202. If the upper portion of the first interlayer insulating layer 202 outside the contact hole h region is not exposed, the planarization process CMP may be further performed to expose the upper portion of the first interlayer insulating layer 202.

도 2i를 참조하면, CoSi막(208a)의 상변화를 발생시켜 CoSi2(코발트 실리사이드막; 208b)막으로 변형시키기 위한 제2 열처리 공정을 실시한다. 이때, 장벽막(206)도 상변화를 일으켜 CoSi2막(208b)이 될 수 있다. 제2 열처리 공정은 제1 열처리 공정보다 더 높은 온도를 가하여 실시하는 것이 바람직다. 예를 들면, 제2 열처리 공정은 800℃ 내지 950℃의 온도를 가하여 실시할 수 있다. 이로써, CoSi2막(208b)은 콘택 플러그가 된다.Referring to FIG. 2I, a second heat treatment process is performed to generate a phase change of the CoSi film 208a and transform it into a CoSi 2 (cobalt silicide film; 208b) film. At this time, the barrier film 206 may also change phase to become a CoSi 2 film 208b. The second heat treatment step is preferably performed by applying a higher temperature than the first heat treatment step. For example, the second heat treatment step may be performed by applying a temperature of 800 ° C to 950 ° C. As a result, the CoSi 2 film 208b becomes a contact plug.

도 2j를 참조하면, CoSi2막(208b) 및 제1 층간 절연막(202)의 상부에 제2 층간 절연막(214)을 형성한다. Referring to FIG. 2J, a second interlayer insulating film 214 is formed on the CoSi 2 film 208b and the first interlayer insulating film 202.

상술한 바와 같이, 일반적으로 콘택 플러그로 사용되는 텅스텐(W) 대신에, 폴리실리콘과 코발트의 상변화를 이용하여 형성된 CoSi2막(208b)으로 콘택 플러그를 형성함으로써, 콘택 플러그 내에 보이드(void)의 발생을 방지할 수 있다. 이에 따라, 콘택 플러그의 저항 증가를 억제하여 반도체 소자의 신뢰도를 개선할 수 있다. As described above, instead of tungsten (W) which is generally used as a contact plug, voids are formed in the contact plug by forming a contact plug with a CoSi 2 film 208b formed by using a phase change of polysilicon and cobalt. Can be prevented. Accordingly, an increase in resistance of the contact plug can be suppressed to improve reliability of the semiconductor device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 콘택 플러그의 문제점을 설명하기 위한 사진이다.1 is a photograph illustrating a problem of a conventional contact plug.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다.2A to 2J are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 200a : 접합영역200: semiconductor substrate 200a: junction region

202 : 제1 층간 절연막 204 : 하드 마스크 패턴202: First interlayer insulating film 204: Hard mask pattern

206 : 장벽막 208 : 제1 도전막206: barrier film 208: first conductive film

208a : CoSi막 208b : CoSi2막208a: CoSi film 208b: CoSi 2 film

210 : 제2 도전막 212 : 캡핑막210: second conductive film 212: capping film

214 : 제2 층간 절연막 H : 콘택 홀214: second interlayer insulating film H: contact hole

Claims (14)

반도체 기판 상에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막에 콘택 홀을 형성하는 단계;Forming a contact hole in the interlayer insulating film; 상기 콘택 홀의 내부에 제1 도전막을 채우는 단계;Filling a first conductive layer in the contact hole; 상기 제1 도전막 및 상기 층간 절연막의 상부에 제2 도전막을 형성하는 단계; 및Forming a second conductive film on the first conductive film and the interlayer insulating film; And 상기 제1 도전막 및 상기 제2 도전막의 상변화를 일으켜 상기 콘택 홀의 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.And forming a contact plug in the contact hole by causing a phase change between the first conductive film and the second conductive film. 제1항에 있어서,The method of claim 1, 상기 제1 도전막은 폴리실리콘막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.The first conductive film is a contact plug forming method of a semiconductor device formed of a polysilicon film. 제1항에 있어서,The method of claim 1, 상기 제2도전막은 코발트(cobalt; Co)막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.The second conductive layer is formed of a cobalt (Cobalt; Co) film contact plug forming method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 콘택 플러그를 형성하는 단계는 열처리 공정을 실시하는 반도체 소자의 콘택 플러그 형성방법.The forming of the contact plug may include performing a heat treatment process. 반도체 기판 상에 콘택 홀이 형성된 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having contact holes formed on the semiconductor substrate; 상기 콘택 홀의 내부에 폴리실리콘막을 형성하는 단계;Forming a polysilicon film in the contact hole; 상기 폴리실리콘막의 높이를 낮추는 단계;Lowering the height of the polysilicon film; 상기 폴리실리콘막 및 상기 층간 절연막의 상부에 코발트막을 형성하는 단계; 및Forming a cobalt film on the polysilicon film and the interlayer insulating film; And 상기 콘택 홀의 내부에 코발트 실리사이드막을 형성하기 위한 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.And forming a cobalt silicide film in the contact hole. 제5항에 있어서,The method of claim 5, 상기 폴리실리콘막을 형성하는 단계 이전에, 상기 콘택 홀을 포함한 상기 층간 절연막의 표면을 따라 장벽막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.And forming a barrier film along a surface of the interlayer insulating film including the contact hole before the forming of the polysilicon film. 제6항에 있어서,The method of claim 6, 상기 장벽막은 CoSi막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.And the barrier film is formed of a CoSi film. 제5항에 있어서,The method of claim 5, 상기 폴리실리콘막의 높이를 낮추는 단계는, 상기 콘택 홀의 높이의 70% 내지 80%로 상기 폴로실리콘막이 잔류되도록 식각 공정을 실시하는 반도체 소자의 콘택 플러그 형성방법.The lowering of the height of the polysilicon layer may include performing an etching process so that the polysilicon layer remains at 70% to 80% of the height of the contact hole. 제5항에 있어서, 상기 열처리 공정은,The method of claim 5, wherein the heat treatment step, 상기 코발트막과 상기 폴리실리콘막이 상변화되어 CoSi막을 형성하기 위한 제1 열처리 공정을 실시하는 단계; 및Performing a first heat treatment process for forming a CoSi film by phase-changing the cobalt film and the polysilicon film; And 상기 CoSi막을 상기 코발트 실리사이드막인 CoSi2막으로 변형하기 위한 제2 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.And performing a second heat treatment process for transforming the CoSi film into a CoSi 2 film, which is the cobalt silicide film. 제9항에 있어서,10. The method of claim 9, 상기 제1 열처리 공정을 실시하는 단계는 상기 코발트막의 상부에 캡핑막을 형성한 후 실시하는 반도체 소자의 콘택 플러그 형성방법.The performing of the first heat treatment process is performed after forming a capping layer on the cobalt layer. 제10항에 있어서,The method of claim 10, 상기 캡핑막은 TiN막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.And the capping film is formed of a TiN film. 제10항에 있어서,The method of claim 10, 상기 제2 열처리 공정은 상기 캡핑막 및 상기 코발트막을 제거한 후 실시하는 반도체 소자의 콘택 플러그 형성방법.And the second heat treatment step is performed after removing the capping film and the cobalt film. 제9항에 있어서,10. The method of claim 9, 상기 제1 열처리 공정은 450℃ 내지 600℃의 온도를 가하여 실시하는 반도체 소자의 콘택 플러그 형성방법.The first heat treatment step is a contact plug forming method of a semiconductor device performed by applying a temperature of 450 ℃ to 600 ℃. 제9항에 있어서,10. The method of claim 9, 상기 제2 열처리 공정은 800℃ 내지 950℃의 온도를 가하여 실시하는 반도체 소자의 콘택 플러그 형성방법.The second heat treatment step is a contact plug forming method of a semiconductor device performed by applying a temperature of 800 ℃ to 950 ℃.
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