KR20100074003A - Method for fabricating cylinder type capacitor - Google Patents

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Abstract

PURPOSE: A method for forming a cylindrical capacitor is provided to secure large capacitance by preventing a cylindrical bottom electrode from inclining to one side. CONSTITUTION: A mold layer(1330) with an opening hole is formed on a semiconductor substrate. A bottom electrode layer following a profile of the opening hole is formed on the mold layer. A silicon oxide liner layer(1631) is formed on the bottom electrode layer. The bottom electrode layer and the silicon oxide liner layer of the upper side of the mold layer are selectively removed and then are divided into the bottom electrodes and the residue of the silicon oxide liner layer covering one side of the bottom electrode. Both sides of the bottom electrode are exposed by selectively removing the mold layer and the residue of the silicon oxide liner layer. A dielectric layer and a top electrode are formed on the bottom electrode.

Description

실린더형 커패시터 형성 방법{Method for fabricating cylinder type capacitor}Method for fabricating cylinder type capacitor

본 발명은 반도체 소자에 관한 것으로, 특히, 정전 용량을 확보할 수 있는 실린더(cylinder)형 커패시터(capacitor) 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a cylinder type capacitor capable of securing a capacitance.

반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터 형성 방법의 개발이 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 개선된 메모리 동작을 위해 커패시턴스 값을 보다 더 크게 확보하는 것이 요구되고 있다. As the degree of integration of semiconductor devices increases and design rules sharply decrease, development of a capacitor formation method capable of securing greater capacitance within a limited area is required. In DRAM devices in which cell transistors and cell capacitors constitute a unit memory cell, it is required to secure a larger capacitance value for improved memory operation.

제한된 면적 내에서 커패시턴스 값을 더 확보하기 위해서, 실린더 형태(cylindric type)로 하부 전극(storage node)을 형성하여 커패시터의 유효 표면적을 증가시키는 방안이 고려될 수 있다. 실린더 형태의 하부 전극 높이를 증가시키고, 실린더 하부 전극의 내벽뿐만 아니라 외벽 또한 노출시켜 유전층에 접촉하게 유도함으로써, 유전층의 유효 면적을 증가시킬 수 있다. In order to further secure the capacitance value within the limited area, a method of increasing the effective surface area of the capacitor by forming a storage node in a cylindrical type may be considered. The effective area of the dielectric layer can be increased by increasing the height of the lower electrode in the form of a cylinder and inducing contact with the dielectric layer by exposing not only the inner wall but also the outer wall of the cylinder lower electrode.

실린더 전극의 높이가 높아지고 실린더 전극들 사이의 간격이 협소하게 설정되고 있어, 실린더 전극의 외벽을 노출시키는 습식 식각 과정 또는 딥아웃(dip out) 과정에서 실린더 전극들이 쓰러지거나 기울어지는 현상이 유발되고 있다. 이에 따라, 실린더 전극의 높이 증가가 제한되어 정전 용량의 확보에 제약이 유발되고 있다. 실린더 형태의 커패시터가 보다 높은 정전 용량을 확보하기 위해서, 실린더 전극이 기울어지는 현상을 억제하는 방법의 개발이 우선적으로 요구되고 있다. The height of the cylinder electrodes is increased and the spacing between the cylinder electrodes is set to be narrow, causing the cylinder electrodes to fall or tilt during the wet etching process or dip out process that exposes the outer wall of the cylinder electrode. . Accordingly, the height increase of the cylinder electrode is limited, causing a restriction in securing the capacitance. In order to ensure a higher capacitance of the cylinder-type capacitor, development of a method of suppressing the phenomenon that the cylinder electrode is inclined is required first.

또한, 실린더 하부 전극의 종횡비(aspect ratio)가 증가함에 따라, 실린더 하부 전극을 분리시키는 과정에 희생층으로 도입되는 유기물이 실린더 하부 전극 내측의 오목한 부분에 잔류될 확률이 증가되고 있다. 이러한 유기물의 잔류는 후속 고온 열처리 또는 어닐링(annealing) 공정에서 유기물의 버닝(burning)을 야기하고, 유기물에 의한 웨이퍼 및 공정 챔버(camber) 장비의 오염이 야기될 수 있다. In addition, as the aspect ratio of the lower cylinder electrode increases, the probability that the organic material introduced into the sacrificial layer in the process of separating the lower cylinder electrode remains in the concave portion inside the lower cylinder electrode. Residual of such organics may cause burning of organics in subsequent high temperature heat treatment or annealing processes, and contamination of wafers and process chamber equipment by organics may result.

한편, 실린더 하부 전극을 분리하는 식각 과정에서 하부 전극을 위한 층, 특히, 실린더 내부에 형성되는 층 부분이 원하지 않게 식각되어 소실되거나 또는 하부 전극의 측면이나 바닥 부분이 얇아지는 현상이 유발될 수 있다. 이러한 식각에 의해 두께가 얇아지는 현상은 하부 전극이 안정성을 취약하게 만들고, 하부 전극의 신뢰성을 저하시키는 요인으로 작용할 수 있다. On the other hand, during the etching process of separating the cylinder lower electrode, the layer for the lower electrode, in particular, the portion of the layer formed inside the cylinder may be undesirably etched and lost, or the side or bottom of the lower electrode may become thin. . The thinning due to the etching may make the lower electrode weaker in stability and may act as a factor of lowering the reliability of the lower electrode.

본 발명은 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있으며, 유기물 오염을 억제할 수 있고, 전극 분리 시 하부 전극의 손실을 억제할 수 있는 실린더형 커패시터 형성 방법을 제시하고자 한다. According to the present invention, the cylindrical lower electrode can be prevented from inclining to secure a larger capacitance, organic contamination can be suppressed, and the formation of a cylindrical capacitor capable of suppressing the loss of the lower electrode when the electrode is separated. I would like to present.

본 발명의 일 관점은, 반도체 기판 상에 오프닝홀(opening hole)들을 가지는 몰드(mold)층을 형성하는 단계; 상기 몰드층 상에 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극층을 형성하는 단계; 상기 하부 전극층 상에 실리콘 산화물 라이너(liner)층을 형성하는 단계; 상기 몰드층 상측의 상기 실리콘 산화물 라이너층 및 상기 하부 전극층 부분을 선택적으로 제거하여 하부 전극들 및 상기 하부 전극의 일 측면을 덮어 보호하는 실리콘 산화물 라이너층 잔류 부분으로 분리시키는 단계; 상기 실리콘 산화물 라이너층 잔류 부분 및 상기 몰드층을 선택적으로 제거하여 상기 하부 전극의 양 측면들을 노출시키는 단계; 및 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법을 제시한다. One aspect of the invention, forming a mold layer having opening holes on the semiconductor substrate; Forming a lower electrode layer along the profile of the opening hole on the mold layer; Forming a silicon oxide liner layer on the lower electrode layer; Selectively removing portions of the silicon oxide liner layer and the lower electrode layer above the mold layer to separate the lower electrodes and the remaining portions of the silicon oxide liner layer covering and protecting one side of the lower electrode; Selectively removing the remaining portion of the silicon oxide liner layer and the mold layer to expose both sides of the lower electrode; And forming a dielectric layer and an upper electrode on the lower electrode.

상기 하부 전극층을 형성하는 단계는 티타늄(Ti)층을 포함하는 장벽금속층(barrier metal layer)을 증착하는 단계; 및 상기 티타늄층 상에 티타늄질화물(TiN)층을 포함하여 형성될 수 있다. The forming of the lower electrode layer may include depositing a barrier metal layer including a titanium (Ti) layer; And a titanium nitride (TiN) layer on the titanium layer.

상기 하부 전극들 및 실리콘 산화물 라이너층 잔류 부분으로 분리시키는 단계는 상기 실리콘 산화물 라이너층 및 상기 하부 전극층에 대해 건식 에치백(dry etch back) 과정을 수행하는 단계를 포함하고, 상기 건식 에치백 과정에서 상기 하부 전극의 측면 및 바닥은 상기 실리콘 산화물 라이너층에 의해 차폐 보호될 수 있다. The separating of the lower electrodes and the silicon oxide liner layer remaining portion may include performing a dry etch back process on the silicon oxide liner layer and the lower electrode layer, and in the dry etchback process. Sides and bottoms of the lower electrodes may be shielded and protected by the silicon oxide liner layer.

상기 실리콘 산화물 라이너층 잔류 부분 및 상기 몰드층은 습식 딥 아웃(dip out) 식각으로 함께 제거될 수 있다. The remaining portion of the silicon oxide liner layer and the mold layer may be removed together by wet dip out etching.

본 발명의 다른 일 관점은, 반도체 기판 상의 하부층을 관통하는 연결 콘택들을 형성하는 단계; 상기 연결 콘택을 덮는 몰드(mold)층 및 부유고정층의 스택(stack)을 형성하는 단계; 상기 스택을 관통하여 상기 연결 콘택들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계; 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극층을 형성하는 단계; 상기 하부 전극층 상에 실리콘 산화물 라이너(liner)층을 형성하는 단계; 상기 실리콘 산화물층 상에 레지스트(resist)층을 도포하는 단계; 상기 레지스트층 상에 상기 하부 전극층을 하부 전극으로 분리시키게 화학기계적연마(CMP)를 수행하는 단계; 상기 레지스트층의 잔류 부분을 스트립(strip)하는 단계; 상기 부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하여 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계; 상기 노출된 몰드층 및 상기 라이너층을 함께 제거하여 상기 하부 전극들의 외측벽 및 상기 하부 전극의 표면을 노출시키는 단계; 및 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법을 제시한다. According to another aspect of the present invention, there is provided a method of forming a semiconductor device, comprising: forming connection contacts penetrating an underlying layer on a semiconductor substrate; Forming a stack of a mold layer and a floating pinned layer covering the connection contact; Forming opening holes penetrating the stack to expose the connection contacts, respectively; Forming a lower electrode layer along a profile of the opening hole; Forming a silicon oxide liner layer on the lower electrode layer; Applying a resist layer on the silicon oxide layer; Performing chemical mechanical polishing (CMP) on the resist layer to separate the lower electrode layer into a lower electrode; Stripping the remaining portion of the resist layer; Selectively removing a portion of the floating layer to form a floating layer pattern for exposing a portion of the lower mold layer to fix upper ends of the lower electrodes; Removing the exposed mold layer and the liner layer together to expose the outer wall of the lower electrodes and the surface of the lower electrode; And forming a dielectric layer and an upper electrode on the lower electrode.

상기 몰드층은 상기 실리콘 산화물 라이너층과 함께 식각되게 실리콘 산화물층을 포함하여 형성될 수 있다. The mold layer may include a silicon oxide layer etched together with the silicon oxide liner layer.

상기 실리콘 산화물 라이너(liner)층을 형성하는 단계는 상기 하부 전극 상에 실리콘층을 증착하는 단계, 및 상기 실리콘층을 산화시키는 어닐링(annealing) 단계를 포함할 수 있다. The forming of the silicon oxide liner layer may include depositing a silicon layer on the lower electrode, and annealing to oxidize the silicon layer.

상기 실리콘층은 30Å 내지 60Å 두께로 증착될 수 있다. The silicon layer may be deposited to a thickness of 30 Å to 60 Å.

상기 레지스트층을 스트립(strip)하는 단계는 상기 레지스트층에 플라즈마(plasma)를 인가하여 애슁(ashing)하는 단계를 포함하고, 상기 라이너층의 제거 시 상기 레지스트층이 애슁되지 않고 잔류하는 부분이 함께 제거될 수 있다. Stripping the resist layer may include ashing by applying a plasma to the resist layer, and a portion of the resist layer remaining without being ashed when the liner layer is removed is present. Can be removed.

상기 부유고정층 패턴을 형성하는 단계는 상기 하부 전극 상에 상기 오프닝홀의 입구를 메우는 캐핑(capping)층을 형성하는 단계; 상기 캐핑층 상에 상기 부유고정층 패턴이 잔존할 부분을 덮는 마스크(mask)를 형성하는 단계; 및 상기 마스크에 의해 노출된 상기 캐핑층 부분 및 하부의 상기 부유고정층 부분을 선택적으로 식각하는 단계를 포함할 수 있다. The forming of the floating pinned layer pattern may include forming a capping layer filling the inlet of the opening hole on the lower electrode; Forming a mask on the capping layer to cover a portion where the floating pin layer pattern will remain; And selectively etching the capping layer portion and the floating pinned layer portion below the capping layer portion exposed by the mask.

본 발명의 실시예는 실린더 형상의 하부 전극이 기울어지는 현상을 억제하여 정전 용량을 보다 크게 확보할 수 있으며, 유기물 오염을 억제할 수 있고, 전극 분리 시 하부 전극의 손실을 억제할 수 있는 실린더형 커패시터 형성 방법을 제시할 수 있다. The embodiment of the present invention can suppress the inclination of the lower electrode of the cylindrical shape to ensure a larger capacitance, organic contamination can be suppressed, the cylindrical shape that can suppress the loss of the lower electrode when the electrode is separated A method of forming a capacitor can be provided.

본 발명의 실시예는 디램과 같은 메모리 소자의 커패시터의 정전용량을 확보하기 위해서 실린더 형태의 하부 전극을 도입하고, 실린더형 하부 전극의 외측벽을 노출하여 유전층의 유효 면적의 확대를 구현한다. 실린더형 하부 전극을 전극 별로 분리하는 식각 과정에서, 몰드(mold)층의 오프닝홀(opening hole) 내의 잔존되어야 할 하부 전극의 측벽이나 바닥 부분이 식각 과정에 의해 원하지 않게 식각 소실될 수 있다. 이러한 원하지 않은 식각이 심대해질 경우, 하부 전극의 바닥 부분이나 측벽 부분이 상대적으로 얇아져 하부 전극의 단락이나 쓰러짐이 유발되어, 하부 전극에 기인하는 커패시터의 신뢰성 저하가 발생될 수 있다. In an embodiment of the present invention, a lower electrode of a cylindrical shape is introduced to secure a capacitance of a capacitor of a memory device such as a DRAM, and an outer wall of the cylindrical lower electrode is exposed to extend the effective area of the dielectric layer. In the etching process of separating the cylindrical lower electrode for each electrode, sidewalls or bottom portions of the lower electrode to be left in the opening hole of the mold layer may be undesirably etched away by the etching process. If such unwanted etching is profound, the bottom portion or sidewall portion of the lower electrode may become relatively thin, causing shorting or falling of the lower electrode, which may cause a decrease in reliability of the capacitor due to the lower electrode.

본 발명의 실시예에서는 하부 전극 분리 과정을 수행하기 이전에, 하부 전극층 상에 실리콘 라이너(liner)층 형성 및 산화를 통해 실리콘 산화물 라이너층을 보호층으로 도입한다. 실리콘은 상당히 높은 콘포멀리티(conformality)를 구현하며 증착될 수 있다. 이에 따라, 하부 전극의 바닥 부분이나 상측 부분에서 실질적으로 대등한 두께로 실리콘 산화물 라이너층은 증착될 수 있다. 따라서, 하부 전극의 바닥 부분 등에 실리콘 산화물 라이너층이 일정 두께 이상으로 얇게 증착될 수 있고, 이러한 실리콘 산화물 라이너층은 후속되는 하부 전극의 분리를 위한 건식 에치 백(dry etch back) 과정에서 하부 전극의 측벽 부분뿐만 아니라 바닥 부분을 보호하여, 하부 전극의 바닥 및 측벽이 손실되는 것을 유효하게 억제할 수 있다. In an embodiment of the present invention, before performing the lower electrode separation process, a silicon oxide liner layer is introduced as a protective layer through the formation and oxidation of a silicon liner layer on the lower electrode layer. Silicon can be deposited with a fairly high conformality. Accordingly, the silicon oxide liner layer may be deposited to a substantially equivalent thickness in the bottom portion or the upper portion of the lower electrode. Accordingly, the silicon oxide liner layer may be thinly deposited to a predetermined thickness or the like on the bottom portion of the lower electrode, and the silicon oxide liner layer may be deposited on the lower electrode in a dry etch back process for subsequent separation of the lower electrode. The bottom portion as well as the sidewall portion can be protected to effectively suppress the loss of the bottom and sidewalls of the lower electrode.

이러한 본 발명의 실시예는 부유고정층(floated - pinning layer)을 도입하는 커패시터 형성 과정에 유효하게 적용될 수 있다. 실린더형 하부 전극의 외측벽 을 노출시키는 딥아웃(dip out) 또는 습식 식각 과정 및 후속 건조 과정 등에서 실린더 전극이 기울어지거나 쓰러져 브리지(bridge) 현상이 유발되는 것을 억제하기 위해서, 실린더 하부 전극을 이웃하는 하부 전극들과 묶어 지지하는 부유고정층(floated - pinning layer)을 도입한다. 이러한 부유고정층의 도입에 의해서 이웃하는 여러 개의 실린더 하부 전극들이 묶인 상태로 유지되므로, 습식 과정 등에서 실린더 하부 전극이 쓰러지는 현상을 억제할 수 있다. 실린더 하부 전극의 쓰러짐이 억제될 수 있으므로, 실린더 하부 전극의 높이 또는 종횡비(aspect ratio)를 보다 증가시킬 수 있다. This embodiment of the present invention can be effectively applied to the capacitor formation process for introducing a floating-pinning layer. In order to prevent the cylinder electrode from tilting or falling down to cause a bridge phenomenon in a dip out or wet etching process and subsequent drying process exposing the outer wall of the cylindrical lower electrode, A floating-pinning layer is introduced to bundle and support the electrodes. By the introduction of the floating fixing layer, a plurality of neighboring lower cylinder electrodes are kept in a bundled state, and thus a phenomenon in which the lower cylinder electrodes fall down in a wet process or the like can be suppressed. Since the fall of the cylinder lower electrode can be suppressed, it is possible to further increase the height or aspect ratio of the cylinder lower electrode.

이와 같이 부유고정층을 도입함에 따라 실린더 하부 전극의 높이를 증가시키고 종횡비를 증가시킬 수 있는 반면에, 종횡비의 증가에 따라 실린더 하부 전극 내측의 오목한 부분에 이물이 잔류될 확률은 보다 높아지게 된다. 실린더 하부 전극 높이 대비 실린더 하부 전극 내측의 오목한 부분의 상대적 크기는 작아지게 되므로, 이러한 오목한 부분 내에 잔류하는 이물이 세정 또는 식각 과정에 원활하게 제거되기가 점차 어려워지게 된다. 본 발명의 실시예에서는 이러한 이물의 잔류를 보다 유효하게 억제할 수 있는 방법을 제시한다. As the floating fixing layer is introduced as described above, the height of the lower cylinder electrode and the aspect ratio may be increased, while the increase in the aspect ratio increases the probability that foreign matter remains in the concave portion inside the lower electrode of the cylinder. Since the relative size of the concave portion inside the cylinder lower electrode is smaller than the height of the lower electrode of the cylinder, foreign matter remaining in the concave portion becomes difficult to be removed smoothly during the cleaning or etching process. Embodiments of the present invention propose a method that can more effectively suppress the residue of such foreign matter.

도 1 내지 도 8은 본 발명의 제1실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 도면들이다. 1 to 8 illustrate a method of forming a cylindrical capacitor according to a first embodiment of the present invention.

도 1을 참조하면, 반도체 기판(1100) 상에 디램 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(1100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하고, 활성 영역 상에 트랜지스터(도시되지 않음)를 구현한 후, 트랜지스터를 덮는 절연층(1201)을 하부층으로 형성한다. 절연층(1201)을 관통하는 연결 콘택(contact)을 하부 전극용 콘택(storage node contact: 1203)으로 형성한다. 하부 전극용 콘택(1203)은 도전성 실리콘층, 구체적으로 폴리 실리콘층을 포함하여 형성될 수 있다. Referring to FIG. 1, a process of forming a cell transistor constituting a memory cell of a DRAM device on a semiconductor substrate 1100 is performed. For example, after performing a shallow trench isolation (STI) process on the semiconductor substrate 1100 and implementing a transistor (not shown) on the active region, the insulating layer 1201 covering the transistor is a lower layer. Form. A connection contact penetrating the insulating layer 1201 is formed as a storage node contact 1203. The lower electrode contact 1203 may include a conductive silicon layer, specifically, a polysilicon layer.

하부 전극용 콘택(1203)을 상에 식각 정지층(etch stop layer: 1310)을 형성하고, 하부 전극에 오목한 실린더(cylinder) 형상을 부여하기 위한 몰드층(mold layer: 1330)을 희생층으로 형성한다. 식각 정지층(1310)은 몰드층(1330)의 패터닝(patterning) 식각 시 식각 종료점으로 작용하게, 몰드층(1330)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 식각 정지층(1310)의 하부에 실린더 하부 전극을 지지하기 위한 하측 지지층(도시되지 않음)이 실리콘 산화물층과 같은 절연 물질의 버퍼(buffer)층으로 형성할 수 있다. An etch stop layer 1310 is formed on the lower electrode contact 1203, and a mold layer 1330 is formed as a sacrificial layer to impart a concave cylinder shape to the lower electrode. do. The etch stop layer 1310 may serve as an etch termination point during patterning etching of the mold layer 1330, and may include an insulating material having an etch selectivity with a silicon oxide (SiO 2 ) layer constituting the mold layer 1330. Silicon nitride (Si 3 N 4 ) may be formed. A lower support layer (not shown) for supporting the lower cylinder electrode under the etch stop layer 1310 may be formed as a buffer layer of an insulating material such as a silicon oxide layer.

몰드층(1330)은 실린더 하부 전극의 형상을 부여할 오프닝홀(opening hole)이 보다 깊은 깊이를 가지더라도 바닥을 충분히 열 수 있게 식각율이 다른 다층의 절연층들의 적층 스택(stack)으로 형성될 수 있다. 예컨대, 상대적으로 식각율이 높은 피에스지(PSG: Phosphorous Silicate Glass)층 및 상대적으로 식각율이 낮은 플라즈마 개선 테오스(PE-TEOS)층을 포함하는 적층 스택(stack)으로 몰드층(1330)을 형성할 수 있다. The mold layer 1330 may be formed as a stack stack of multilayer insulating layers having different etching rates so that the bottom may be sufficiently opened even if an opening hole to give the shape of the cylinder lower electrode has a deeper depth. Can be. For example, the mold layer 1330 may be formed of a laminate stack including a relatively high etch rate Phosphorous Silicate (PSG) layer and a relatively low etch rate plasma-enhanced Teos (PE-TEOS) layer. Can be formed.

몰드층(1330)을 이루는 실리콘 산화물 계열의 절연 물질과 식각 선택비를 가지는 실리콘 질화물(Si3N4)을 포함하는 하드 마스크(hadr mask)층(1400)을 증착한다. 하드 마스크층(1400)은 몰드층(1330)에 관통하는 오프닝홀(opening hole)을 형성하는 선택적 식각 과정에서 식각 마스크(etch mask)로 사용될 하드 마스크(hard mask)를 제공하게 형성된다. 하드 마스크층(1400)은 몰드층(1330)과 식각 선택비를 가지는 물질로 실리콘 질화물을 이용할 수 있으며, 또한, 폴리실리콘(polysilicon)층이나 카본(carbon)층을 이용할 수도 있다. 하드 마스크층(1400) 상에 오프닝홀이 형성될 부분을 노출하는 포토레지스트 패턴(photoresist pattern: 1500)으로 형성한다. A hard mask layer 1400 including a silicon oxide-based insulating material constituting the mold layer 1330 and silicon nitride (Si 3 N 4 ) having an etching selectivity is deposited. The hard mask layer 1400 is formed to provide a hard mask to be used as an etch mask in the selective etching process of forming an opening hole through the mold layer 1330. The hard mask layer 1400 may use silicon nitride as a material having an etch selectivity with the mold layer 1330, and may also use a polysilicon layer or a carbon layer. The photoresist pattern 1500 may be formed on the hard mask layer 1400 to expose portions of the opening hole.

도 2를 참조하면, 포토레지스트 패턴(1500)에 의해 노출된 하드 마스크층(1400)을 선택적으로 식각하여 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 하부의 몰드층(1330) 부분을 순차적으로 선택적 식각하여 도 2에 제시된 바와 같은 관통 오프닝홀(1333)을 가지는 몰드층(1330)을 형성한다. 오프닝홀(1333)은 몰드층(1330)을 관통하고 식각 정지층(1310)에 식각 종료되는 건식 식각을 수행하여 형성된다. 이후에, 식각 정지층(1310)을 추가 식각하여 하부의 하부 전극용 콘택(1203)을 노출한다. 이때, 식각 정지층(1310)과 동일한 실리콘 질화물층을 포함하여 형성된 하드 마스크의 층(1400) 또한 함께 제거될 수 있다. Referring to FIG. 2, a hard mask is formed by selectively etching the hard mask layer 1400 exposed by the photoresist pattern 1500, and a portion of the lower mold layer 1330 exposed by the hard mask is sequentially formed. Selective etching to form a mold layer 1330 having a through opening hole 1333 as shown in FIG. 2. The opening hole 1333 is formed by performing a dry etching that penetrates the mold layer 1330 and finishes etching the etch stop layer 1310. Thereafter, the etch stop layer 1310 is further etched to expose the lower lower electrode contact 1203. In this case, the layer 1400 of the hard mask including the same silicon nitride layer as the etch stop layer 1310 may also be removed.

도 3을 참조하면, 오프닝홀(1333)의 프로파일(profile)을 따라 오목한 부분을 가지는 하부 전극층(1600)을 형성한다. 하부 전극층(1600)을 형성하기 위해서 장벽 금속층으로 티타늄(Ti)층(1610)을 형성하고, 티타늄층(1610) 상에 티타늄 질화물(TiN)층(1620)을 형성한다. 티타늄층(1610)은 화학기상증착(CVD)이나 또는 물리적기상증착(PVD)으로 형성될 수 있다. 티타늄층(1610)을 증착한 이후에, 어닐링(annealing) 과정을 수행하여, 하부 전극용 콘택(203)을 이루는 도전성 폴리실리콘층(polysilicon layer)의 실리콘(Si)과 티타늄(Ti)이 실리사이드화 반응(silicidation)하도록 하여, 접촉 계면층으로 티타늄 실리사이드(TiSiX)와 같은 금속 실리사이드층(1611)이 계면에 형성되게 한다. 이러한 금속 실리사이드층(1611)은 하부 전극층(1600)과 하부 전극용 콘택(1203) 간의 접촉 저항을 감소시키는 역할을 한다. Referring to FIG. 3, a lower electrode layer 1600 having a concave portion is formed along a profile of the opening hole 1333. In order to form the lower electrode layer 1600, a titanium (Ti) layer 1610 is formed as a barrier metal layer, and a titanium nitride (TiN) layer 1620 is formed on the titanium layer 1610. The titanium layer 1610 may be formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). After depositing the titanium layer 1610, annealing is performed to silicide the silicon (Si) and titanium (Ti) of the conductive polysilicon layer forming the contact 203 for the lower electrode. By reaction, a metal silicide layer 1611 such as titanium silicide (TiSi X ) is formed at the interface as the contact interface layer. The metal silicide layer 1611 serves to reduce contact resistance between the lower electrode layer 1600 and the lower electrode contact 1203.

도 4를 참조하면, 하부 전극층(1600)을 개별 하부 전극들로 전극 분리(node separation)하기 이전에, 하부 전극층(1600) 상에 실리콘층(silicon layer: 1630)을 형성한다. 실리콘층(1630)은 후속 과정에서 하부 전극(또는 하부 전극층)의 전극 분리를 위한 식각 과정에서 하부 전극에의 손상을 억제 또는 방지하는 보호층인 실리콘 산화물 라이너(silicon oxide liner)층을 형성하기 위해서 도입된다. 실리콘의 증착은 높은 콘포멀리티를 가지며 증착될 수 있어, 실리콘층(1630)은 하부 전극층(1600) 상에 불연속되는 부분이 억제된 연속적인 층으로 증착될 수 있으며, 상대적으로 두께 높은 균일도를 가지는 증착될 수 있다. 실리콘층(1630)은 대략 30Å 내지 60Å 두께로 폴리실리콘(polysilicon)을 증착하여 형성될 수 있다. Referring to FIG. 4, a silicon layer 1630 is formed on the lower electrode layer 1600 prior to node separation of the lower electrode layer 1600 into individual lower electrodes. The silicon layer 1630 may be used to form a silicon oxide liner layer, which is a protective layer that suppresses or prevents damage to the lower electrode in an etching process for separating the lower electrode (or lower electrode layer) in a subsequent process. Is introduced. The deposition of silicon can be deposited with high conformality, such that the silicon layer 1630 can be deposited as a continuous layer with discontinuous portions on the lower electrode layer 1600, with a relatively high uniformity. Can be deposited. The silicon layer 1630 may be formed by depositing polysilicon having a thickness of about 30 μs to 60 μs.

도 5를 참조하면, 실리콘층(1630)을 산화시켜 실리콘 산화물 라이너층(SiO2 liner: 1631)로 변환시킨다. 실리콘 산화물 라이너층(1631)으로 산화시키기 위해서 산소(O2) 어닐링(annealing) 과정이 수행될 수 있다. 라이너층(1631)은 후속 하부 전극 분리를 위한 식각 과정에서 하부 전극의 측벽이나 바닥 부분을 식각 과정으로 보호하여 전극의 두께 감소나 두께 손상을 억제하고, 특히, 전극의 바닥의 식각 손실에 의해서 유발되는 벙커 결함(bunker defect)을 유효하게 억제하는 역할을 한다. Referring to FIG. 5, the silicon layer 1630 is oxidized and converted into a silicon oxide liner layer (SiO 2 liner 1631). An oxygen (O 2 ) annealing process may be performed to oxidize to the silicon oxide liner layer 1631. The liner layer 1163 protects the side wall or the bottom of the lower electrode by an etching process in the subsequent etching process for separating the lower electrode, thereby reducing the thickness reduction or the thickness damage of the electrode, in particular, caused by the etching loss of the bottom of the electrode. It effectively suppresses bunker defects.

도 6을 참조하면, 하부 전극층(1600)을 개개의 하부 전극들로 전극 분리하기 위해, 우선적으로 라이너층(1631) 상에 직접적으로 건식 에치 백(dry etch back) 과정을 수행한다. 에치 백 과정은 건식으로 수행되며, 에천트(etchant)의 직진성에 의해서, 몰드층(1130) 상측부 상에 위치하는 라이너층(1631) 부분이 우선적으로 식각되고, 이어 하부의 하부 전극층(1600) 부분이 식각되며 하부의 몰드층(1330) 상측 표면이 노출되게 된다. 이에 따라, 개별 하부 전극(1601)들로 전극 분리가 이루어진다. 이러한 건식 에치 백 과정에서 에천트는 오프닝홀(1333)의 기하하적 구조에서의 어려움에도 불구하고, 하부 전극(1601)의 바닥 부분에 도달할 확률이 있다. Referring to FIG. 6, in order to separate the lower electrode layer 1600 into individual lower electrodes, a dry etch back process is first performed directly on the liner layer 1631. The etch back process is performed in a dry manner, and by the straightness of the etchant, the portion of the liner layer 1631 positioned on the upper portion of the mold layer 1130 is preferentially etched, and then the lower electrode layer 1600 is disposed below. The portion is etched to expose the upper surface of the lower mold layer 1330. Accordingly, electrode separation is performed on the individual lower electrodes 1601. In this dry etch back process, the etchant has a probability of reaching the bottom portion of the lower electrode 1601 despite the difficulty in the geometric structure of the opening hole 1333.

본 발명의 제1실시예에서는 하부 전극(1601)의 바닥 부분이 실리콘 산화물 라이너층(1631)이 적층되어 차폐된 상태이므로, 오프닝홀(1333)의 바닥 부분에 도달한 에천트는 1차적으로 실리콘 산화물 라이너층(1631)을 식각하는 데 소모되게 된다. 오프닝홀(1333)의 실린더형 기하학적 구조에 의해, 에천트는 몰드층(1330)의 상측부에 도달하는 양에 비해 상대적으로 작은 양만이 바닥 부분에 도달할 수 있 고, 이에 따라, 몰드층(1330) 상측부에서 전극 분리가 이루어지는 식각이 진행되는 과정에도, 오프닝홀(1333)의 바닥 부분의 실리콘 산화물 라이너층(1631) 부분은 소모되지 않고, 하부의 하부 전극(1601)의 바닥 부분을 덮어 보호할 수 있다. In the first embodiment of the present invention, since the bottom portion of the lower electrode 1601 is shielded by stacking the silicon oxide liner layer 1163, the etchant reaching the bottom portion of the opening hole 1333 is primarily silicon oxide. It is consumed to etch the liner layer 1631. Due to the cylindrical geometry of the opening hole 1333, the etchant can reach the bottom portion only in a relatively small amount compared to the amount reaching the upper portion of the mold layer 1330, and thus, the mold layer 1330 In the process of etching where the electrode is separated from the upper portion, the portion of the silicon oxide liner layer 1631 at the bottom of the opening hole 1333 is not consumed, and the bottom portion of the lower electrode 1601 is covered and protected. can do.

이에 따라, 하부 전극(1601)의 분리 시 건식 에치 백 과정을 도입함에도 불구하고, 하부 전극(1601)의 바닥 부분의 손실을 유효하게 방지할 수 있다. 따라서, 하부 전극(1601)의 바닥 부분의 손실에 의해 유발되는 벙커 결함과 같은 층의 손실 불량을 억제할 수 있다. Accordingly, despite the introduction of a dry etch back process when the lower electrode 1601 is separated, the loss of the bottom portion of the lower electrode 1601 can be effectively prevented. Therefore, it is possible to suppress a loss of a layer such as a bunker defect caused by the loss of the bottom portion of the lower electrode 1601.

더욱이, 에치 백 과정에서 하부 전극(1601)의 측벽 부분 또한 실리콘 산화물 라이너층(1631)에 의해 보호되고, 에치 백 과정에 사용되는 에천트의 직진성을 고려할 때, 실리콘 사화물 라이너층(1631)은 에치 백 과정 중에 모두 소모되지 않고, 하부 전극(1601)의 측벽 부분을 보호하며 유지될 수 있다. 이에 따라, 에치 백 과정 중에 유발될 수 있는 하부 전극(1601)의 소실을 억제할 수 있어, 하부 전극(1601)의 쓰러짐이나 기울어지는 불량을 억제하고, 두께 손실을 억제하여 커패시터의 신뢰성을 개선할 수 있다. Further, the sidewall portion of the lower electrode 1601 in the etch back process is also protected by the silicon oxide liner layer 1631, and considering the straightness of the etchant used in the etch back process, the silicon tetracarbide liner layer 1163 is It is not exhausted during the etch back process, and can be maintained while protecting the sidewall portion of the lower electrode 1601. Accordingly, it is possible to suppress the loss of the lower electrode 1601, which may be caused during the etch back process, to suppress the fall or inclination of the lower electrode 1601, and to suppress the thickness loss to improve the reliability of the capacitor. Can be.

도 7을 참조하면, 잔존하는 몰드층(1331)를 선택적으로 제거하는 습식 식각 과정을 수행한다. 습식 식각 과정은 산화물 제거를 위한 산화물 식각제, 예컨대, 희석 불산이나 버퍼 산화물 식각제(BOE: Buffer Oxide Etchant)를 이용하는 풀 딥 아웃(full dip out) 과정으로 수행될 수 있다. 몰드층(1330)의 제거 시 하부 전극(1601) 상에 잔류하여 하부 전극(1601)을 보호하고 있는 실리콘 산화물 라이너층(1631) 또한 함께 습식 식각되어 제거된다. 실리콘 산화물 라이너층(1631)의 제 거에 의해 실리콘 산화물 라이너층(1631) 상에 잔류하던 흡착 오염물 또한 제거되어, 하부 전극(1601)은 상당히 깨끗한 청정도를 가질 수 있다. Referring to FIG. 7, a wet etching process for selectively removing the remaining mold layer 1331 is performed. The wet etching process may be performed by a full dip out process using an oxide etchant for oxide removal, such as dilute hydrofluoric acid or Buffer Oxide Etchant (BOE). When the mold layer 1330 is removed, the silicon oxide liner layer 1163 remaining on the lower electrode 1601 and protecting the lower electrode 1601 is also wet-etched and removed. Adsorption contaminants remaining on the silicon oxide liner layer 1631 may also be removed by removing the silicon oxide liner layer 1631, so that the lower electrode 1601 may have a considerably clean purity.

도 8을 참조하면, 하부 전극(1601) 상에 유전층(1650)을 증착하고, 유전층(1650) 상에 상부 전극(1660)을 증착하여 커패시터 구조를 구현한다. 유전층(1650)은 지르코늄 산화물(ZrO2)과 같은 고유전 상수 k 물질을 증착하여 형성될 수 있으며, 지르코늄 산화물의 층들 사이에 알루미늄 산화물(Al2O3)의 층을 증착하여 형성될 수 도 있다. 상부 전극(1660)은 폴리실리콘층, 티타늄 질화물층이나 루테늄(Ru)층 또는 루테늄 산화물(RuO2)층 등을 포함하여 형성될 수 있고, 이러한 층들이 적층된 구조로 형성될 수도 있다. Referring to FIG. 8, the dielectric layer 1650 is deposited on the lower electrode 1601 and the upper electrode 1660 is deposited on the dielectric layer 1650 to implement a capacitor structure. The dielectric layer 1650 may be formed by depositing a high dielectric constant k material such as zirconium oxide (ZrO 2 ), or may be formed by depositing a layer of aluminum oxide (Al 2 O 3 ) between the layers of zirconium oxide. . The upper electrode 1660 may include a polysilicon layer, a titanium nitride layer, a ruthenium (Ru) layer, a ruthenium oxide (RuO 2 ) layer, or the like, and may have a stacked structure.

본 발명의 실시예에서는 실리콘 산화물 라이너층(1631)을 도입함으로써, 전극 분리를 위한 에치 백 과정에서의 하부 전극(1601)의 바닥 부분 및 측벽 부분의 두께 손실을 억제할 수 있다. 이에 따라, 벙커 불량과 같은 층 손실 불량을 억제하고, 벙커 불량에 의한 하부 전극(1601)의 쓰러짐을 억제할 수 있어, 커패시터의 신뢰성을 개선할 수 있다. In the embodiment of the present invention, by introducing the silicon oxide liner layer 1163, thickness loss of the bottom portion and the sidewall portion of the lower electrode 1601 during the etch back process for electrode separation may be suppressed. As a result, failure in layer loss such as a bunker failure can be suppressed, and collapse of the lower electrode 1601 due to a bunker failure can be suppressed, thereby improving the reliability of the capacitor.

이러한 본 발명의 제1실시예에 따른 실린더형 커패시터 형성 방법은, 부유고정층(floated - pinning layer)을 도입하는 커패시터 구조에 적용되어, 실린더형 하부 전극의 쓰러짐을 보다 유효하게 억제할 수 있다. The cylindrical capacitor forming method according to the first embodiment of the present invention is applied to a capacitor structure in which a floating-pinning layer is introduced, thereby more effectively suppressing the collapse of the cylindrical lower electrode.

도 9 내지 도 19는 본 발명의 제2실시예에 따른 실린더형 커패시터 형성 방 법을 보여주는 도면들이다. 9 to 19 illustrate a method of forming a cylindrical capacitor according to a second embodiment of the present invention.

도 9를 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하고, 활성 영역 상에 트랜지스터(도시되지 않음)를 구현한 후, 트랜지스터를 덮는 절연층(201)을 하부층으로 형성한다. 절연층(201)을 관통하는 연결 콘택(contact)을 하부 전극용 콘택(storage node contact: 203)으로 형성한다. Referring to FIG. 9, a process of forming a cell transistor constituting a memory cell of a DRAM device on a semiconductor substrate 100 is performed. For example, after performing shallow trench isolation (STI) on the semiconductor substrate 100 and implementing a transistor (not shown) on the active region, the insulating layer 201 covering the transistor is used as a lower layer. Form. A connection contact penetrating the insulating layer 201 is formed as a storage node contact 203.

하부 전극용 콘택(203)을 상에 식각 정지층(etch stop layer: 310)을 형성하고, 하부 전극에 오목한 실린더(cylinder) 형상을 부여하기 위한 몰드층(mold layer: 330)을 희생층으로 형성한다. 식각 정지층(310)은 몰드층(330)의 패터닝(patterning) 식각 시 식각 종료점으로 작용하게, 몰드층(330)을 이루는 실리콘 산화물(SiO2)층과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 식각 정지층(310)의 하부에 실린더 하부 전극을 지지하기 위한 하측 지지층(도시되지 않음)이 실리콘 산화물층과 같은 절연 물질의 버퍼(buffer)층으로 형성할 수 있다. An etch stop layer 310 is formed on the lower electrode contact 203, and a mold layer 330 is formed as a sacrificial layer to give the lower electrode a concave cylinder shape. do. The etch stop layer 310 may serve as an etch termination point during patterning etching of the mold layer 330, and may include an insulating material having an etch selectivity with a silicon oxide (SiO 2 ) layer constituting the mold layer 330. Silicon nitride (Si 3 N 4 ) may be formed. A lower support layer (not shown) for supporting the lower cylinder electrode under the etch stop layer 310 may be formed as a buffer layer of an insulating material such as a silicon oxide layer.

몰드층(330)은 실린더 하부 전극의 형상을 부여할 오프닝홀(opening hole)이 보다 깊은 깊이를 가지더라도 바닥을 충분히 열 수 있게 식각율이 다른 다층의 절연층들의 적층 스택(stack)으로 형성될 수 있다. 예컨대, 상대적으로 식각율이 높은 피에스지(PSG: Phosphorous Silicate Glass)층 및 상대적으로 식각율이 낮은 플 라즈마 개선 테오스(PE-TEOS)층을 포함하는 적층 스택(stack)으로 몰드층(330)을 형성할 수 있다. The mold layer 330 may be formed as a stack stack of multilayer insulating layers having different etching rates so that the bottom may be sufficiently opened even when the opening hole to give the shape of the cylinder lower electrode has a deeper depth. Can be. For example, the mold layer 330 may be formed of a stack stack including a relatively high etch rate Phosphorous Silicate (PSG) layer and a relatively low etch rate plasma-enhanced Teos (PE-TEOS) layer. ) Can be formed.

몰드층(330)을 이루는 실리콘 산화물 계열의 절연 물질과 식각 선택비를 가지는 실리콘 질화물(Si3N4)을 포함하는 부유고정층(400)을 몰드층(330) 상에 형성한다. 부유고정층(400)은 하부 전극의 상측 외측면에 접촉하게 패터닝되어, 이웃하는 하부 전극들을 다수 개 묶어주는 역할을 하게 도입된다. 하부 전극들 다수 개가 서로 묶여 의지하게 되므로, 몰드층(330)을 선택적으로 제거하는 후속 습식 과정 또는 풀 딥 아웃(full dip out) 과정에서 하부 전극이 쓰러지는 현상이 억제될 수 있다. 이때, 부유고정층(400)은 실리콘 질화물을 저압 화학기상증착(low pressure CVD)로 증착하여 형성될 수 있다. A floating fixing layer 400 including a silicon oxide-based insulating material constituting the mold layer 330 and silicon nitride (Si 3 N 4 ) having an etching selectivity is formed on the mold layer 330. The floating pinned layer 400 is patterned to be in contact with the upper outer surface of the lower electrode, thereby introducing a plurality of neighboring lower electrodes. Since a plurality of lower electrodes are tied to each other, the phenomenon in which the lower electrodes fall down in a subsequent wet process or a full dip out process of selectively removing the mold layer 330 may be suppressed. In this case, the floating pinned layer 400 may be formed by depositing silicon nitride by low pressure CVD.

부유고정층(400) 상에 몰드층(330)에 관통하는 오프닝홀(opening hole)을 형성하는 선택적 식각 과정에서 식각 마스크(etch mask)로 사용될 하드 마스크(hard mask)를 제공할 하드 마스크층(500)을 형성한다. 하드 마스크층(500)은 하부의 부유고정층(400)이나 또는 몰드층(330)과 식각 선택비를 가지는 물질, 예컨대, 폴리실리콘(polysilicon)층이나 카본(carbon)층을 포함하여 형성될 수 있다. 하드 마스크층(500) 상에 오프닝홀이 형성될 부분을 노출하는 포토레지스트 패턴을 제1마스크(mask: 501)로 형성한다. The hard mask layer 500 to provide a hard mask to be used as an etch mask in the selective etching process of forming an opening hole penetrating the mold layer 330 on the floating fixing layer 400. ). The hard mask layer 500 may include a material having an etching selectivity with the floating pinned layer 400 or the mold layer 330, for example, a polysilicon layer or a carbon layer. . A photoresist pattern exposing a portion where the opening hole is to be formed is formed on the hard mask layer 500 using a first mask 501.

제1마스크(501)에 의해 노출된 하드 마스크층(500)을 선택적으로 식각하여 하드 마스크를 형성하고, 하드 마스크에 의해 노출된 부유고정층(400) 부분 및 하 부의 몰드층(330) 부분을 순차적으로 선택적 식각하여 도 10에 제시된 바와 같은 관통 오프닝홀(333)을 가지는 몰드(331) 및 부유고정층 패턴(410)을 형성한다. 오프닝홀(333)은 몰드(331) 및 부유고정층 패턴(410)의 적층 스택(stack)을 관통하게 식각 정지층(310)에 식각 종료되는 건식 식각을 수행하여 형성된다. 이후에, 식각 정지층(310)을 추가 식각하여 하부의 하부 전극용 콘택(203)을 노출한다.The hard mask layer 500 exposed by the first mask 501 is selectively etched to form a hard mask, and the floating fixed layer 400 portion and the lower mold layer 330 portion exposed by the hard mask are sequentially formed. Selective etching to form a mold 331 having a through opening hole 333 and a floating pinned layer pattern 410 as shown in FIG. The opening hole 333 is formed by performing dry etching to etch the etch stop layer 310 to penetrate the stack of the mold 331 and the floating fixed layer pattern 410. Thereafter, the etch stop layer 310 is further etched to expose the lower electrode contact 203.

도 11을 참조하면, 오프닝홀(333)의 프로파일(profile)을 따라 오목한 부분을 가지는 하부 전극층(600)을 형성한다. 하부 전극층(600)을 형성하기 위해서 장벽 금속층으로 티타늄(Ti)층(610)을 형성하고, 티타늄층(610) 상에 티타늄 질화물(TiN)층을 형성한다. 티타늄층(610)은 화학기상증착(CVD)이나 또는 물리적기상증착(PVD)으로 형성될 수 있다. 티타늄층(610)을 증착한 이후에, 어닐링 과정을 수행하여 하부 전극용 콘택(203)을 이루는 도전성 폴리실리콘층(polysilicon layer)의 실리콘(Si)과 티타늄(Ti)이 실리사이드화 반응(silicidation)하도록 하여 접촉 계면층으로 티타늄 실리사이드(TiSiX)와 같은 금속 실리사이드층(611)이 계면에 형성되게 한다. 이러한 금속 실리사이드층(611)은 하부 전극층(600)과 하부 전극용 콘택(203) 간의 접촉 저항을 감소시키는 역할을 한다. Referring to FIG. 11, a lower electrode layer 600 having a concave portion is formed along a profile of the opening hole 333. In order to form the lower electrode layer 600, a titanium (Ti) layer 610 is formed as a barrier metal layer, and a titanium nitride (TiN) layer is formed on the titanium layer 610. The titanium layer 610 may be formed by chemical vapor deposition (CVD) or physical vapor deposition (PVD). After depositing the titanium layer 610, the silicon (Si) and the titanium (Ti) of the conductive polysilicon layer forming the contact 203 for the lower electrode by performing an annealing process (silicidation) As a contact interface layer, a metal silicide layer 611 such as titanium silicide (TiSi X ) is formed at the interface. The metal silicide layer 611 serves to reduce contact resistance between the lower electrode layer 600 and the lower electrode contact 203.

도 12를 참조하면, 하부 전극층(600)을 하부 전극으로 노드 분리(node separation)하기 이전에 하부 전극층(600) 상에 실리콘층(silicon layer: 630)을 형성한다. 실리콘층(630)은 후속 과정에서 하부 전극(또는 하부 전극층) 상에 잔류하는 오염 또는 잔류물을 보다 유효하게 제거하기 위해서 도입된다. 실리콘층(630) 은 하부 전극층(600) 상에 불연속되는 부분이 억제된 연속적인 층으로 증착되기 위해서 균일한 두께를 가지게 형성된다. 이때, 실리콘층(630)은 대략 30Å 내지 60Å 두께로 폴리실리콘(polysilicon)을 증착하여 형성될 수 있다. Referring to FIG. 12, a silicon layer 630 is formed on the lower electrode layer 600 before node separation of the lower electrode layer 600 to the lower electrode. The silicon layer 630 is introduced to more effectively remove contamination or residues remaining on the lower electrode (or lower electrode layer) in a subsequent process. The silicon layer 630 is formed to have a uniform thickness in order to be deposited as a continuous layer in which discontinuous portions are restrained on the lower electrode layer 600. In this case, the silicon layer 630 may be formed by depositing polysilicon having a thickness of about 30 μs to 60 μs.

도 13을 참조하면, 실리콘층(630)을 산화시켜 실리콘 산화물 라이너층(SiO2 liner: 631)로 변환시킨다. 실리콘 산화물 라이너층(631)으로 산화시키기 위해서 산소(O2) 어닐링(annealing) 과정이 수행될 수 있다. 라이너층(631)은 후속 과정에서 하부 전극층(600)에 흡착되거나 잔류된 오염물 또는 잔류물을 제거하는 희생층으로 이용될 수 있다. Referring to FIG. 13, the silicon layer 630 is oxidized and converted into a silicon oxide liner layer (SiO 2 liner 631). An oxygen (O 2 ) annealing process may be performed to oxidize the silicon oxide liner layer 631. The liner layer 631 may be used as a sacrificial layer to remove contaminants or residues adsorbed or remaining on the lower electrode layer 600 in a subsequent process.

도 14를 참조하면, 하부 전극층(600)을 하부 전극들로 전극 분리하기 위해, 우선적으로 라이너층(631) 상에 오프닝홀(333)을 채우는 레지스트층(resist layer: 700)을 형성한다. 레지스트층(700)은 후속되는 전극 분리 과정이 화학기계적연마(CMP) 과정으로 수행될 때, 연마 슬러리(slurry) 등이 오프닝홀(333)에 의한 오목한 부분 내로 유입되는 것을 막는 역할을 한다. 연마 슬러리가 오프닝홀(333) 내로 유입되어 잔류될 경우, 이러한 잔류 슬러리는 오염원이 되고 또한 하부 전극층(600)의 오목한 실린더 형상의 기하학적 구조에 의해 용이하게 제거되기 어렵다. 따라서, 오프닝홀(333)을 포토 레지스트와 같은 유기물층으로 메워 슬러리의 유입을 억제한다. 이때, 포토 레지스트 물질을 도포하고 증착하는 것이 반도체 제조 공정을 고려할 때 보다 유리하다. Referring to FIG. 14, in order to separate the lower electrode layer 600 into lower electrodes, a resist layer 700 that fills the opening hole 333 is first formed on the liner layer 631. When the subsequent electrode separation process is performed by chemical mechanical polishing (CMP), the resist layer 700 prevents a polishing slurry or the like from flowing into the recessed portion of the opening hole 333. When the abrasive slurry flows into the opening hole 333 and remains, this residual slurry becomes a source of contamination and is difficult to be easily removed by the concave cylindrical geometry of the lower electrode layer 600. Therefore, the opening hole 333 is filled with an organic material layer such as photoresist to suppress the inflow of the slurry. At this time, the application and deposition of the photoresist material is more advantageous when considering a semiconductor manufacturing process.

도 15를 참조하면, 레지스트층(700)에 대해 CMP 과정을 수행한다. CMP 과정 은 하부의 하부 전극층(600)이 실린더형 하부 전극(601)들로 분리되게 하부 전극층(600)의 하부에 위치하는 부유고정층 패턴(410)의 상측 표면이 노출될 때까지 수행된다. Referring to FIG. 15, a CMP process is performed on the resist layer 700. The CMP process is performed until the upper surface of the floating pin layer pattern 410 positioned below the lower electrode layer 600 is exposed such that the lower lower electrode layer 600 is separated into the cylindrical lower electrodes 601.

도 16을 참조하면, CMP에 의해 전극 분리된 하부 전극(601)에 잔류된 레지스트층(700) 부분을 스트립(strip)하여 제거한다. 스트립은 산소 플라즈마를 이용하여 레지스트를 애슁(ashing)시키는 과정을 포함하여 수행될 수 있다. 그런데, 이러한 스트립 과정의 수행에도 불구하고, 오프닝홀(333)의 종횡비가 크고 오프닝홀(333)의 깊이가 깊어 오프닝홀(333) 내에 레지스트 잔류부(701)가 잔류될 수 있다. 이러한 레지스트 잔류부(701)는 후속 열 공정에서 열화되거나 버닝되어 오염물을 발생시키고, 이에 따라, 공정 챔버 장비나 웨이퍼(wafer)를 오염시키는 원인으로 작용할 수 있다. Referring to FIG. 16, a portion of the resist layer 700 remaining on the lower electrode 601 separated from the electrode by CMP is stripped and removed. The strip may be performed by ashing the resist using an oxygen plasma. However, in spite of performing the strip process, the resist hole 333 may remain in the opening hole 333 because the aspect ratio of the opening hole 333 is large and the depth of the opening hole 333 is deep. The resist residue 701 may be degraded or burned in a subsequent thermal process to generate contaminants, and thus may act as a cause of contaminating process chamber equipment or wafers.

본 발명의 실시예는 레지스트 잔류부(701)를 후속 과정에서 실리콘 산화물 라이너층(630)이 제거될 때 함께 제거되도록 함으로써, 레지스트 잔류부(701)에 의해 야기되는 오염 문제를 억제 및 해소할 수 있다. 레지스트 잔류부(701)가 잔류된 상태에서 부유고정층 패턴(410)의 일부를 제거하는 선택적 식각 과정을 위한 제2마스크(801)를 형성한다. Embodiments of the present invention allow the resist residue 701 to be removed together when the silicon oxide liner layer 630 is removed in a subsequent process, thereby suppressing and eliminating contamination problems caused by the resist residue 701. have. A second mask 801 is formed for a selective etching process to remove a part of the floating pinned layer pattern 410 in a state where the resist residue 701 remains.

제2마스크(801)를 형성하기 이전에 오프닝홀(331)의 입구를 메우는 캐핑층(capping layer: 800)을 실리콘 산화물층을 포함하여 형성한다. 제2마스크(801)는 사진 노광 및 현상 과정으로 형성되는 포토레지스트 패턴을 포함하여 형성될 수 있다. 이때, 포토레지스트 패턴을 형성하기 이전에 평탄한 하지막 구조를 얻기 위 해서, 오프닝홀(333)을 메우고 부유고정층 패턴(410)을 채우는 덮는 캐핑층(800)을 희생층으로 형성한다. 캐핑층(800)은 평탄한 하지막 구조를 제공하여, 사진 노광 중에 정교한 패턴 전사가 유도되도록 한다. 이때, 캐핑층(800)은 오프닝홀(333)을 완전히 메우게 형성될 수도 있으나, 입구 부분만을 채우게 증착될 수도 있다. 캐핑층(800)의 증착 후 평탄화를 위한 CMP 과정이 수행될 수 있다. Before forming the second mask 801, a capping layer 800 filling the inlet of the opening hole 331 is formed including the silicon oxide layer. The second mask 801 may be formed including a photoresist pattern formed by photo exposure and development. In this case, in order to obtain a flat underlayer structure before forming the photoresist pattern, a capping layer 800 covering the opening hole 333 and filling the floating fixed layer pattern 410 is formed as a sacrificial layer. The capping layer 800 provides a flat underlayer structure to induce fine pattern transfer during photographic exposure. In this case, the capping layer 800 may be formed to completely fill the opening hole 333, but may be deposited to fill only the inlet portion. After deposition of the capping layer 800, a CMP process for planarization may be performed.

캐핑층(800) 상에 형성되는 제2마스크(801)는 부유고정층 패턴(410)의 제1부분(411)을 열고 제2부분(413)을 덮게 형성될 수 있다. 이러한 제2마스크(801)의 평면 레이아웃은, 부유고정층 패턴(410)의 제2부분(413)이 이웃하는 하부 전극(601)들에 공통으로 접촉되는 구조를 유지하는 한, 마름모나 사각형의 반복 어레이(array)나 사선 또는 직선, 수직 수평 라인(line)이 직교하는 패턴 등의 여러 형태로 설계될 수 있다. The second mask 801 formed on the capping layer 800 may be formed to open the first portion 411 of the floating layer pattern 410 and cover the second portion 413. The planar layout of the second mask 801 is a repetition of a rhombus or quadrangle as long as the second portion 413 of the floating fixed layer pattern 410 maintains a structure in which the second portion 413 is in common contact with the neighboring lower electrodes 601. It can be designed in various forms, such as an array, diagonal or straight lines, or a pattern in which vertical horizontal lines are orthogonal.

도 17을 참조하면, 제2마스크(801)를 식각 마스크로 노출된 캐핑층(800) 부분 및 하부의 부유고정층 패턴(410)의 제1부분(411)을 선택적으로 식각하여 제거한다. 이에 따라, 부유고정층 패턴(410)의 제1부분(411) 아래의 몰드(331) 부분이 노출되게 된다. 이러한 노출 부분을 통해서 몰드(331)는 후속 과정에서 선택적으로 제거되게 된다. Referring to FIG. 17, a portion of the capping layer 800 exposed by the second mask 801 as an etch mask and a first portion 411 of the floating pinned layer pattern 410 below are selectively etched and removed. Accordingly, the portion of the mold 331 under the first portion 411 of the floating layer pattern 410 is exposed. This exposed portion allows the mold 331 to be selectively removed in subsequent procedures.

도 18을 참조하면, 몰드(331)를 선택적으로 제거하는 습식 식각 과정을 수행한다. 습식 식각 과정은 산화물 제거를 위한 산화물 식각제, 예컨대, 희석 불산이나 버퍼 산화물 식각제(BOE: Buffer Oxide Etchant)를 이용하는 풀 딥 아웃(full dip out) 과정으로 수행될 수 있다. 몰드(331)의 제거 시 실리콘 질화물을 포함하 여 형성된 부유고정층 패턴(410)의 제2부분(413)은 잔류하여 이웃하는 하부 전극(601)들을 묶어 지지하는 역할을 하게 된다. 이러한 습식 식각 과정에서 실리콘 산화물을 포함하여 이루어진 캐핑층(810)의 잔류 부분은 함께 제거될 수 있다. Referring to FIG. 18, a wet etching process for selectively removing the mold 331 is performed. The wet etching process may be performed by a full dip out process using an oxide etchant for oxide removal, such as dilute hydrofluoric acid or Buffer Oxide Etchant (BOE). When the mold 331 is removed, the second portion 413 of the floating pinned layer pattern 410 formed of silicon nitride remains and serves to bundle and support the neighboring lower electrodes 601. In the wet etching process, the remaining portions of the capping layer 810 including silicon oxide may be removed together.

습식 식각 과정에서 하부 전극(601) 상에 형성된 실리콘 산화물 라이너층(631) 또한 습식 식각되어 제거된다. 실리콘 산화물 라이너층(631)의 제거에 의해 실리콘 산화물 라이너층(631) 상에 잔류하던 레지스트 잔류부(도 17의 701) 또한 함께 제거된다. 레지스트 잔류부(701)가 흡착되어 있던 라이너층(631)이 습식 식각됨에 따라, 레지스트 잔류부(701)는 하부 전극(601) 상으로부터 이탈되어 제거된다. In the wet etching process, the silicon oxide liner layer 631 formed on the lower electrode 601 is also wet-etched and removed. By removing the silicon oxide liner layer 631, the resist residues (701 in FIG. 17) remaining on the silicon oxide liner layer 631 are also removed. As the liner layer 631 on which the resist residue 701 is adsorbed is wet etched, the resist residue 701 is removed from the lower electrode 601 and removed.

도 19를 참조하면, 하부 전극(601) 상에 유전층(650)을 증착하고, 유전층(650) 상에 상부 전극(660)을 증착하여 커패시터 구조를 구현한다. 유전층(650)은 지르코늄 산화물(ZrO2)과 같은 고유전 상수 k 물질을 증착하여 형성될 수 있으며, 지르코늄 산화물의 층들 사이에 알루미늄 산화물(Al2O3)의 층을 증착하여 형성될 수 도 있다. 상부 전극(660)은 폴리실리콘층, 티타늄 질화물층이나 루테늄(Ru)층 또는 루테늄 산화물(RuO2)층 등을 포함하여 형성될 수 있고, 이러한 층들이 적층된 구조로 형성될 수도 있다. Referring to FIG. 19, a dielectric layer 650 is deposited on a lower electrode 601 and an upper electrode 660 is deposited on a dielectric layer 650 to implement a capacitor structure. The dielectric layer 650 may be formed by depositing a high dielectric constant k material such as zirconium oxide (ZrO 2 ), or may be formed by depositing a layer of aluminum oxide (Al 2 O 3 ) between the layers of zirconium oxide. . The upper electrode 660 may include a polysilicon layer, a titanium nitride layer, a ruthenium (Ru) layer, a ruthenium oxide (RuO 2 ) layer, or the like, and may have a stacked structure.

본 발명의 실시예에서는 실리콘 산화물 라이너층(631)을 도입함으로써, CMP 과정에서의 슬러리의 유입을 억제하기 위해 도입되는 레지스트층(700)의 잔류부(701)를 유효하게 제거할 수 있다. 따라서, 부유고정층 패턴(410)의 제2부 분(413)에 의해 고정되어 쓰러짐이 억제된 하부 전극(601)에 의해 정전 용량이 증가된 커패시터를 구현할 수 있다. In the embodiment of the present invention, by introducing the silicon oxide liner layer 631, the remaining portion 701 of the resist layer 700 introduced to suppress the inflow of the slurry in the CMP process can be effectively removed. Therefore, a capacitor having increased capacitance by the lower electrode 601 fixed by the second portion 413 of the floating fixed layer pattern 410 and suppressed collapse can be implemented.

도 1 내지 도 8은 본 발명의 제1실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of forming a cylindrical capacitor according to a first embodiment of the present invention.

도 9 내지 도 19는 본 발명의 제2실시예에 따른 실린더형 커패시터 형성 방법을 보여주는 단면도들이다. 9 to 19 are cross-sectional views illustrating a method of forming a cylindrical capacitor according to a second embodiment of the present invention.

Claims (14)

반도체 기판 상에 오프닝홀(opening hole)들을 가지는 몰드(mold)층을 형성하는 단계;Forming a mold layer having opening holes on the semiconductor substrate; 상기 몰드층 상에 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극층을 형성하는 단계;Forming a lower electrode layer along the profile of the opening hole on the mold layer; 상기 하부 전극층 상에 실리콘 산화물 라이너(liner)층을 형성하는 단계;Forming a silicon oxide liner layer on the lower electrode layer; 상기 몰드층 상측의 상기 실리콘 산화물 라이너층 및 상기 하부 전극층 부분을 선택적으로 제거하여 하부 전극들 및 상기 하부 전극의 일 측면을 덮어 보호하는 실리콘 산화물 라이너층 잔류 부분으로 분리시키는 단계;Selectively removing portions of the silicon oxide liner layer and the lower electrode layer above the mold layer to separate the lower electrodes and the remaining portions of the silicon oxide liner layer covering and protecting one side of the lower electrode; 상기 실리콘 산화물 라이너층 잔류 부분 및 상기 몰드층을 선택적으로 제거하여 상기 하부 전극의 양 측면들을 노출시키는 단계; 및Selectively removing the remaining portion of the silicon oxide liner layer and the mold layer to expose both sides of the lower electrode; And 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법. Forming a dielectric layer and an upper electrode on said lower electrode. 제1항에 있어서, The method of claim 1, 상기 몰드층은 상기 실리콘 산화물 라이너층과 함께 식각되게 실리콘 산화물층을 포함하여 형성되는 실린더형 커패시터 형성 방법. And wherein the mold layer includes a silicon oxide layer etched together with the silicon oxide liner layer. 제1항에 있어서, The method of claim 1, 상기 하부 전극층은 티타늄질화물(TiN)층을 포함하여 형성되는 실린더형 커패시터 형성 방법. The lower electrode layer is a cylindrical capacitor forming method including a titanium nitride (TiN) layer. 제1항에 있어서, The method of claim 1, 상기 하부 전극층을 형성하는 단계는 Forming the lower electrode layer 티타늄(Ti)층을 포함하는 장벽금속층(barrier metal layer)을 증착하는 단계; 및Depositing a barrier metal layer comprising a titanium (Ti) layer; And 상기 티타늄층 상에 티타늄질화물(TiN)층을 포함하여 형성되는 실린더형 커패시터 형성 방법. And a titanium nitride (TiN) layer formed on the titanium layer. 제1항에 있어서, The method of claim 1, 상기 실리콘 산화물 라이너(liner)층을 형성하는 단계는Forming the silicon oxide liner layer 상기 하부 전극 상에 실리콘층을 증착하는 단계; 및Depositing a silicon layer on the lower electrode; And 상기 실리콘층을 산화시키는 어닐링(annealing) 단계를 포함하는 실린더형 커패시터 형성 방법. An annealing step of oxidizing the silicon layer. 제5항에 있어서, The method of claim 5, 상기 실리콘층은 30Å 내지 60Å 두께로 증착되는 실린더형 커패시터 형성 방법. Wherein the silicon layer is deposited to a thickness of 30 kHz to 60 kHz. 제1항에 있어서, The method of claim 1, 상기 하부 전극들 및 실리콘 산화물 라이너층 잔류 부분으로 분리시키는 단계는Separating the lower electrodes and the remaining portion of the silicon oxide liner layer 상기 실리콘 산화물 라이너층 및 상기 하부 전극층에 대해 건식 에치백(dry etch back) 과정을 수행하는 단계를 포함하고,Performing a dry etch back process on the silicon oxide liner layer and the lower electrode layer, 상기 건식 에치백 과정에서 상기 하부 전극의 측면 및 바닥은 상기 실리콘 산화물 라이너층에 의해 차폐 보호되는 실린더형 커패시터 형성 방법. And side and bottom of the lower electrode are shielded and protected by the silicon oxide liner layer during the dry etchback process. 제1항에 있어서, The method of claim 1, 상기 실리콘 산화물 라이너층 잔류 부분 및 상기 몰드층은 The silicon oxide liner layer remaining portion and the mold layer 습식 딥 아웃(dip out) 식각으로 함께 제거되는 실린더형 커패시터 형성 방법. A method of forming a cylindrical capacitor that is removed together by wet dip out etching. 반도체 기판 상의 하부층을 관통하는 연결 콘택들을 형성하는 단계;Forming connection contacts through the underlying layer on the semiconductor substrate; 상기 연결 콘택을 덮는 몰드(mold)층 및 부유고정층의 스택(stack)을 형성하는 단계;Forming a stack of a mold layer and a floating pinned layer covering the connection contact; 상기 스택을 관통하여 상기 연결 콘택들을 각각 노출하는 오프닝홀(opening hole)들을 형성하는 단계;Forming opening holes penetrating the stack to expose the connection contacts, respectively; 상기 오프닝홀의 프로파일(profile)을 따르는 하부 전극층을 형성하는 단계;Forming a lower electrode layer along a profile of the opening hole; 상기 하부 전극층 상에 실리콘 산화물 라이너(liner)층을 형성하는 단계;Forming a silicon oxide liner layer on the lower electrode layer; 상기 실리콘 산화물층 상에 레지스트(resist)층을 도포하는 단계;Applying a resist layer on the silicon oxide layer; 상기 레지스트층 상에 상기 하부 전극층을 하부 전극으로 분리시키게 화학기계적연마(CMP)를 수행하는 단계;Performing chemical mechanical polishing (CMP) on the resist layer to separate the lower electrode layer into a lower electrode; 상기 레지스트층의 잔류 부분을 스트립(strip)하는 단계;Stripping the remaining portion of the resist layer; 상기 부유고정층의 일부를 선택적으로 제거하여 하부의 상기 몰드층의 일부를 노출하여 상기 하부 전극들의 상측 단부를 고정시키는 부유고정층 패턴을 형성하는 단계;Selectively removing a portion of the floating layer to form a floating layer pattern for exposing a portion of the lower mold layer to fix upper ends of the lower electrodes; 상기 노출된 몰드층 및 상기 라이너층을 함께 제거하여 상기 하부 전극들의 외측벽 및 상기 하부 전극의 표면을 노출시키는 단계; 및Removing the exposed mold layer and the liner layer together to expose the outer wall of the lower electrodes and the surface of the lower electrode; And 상기 하부 전극 상에 유전층 및 상부 전극을 형성하는 단계를 포함하는 실린더형 커패시터 형성 방법. Forming a dielectric layer and an upper electrode on said lower electrode. 제9항에 있어서, 10. The method of claim 9, 상기 몰드층은 상기 실리콘 산화물 라이너층과 함께 식각되게 실리콘 산화물층을 포함하여 형성되는 실린더형 커패시터 형성 방법. And wherein the mold layer includes a silicon oxide layer etched together with the silicon oxide liner layer. 제9항에 있어서, 10. The method of claim 9, 상기 실리콘 산화물 라이너(liner)층을 형성하는 단계는Forming the silicon oxide liner layer 상기 하부 전극 상에 실리콘층을 증착하는 단계; 및Depositing a silicon layer on the lower electrode; And 상기 실리콘층을 산화시키는 어닐링(annealing) 단계를 포함하는 실린더형 커패시터 형성 방법. An annealing step of oxidizing the silicon layer. 제11항에 있어서, The method of claim 11, 상기 실리콘층은 30Å 내지 60Å 두께로 증착되는 실린더형 커패시터 형성 방법. Wherein the silicon layer is deposited to a thickness of 30 kHz to 60 kHz. 제9항에 있어서, 10. The method of claim 9, 상기 레지스트층을 스트립(strip)하는 단계는 Stripping the resist layer 상기 레지스트층에 플라즈마(plasma)를 인가하여 애슁(ashing)하는 단계를 포함하고,And ashing by applying plasma to the resist layer, 상기 라이너층의 제거 시 상기 레지스트층이 애슁되지 않고 잔류하는 부분이 함께 제거되는 실린더형 커패시터 형성 방법. And removing the liner layer and removing the remaining portions of the liner layer. 제9항에 있어서, 10. The method of claim 9, 상기 부유고정층 패턴을 형성하는 단계는Forming the floating fixed layer pattern is 상기 하부 전극 상에 상기 오프닝홀의 입구를 메우는 캐핑(capping)층을 형성하는 단계; Forming a capping layer filling the opening of the opening hole on the lower electrode; 상기 캐핑층 상에 상기 부유고정층 패턴이 잔존할 부분을 덮는 마스크(mask)를 형성하는 단계; 및 Forming a mask on the capping layer to cover a portion where the floating pin layer pattern will remain; And 상기 마스크에 의해 노출된 상기 캐핑층 부분 및 하부의 상기 부유고정층 부 분을 선택적으로 식각하는 단계를 포함하는 실린더형 커패시터 형성 방법. Selectively etching the portion of the capping layer and the portion of the floating pinned layer exposed by the mask.
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