KR20100060588A - 무선 통신 시스템의 고속 퓨리에 변환 연산 장치 및 방법 - Google Patents

Abstract

본 발명은 무선 통신 시스템의 FFT 연산 장치 및 방법에 관한 것으로 이러한 본 발명은, N-포인트 FFT(Fast Fourier Transform) 연산의 포인트(N)에 따른 회전인자가 곱해지는 연산 위치를 저장하는 연산위치 저장부; 상기 연산 위치에 곱해지는 상기 회전 인자 값을 저장하는 회전인자 저장부; 및 상기 연산 위치에 따라 곱해지는 회전 인자 값을 독출하여 FFT 연산을 수행하는 연산부를 포함하는 것을 특징으로 하는 무선 통신 시스템의 FFT 연산 장치를 제공하며, 이에 따른 FFT 연산 방법을 제공한다.

FFT, twiddle factor.

Description

무선 통신 시스템의 고속 퓨리에 변환 연산 장치 및 방법{An apparatus for Fast Fourier Transform in a wireless communication system and a method thereof}

본 발명은 무선 통신 시스템의 고속 퓨리에 변환(FFT, Fast Fourier Transform) 연산 장치 및 방법에 관한 것으로, 특히, 고속 퓨리에 변환 연산의 회전 인자를 곱해주는 연산 위치를 미리 저장하여 고속 퓨리에 변환 연산을 수행하는 고속 퓨리에 변환 연산 장치 및 방법에 관한 것이다.

직교 주파수 분할 다중화(OFDM, Orthogonal Frequency Division Multiplexing)의 기본원리는 여러 개의 반송파를 사용하여 고속 전송률을 갖는 입력 데이터를 낮은 전송률을 갖는 데이터로 반송파의 수만큼 병렬화하여 각 반송파에 실어 전송하는 방식이다. 상기 OFDM은 낮은 전송률을 갖는 부반송파의 심벌 듀레이션(duration)이 증가하기 때문에 다중경로 지연확산에 의해 시간영역에서 상대적인 왜곡이 감소하고, OFDM 심벌 사이에 채널의 지연확산보다 긴 보호구간을 삽입하여 심벌간 간섭을 제거할 수 있다. 이러한 OFDM 변복조는 다수의 부반송파를 사용하기 때문에 부반송파의 수가 증가할수록 하드웨어 설계에 대한 어려움이매우 크 다. 또한 부반송파간의 직교성(orthogonal)을 유지하기 위한 어려움이 발생함으로서 실제 시스템에 구현하기가 어려워진다. 이러한 문제점은 이산 퓨리에 변환(DFT: Discrete Fourier Transform)에 의해 해결할 수 있으나, 상기 DFT 역시 많은 연산량을 수행하여야 한다는 단점을 가지고 있다. 상기 DFT의 단점인 많은 연산량을 줄이기 위해 고속 퓨리에 변환(FFT, Fast Fourier Transform)이 제안되었다. 즉, OFDM 시스템에서는 N-포인트(N-point) DFT가 필요한데 N이 증가함에따라 DFT의 연산량은 N2에 비례하여 증가한다. 따라서 N이 큰 경우에도 효율적으로 DFT를 연산할 수 있는 알고리즘의 필요성이 대두되었다. 상기 FFT은 N 길이의 시퀀스를 이보다 작은 길이의 시퀀스로 연속해서 분해함으로써 DFT 연산량을 획기적으로 줄이는 알고리즘이다.

OFDM의 FFT는 실수부와 허수부를 갖는 복소수 연산을 수행한다. 따라서 하드웨어적으로 실수부와 허수부가 분리되어 입력되며, FFT를 수행하는 프로세서를 설계함에 있어 입출력의 실수부와 허수부의 위치를 바꾸면 역 FFT(Inverse FFT, IFFT) 기능을 수행할 수 있다. 상기 FFT의 구현은 크게 어레이 방식과 파이프라인 방식이 있다. 상기 어레이 FFT구조는 하드웨어적으로 매우 복잡하고 커져서 FFT의 연산 포인트가 큰 경우에 구현이 거의 불가능하다. 반면 상기 파이프라인 FFT 구조는 규칙적이고 비교적 제어가 간단하며, 직렬 입력과 직렬 출력을 할 수 있기 때문에 높은 성능을 요구하는 응용분야에 가장 많이 사용하는 구조이다.

한편, FFT 연산 장치를 FPGA/ASIC으로 구현하려는 경우에 NCO 또는 메모리(Memory)를 이용하여 회전 인자(twiddle factors)의 값을 정의해 두어야 한다.

FFT 연산시, N=2048과 같이 큰 값을 가지는 경우에 메로리(memory)에서 데이터에 맞는 위치의 회전 인자(twiddle factor)를 찾는 어드레스 디코딩(address decoding) 및 페치 로직(fetch logic)이 상당히 커지는 문제점이 발생한다. 이러한 로직(logic)은 조합 회로이므로 많은 로직 게이트(logic gate)를 사용하는 경우에 실행 속도에 심각한 영향을 미치게 된다.

따라서 상술한 바와 같은 종래의 문제를 감안한 본 발명의 목적은, FFT 연산 속도를 증가시킬 수 있는 무선 통신 시스템의 FFT 연산 장치 및 방법을 제공함에 있다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시 예에 따른 무선 통신 시스템의 FFT 연산 장치는, N-포인트 FFT(Fast Fourier Transform) 연산의 포인트(N)에 따른 회전인자가 곱해지는 연산 위치를 저장하는 연산위치 저장부; 상기 연산 위치에 곱해지는 상기 회전 인자 값을 저장하는 회전인자 저장부; 및 상기 연산 위치에 따라 곱해지는 회전 인자 값을 독출하여 FFT 연산을 수행하는 연산부를 포함한다.

상기 연산 위치는 상기 포인트(N)에 따른 FFT 연산의 주기성에 따라 산출됨을 특징으로 한다.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시 예에 따른 무선 통신 시스템의 FFT 연산 방법은, N-point FFT(Fast Fourier Transform) 연산의 입력되는 샘플에 따라 포인트(N)에 따른 연산 위치를 독출하는 과정과, 상기 연산 위치에 곱해지는 회전 인자 값을 독출하는 과정과, 상기 독출된 회전 인자 값을 상기 독출한 연산 위치에 따라 곱하여 FFT 연산을 수행하는 과정을 포함한다.

상기 연산 위치는 상기 포인트(N)에 따른 FFT 연산의 주기성에 따라 산출됨 을 특징으로 한다.

본 발명에 따르면, 상기 포인트(N)에 따른 FFT 연산의 연산 위치, 연산 위치에 대응하는 회전 인자를 미리 저장하여, FFT 연산시 해당 연산 위치 및 연산 인자를 독출하여 사용함으로써, FFT 연산의 속도를 증가시킬 수 있다. 이에 따라 시스템의 성능 향상의 이점이 있다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

먼저, 본 발명의 실시 예에 따른 FFT 연산 장치의 개략적인 구성에 대해서 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 FFT 연산 장치의 개략적인 구성을 설명하기 위한 도면이다.

본 발명의 실시 예에 따른 FFT 장치는 회전인자(twiddle factor) 저장부(100), 연산위치 저장부(200) 및 연산부(300)를 포함하여 구성된다.

회전인자 저장부(100)는 N-point FFT 연산의 "N"의 수에 따른 회전인자(twiddle factor)를 저장한다.

연산위치 저장부(200)는 N-point FFT 연산의 "N"에 따른 회전인자(twiddle factor)가 곱해져야할 연산 위치를 저장한다.

여기서, 회전인자 저장부(100) 및 연산위치 저장부(200)는 RAM 또는 ROM으로 구현될 수 있으며, 이외에 다른 종류의 메모리를 통해 구현할 수 있다.

연산부(300)는 입력되는 샘플의 크기(N)에 따라 회전인자 저장부로부터 적합한 회전인자를 독출하고, 독출한 회전 인자를 연산위치 저장부의 연산위치를 참조하여 FFT 연산을 수행한다.

본 발명의 실시 예에 따르면, 상술한 바와 같이, 회전인자와 회전인자가 곱해져야할 연산 위치를 미리 저장하여, 저장한 회전인자 및 연산 위치를 통해 FFT 연산을 수행함으로써, 연산속도의 향상을 가져온다.

다음으로, 본 발명의 실시 예에 따른 FFT 연산 방법을 설명하기로 한다. 도 2는 본 발명의 실시 예에 따른 FFT 연산 방법을 설명하기 위한 FFT 연산 알고리즘의 예이다. 이때, FFT의 포인트(N)가 8인 경우를 예를 들어 설명하며, 이러한 FFT 연산의 포인트(N)는 확장할 수 있음은 물론이다.

FFT로 입력되는 신호는 x[0] 내지 x[7]이다. 이하 설명의 편의를 위해 x[n]에서 X[n]까지의 가로 라인을 연산라인이라 한다. 즉, 도 2에 의하면 상기 FFT는, 아래로부터 위로, 제1 연산라인 내지 제8 연산라인으로 구성된다.

또한, 각 연산라인은 제1 스테이지 내지 제3 스테이지로 구분된다. 제1 스테이지는 a 지점에서 c 지점까지, 제2 스테이지는 c 지점에서 e 지점까지, 그리고 제3 스테이지는 e 지점에서 g 지점까지를 지칭한다.

그러면, 도시한 바와 같은 파이프라인 기반 FFT 연산 방법에 대해서 간략히 설명하면, x[0]은 제1 스테이지에서 a지점에서 시작하여, b 지점에서 분리되어 c지 점의 제8 연산라인과 제7 연산라인으로 가산되어 전달된다. 한편, x[4]는 제1 스테이지에서 a지점에서 회전 인자가 곱해지고, b지점에서 분리되어 제8 연산라인에 합산되며, 제7 연산라인에 감산되어 전달된다. 특히, 이때, x[4]는 제1 스테이지 a 지점에서 회전 인자(twiddle factor,

)를 곱하여 전달된다. 이와 같이, 파이프라인 방식의 FFT 연산은 도 2에 도시한 바와 같이, 각 연산 라인의 입력신호들이 순차적으로 다른 연산 라인으로 합산 또는 감산되어 분기하거나, 합쳐지도록 하며, 순차적으로 스테이지별로 연산이 이루어진다. 또한, 알고리즘 별로 회전인자를 특정 연산라인 및 스테이지별로 곱하여 연산을 수행한다.

본 발명의 실시 예에 따르면, 이러한 FFT 연산 중 곱해지는 회전 인자 및 이러한 회전 인자가 곱해지는 위치를 각각 회전인자(twiddle factor) 저장부(100), 및 연산위치 저장부(200)에 미리 저장하고, FFT 연산시, 포인트(N)에 따라 미리 저장된 연산 위치에 따라, 미리 저장된 회전 인자를 곱해줌으로써, FFT 연산 속도를 증가시킬 수 있다.

이어서, 본 발명의 실시 예에 따른 FFT 연산의 포인트(N)에 의거한 연산 위치를 저장하는 방법을 설명하기로 한다.

다음의 <표 1> 내지 <표 3>은 FFT 연산의 포인트(N)에 따른 회전 인자가 곱해지는 연산 위치를 저장한 행렬을 설명하기 위한 것이다.

	1	2	3	4
1	1	3	5	7
2	1	2	5	6
3	1	2	3	4

	1	2	3	4	5	6	7	8
1	1	3	5	7	9	11	13	15
2	1	2	5	6	9	10	13	14
3	1	2	3	4	9	10	11	12
4	1	2	3	4	5	6	7	8

	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16
1	1	3	5	7	9	11	13	15	17	19	21	23	25	27	29	31
2	1	2	5	6	9	10	13	14	17	18	21	22	25	26	29	30
3	1	2	3	4	9	10	11	12	17	18	19	20	25	26	27	28
4	1	2	3	4	5	6	7	8	17	18	19	20	21	22	23	24
5	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	16

<표 1>은 8-point FFT의 경우, <표 2>는 16-point FFT의 경우, <표 3>은 32-point FFT의 경우이다.

여기서, <표 1> 내지 <표 3>에 나타난 바와 같이, FFT의 포인트(N)에 따라, 3×4, 4×8 및 5×16 크기의 행렬이 됨을 알 수 있다. 이러한 FFT의 포인트(N)에 따른 행렬의 크기는 다음의 <수학식 1>에 따라 산출된다.

예컨대, 8-point FFT의 경우, (8/2) ×

= 3 × 4 크기의 행렬이 된다.

또한, 산출된 행렬의 첫 번째 열은 1부터 마지막 행의 길이까지의 홀수의 집합이며, 산출된 행렬의 마지막 열은 1부터 마지막 행의 길이까지 자연수의 집합이다.

즉, 첫 번째 열은 FFT의 포인트(N)가 8, 16, 및 32인 경우에 각각 "1, 3, 5, 7", "1, 3.... 13, 15", 및 "1, 3.... 29, 31"이 된다.

또한, 마지막 열은 FFT의 포인트(N)가 8, 16, 및 32인 경우에 각각 "1, 2, 3, 4", "1, 2, ..., 8", 및 "1, 2, ...., 16"이 된다.

한편, 첫 번째 열과 마지막 열의 사이의 중간 열들은, FFT의 포인트(N)가 8, 16, 및 32인 경우에 각각 1개, 2개, 3개로 증가한다. 또한, 이러한 경우, 각각, 주기성을 가진다.

예컨대, 8-point FFT의 경우, 중간 열은 제2열이다. 이때, 마지막 열은 {1, 2, 3, 4}이며, 제2열은 마지막 열의 대응되는 행에 (0, 0, 2, 2}를 더한 값이다.

16-point FFT의 경우, 중간 열은 제2, 제3 열이다. 이때, 마지막 열은 {1, 2, 3, 4, 5, 6, 7, 8}이다. 여기서, 제2열은 마지막 열의 대응되는 행에 {0, 0, 2, 2, 4, 4, 6, 6}을 더한 값이며, 제3열은 마지막 열의 대응되는 행에 {0, 0, 0, 0, 4, 4, 4, 4}를 더한 값이다.

32-point FFT의 경우, 중간 열은 제2, 제3, 제4 열이다. 이때, 마지막 열은 {1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18}이다. 여기서, 제2열은 마지막 열의 대응되는 행에 {0, 0, 2, 2, 4, 4, 6, 6, 8, 8, 10, 10, 12, 12, 14, 14}를 더한 값이며, 제3열은 마지막 열의 대응되는 행에 {0, 0, 0, 0, 4, 4, 4, 4, 8, 8, 8, 8, 12, 12, 12, 12}를 더한 값이고, 제4열은 {0, 0, 0, 0, 0, 0, 0, 0, 8, 8, 8, 8, 8, 8, 8, 8}을 더한 값이다.

상술한 바와 같이 산출된 FFT 연산의 회전 인자가 곱해지는 연산 위치는 행렬 값으로 나타낼 수 있으며, 각 행렬은 일정한 주기성을 가진다. 본 발명은 이러 한 주기성을 이용하여 FFT 연산의 포인트(N)에 의거한 연산 위치를 가지는 행렬을 산출하고, 이를 미리 저장한다. 그런 다음, FFT 연산시 저장한 연산 위치를 이용하여 FFT 연산을 수행한다.

도 3은 본 발명의 실시 예에 따른 FFT 연산의 포인트(N)에 의거한 연산 위치를 저장하는 방법을 설명하기 위한 도면이다.

FFT 연산의 포인트(N)에 의거한 연산 위치는 단말이 생성할 수 있으며, 또는 기타 장치에 의해 생성할 수 있다.

도 3을 참조하면, S301 단계에서 FFT 연산의 포인트(N)에 의거한 연산 위치 행렬(matrix)의 크기를 <수학식 1>에 따라 산출한다.

이어서, S303 단계에서 FFT 연산의 포인트(N)에 의거한 연산 위치 행렬(matrix)의 마지막 열을 산출한다. 앞서 설명한 바와 같이, 마지막 열은 1부터 마지막 행의 길이까지 자연수의 집합이다.

그런 다음, S305 단계에서 FFT 연산의 포인트(N)에 의거한 연산 위치 행렬(matrix)의 첫 번째 열을 산출한다. 앞서 설명한 바와 같이, 첫 번째 열은 1부터 마지막 행의 길이까지의 홀수의 집합이다.

이어서, S307 단계에서 첫 번째 열과 마지막 열의 중간 열들을 산출한다. 이는 앞서 설명한 규칙, 즉, 주기성을 이용하여 산출한다.

그런 다음, S309 단계에서 산출된 각 열들을 가지는 연산 위치 행렬을 연산 위치 저장부(200)에 저장한다.

상술한 바와 같이, 연산 위치를 산출한 상태에서 본 발명의 실시 예에 따른 N-point FFT 연산을 수행하는 방법에 대해서 설명하기로 한다. 도 4는 본 발명의 실시 예에 따른 FFT 연산을 수행하는 방법을 설명하기 위한 도면이다.

도 4를 참조하면, 연산부(300)는 S401 단계에서 FFT 연산의 포인트(N)에 따른 입력 신호 샘플이 입력되면, S403 단계에서 FFT 연산의 포인트(N)에 따른 회전인자가 곱해지는 연산 위치를 각 연산 스테이지별로 연산 위치 저장부(200)로부터 독출한다.

도 2 및 <표 1>를 참조하면, 8-point FFT의 경우, 제1 스테이지는 1열에 대응하며, 1열은 {1, 3, 5, 7}이다. 이때, 제1열의 {1, 3, 5, 7}은 각각 제1, 3, 5, 7 연산라인에 대응한다. 또한, 제2 스테이지는 2열에 대응하며, 제2 열은 {1, 2, 5, 6}이다. 이때, 제2열의 {1, 2, 5, 6}은 각각 제1, 2, 5, 6 연산라인에 대응한다. 그리고 제3 스테이지는 3열에 대응하며, 제3 열은 {1, 2, 3, 4}이다. 이때, 제3열의 {1, 2, 3, 4}는 각각 제1, 2, 3, 4 연산라인에 대응한다. 이처럼, 회전 인자가 곱해지는 연산 위치를 독출한다.

그런 다음, 연산부(300)는 S405 단계에서 각 연산 위치에 따른 회전 인자를 회전인자 저장부(100)로부터 독출한다.

즉, 도 2를 참조하면, 8-point FFT의 경우, 제1 스테이지 제1, 3, 5, 7 연산라인의 연산 위치에 따라 회전 인자{

,

,

,

}를 독출한다.

또한, 제2 스테이지 제1, 2, 5, 6 연산라인의 연산 위치에 따라 {

,

,

,

}를 독출한다.

그리고 제3 스테이지 제1, 2, 3, 4 연산라인의 연산 위치에 따라 {

,

,

,

}를 독출한다.

이처럼, 연산위치에 따른 회전인자를 독출하고, 그런 다음, 연산부(300)는 S407 단계에서 독출된 회전인자를 독출한 연산 위치에 곱하여 FFT 연산을 수행한다.

상술한 바와 같은 본 발명의 실시 예에 따른 FFT 연산 방법의 신뢰도를 설명하기로 한다. 도 5는 본 발명의 실시 예에 따른 신뢰도를 설명하기 위한 그래프이다.

도 5는 "Mean=1", "STD=0"인 normal distribution으로부터 random number 2048개를 취한 경우에 매트랩(matlab)이 제공하는 "fft.m"과 본 발명에서 제시한 알고리즘에 의해서 계산한 FFT 결과 값들에 대한 오차를 보여 준 것이다.

이때, 대략, (10^-14) 정도의 오차가 있는 데, 이것은 computer에서 발생하는 부동소수점 연산에 따른 오차로서 결국, 매트랩(matlab)이 제공하는 "fft.m"과 동일한 계산결과를 본 발명의 실시 예에 따른 FFT 연산 방법이 제공해주는 것을 알 수 있다.

본 발명에 따르면, 상기 포인트(N)에 따른 FFT 연산의 연산 위치, 연산 위치에 대응하는 회전 인자를 미리 저장하여, FFT 연산시 해당 연산 위치 및 연산 인자를 독출하여 사용함으로써, FFT 연산의 속도를 증가시킬 수 있다. 이에 따라 시스템의 성능 향상의 이점이 있다.

앞서 설명한 바와 같이, 상술한 바와 같은 본 발명의 실시 예에서, 회전인자(twiddle factor) 저장부(100), 및 연산위치 저장부(200)는 RAM 또는 ROM 등의 메모리를 이용하여 구현될 수 있다. 무엇보다 FPGA/ASIC과 비교하여 메모리(memory) 부분이 보다 빠른 공정 기술이 적용되고 있으며, 가격도 FPGA/ASIC보다 상당히 저렴한 것이 사실이다. 예를 들면, DDR2와 같은 고속의 메모리를 사용한다면, 문제가 되는 조합회로를 최소화하고, 보다 빠른 속도로 FFT를 운용할 수 있게 된다.

현재, 통신 시스템뿐만 아니라, 거의 모든 전자 제품이 디지탈화 되어가고 있다. 이때, 항상, 접하게 되는 것이 디지탈 신호처리이고, 이 디지탈 신호처리의 가장 핵심은 FFT이다.

FFT는 신호처리의 가장 기본이 되는 연산이지만, 곱셈 연산을 많이 요구하여 FPGA/ASIC으로 구현할 때, 상당히, 많은 자원을 요구하고, 그에 따른 많은 전력을 소모하는 문제점이 있다.

또한, 곱셈연산을 수행할 피 연산자들, 즉, 신호 데이터와 twiddle factor를 matching하는데도 관련 조합 회로가 복잡하여 연산 수행 속도를 떨어뜨리는 문제점이 있다.

본 발명의 실시 예에 따르면, 조합 회로가 수행하는 연산을 모두, 고속의 메모리가 수행하도록 하고, FPGA/ASIC의 내부 조합 회로는 최소로 하는 효과를 가지고 있다.

무엇보다, 종래의 FFT는 일단 N=2048과 같이 정해지면, 운용중에 그 크기를 자유롭게 바꿀 수 없게 되어 있지만, 본 발명에서는 N-point FFT에 따라, 쉽게 FFT의 크기를 바꾸어 줄 수 있다.

이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 이와 같이, 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 균등론에 따라 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.

도 1은 본 발명의 실시 예에 따른 FFT 연산 장치의 개략적인 구성을 설명하기 위한 도면.

도 2는 본 발명의 실시 예에 따른 FFT 연산 방법을 설명하기 위한 FFT 연산 알고리즘의 예.

도 3은 본 발명의 실시 예에 따른 FFT 연산의 포인트(N)에 의거한 연산 위치를 저장하는 방법을 설명하기 위한 도면.

도 4는 본 발명의 실시 예에 따른 FFT 연산을 수행하는 방법을 설명하기 위한 도면.

도 5는 본 발명의 실시 예에 따른 신뢰도를 설명하기 위한 그래프.

Claims (4)

1. 무선 통신 시스템의 FFT 연산 장치에 있어서,

   N-포인트 FFT(Fast Fourier Transform) 연산의 포인트(N)에 따른 회전인자가 곱해지는 연산 위치를 저장하는 연산위치 저장부;

   상기 연산 위치에 곱해지는 상기 회전 인자 값을 저장하는 회전인자 저장부; 및

   상기 연산 위치에 따라 곱해지는 회전 인자 값을 독출하여 FFT 연산을 수행하는 연산부를 포함하는 것을 특징으로 하는 무선 통신 시스템의 FFT 연산 장치.
2. 제1항에 있어서,

   상기 연산 위치는 상기 포인트(N)에 따른 FFT 연산의 주기성에 따라 산출됨을 특징으로 하는 무선 통신 시스템의 FFT 연산 장치.
3. 무선 통신 시스템의 FFT 연산 방법에 있어서,

   N-point FFT(Fast Fourier Transform) 연산의 입력되는 샘플에 따라 포인트(N)에 따른 연산 위치를 독출하는 과정과,

   상기 연산 위치에 곱해지는 회전 인자 값을 독출하는 과정과,

   상기 독출된 회전 인자 값을 상기 독출한 연산 위치에 따라 곱하여 FFT 연산을 수행하는 과정을 포함하는 것을 특징으로 하는 무선 통신 시스템의 FFT 연산 방 법.
4. 제3항에 있어서,

   상기 연산 위치는 상기 포인트(N)에 따른 FFT 연산의 주기성에 따라 산출됨을 특징으로 하는 무선 통신 시스템의 FFT 연산 장치.

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