KR20100060107A - Millimeter-wave amplifier and bias circuit for the same - Google Patents

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Abstract

PURPOSE: A super high frequency amplifier and a bias circuit for the same are provided to optimize performance by adjusting a source voltage, regardless of a change in the properties of a depletion-type FET(Field Effect Transistor) due to the process change. CONSTITUTION: An amplifier circuit amplifies a high frequency signal through a depletion-type FET(30). An input matching circuit(20) matches the inputted high frequency signal in the depletion-type FET. An output matching circuit(40) matches the amplified signal, and thereby outputs the matched signal. A bias circuit(80) gives a negative value to a voltage between a gate and a source of the depletion-type FET by applying a positive voltage to the source of the depletion-type FET. The bias circuit tunes the voltage between the gate and the source by changing the positive voltage applied to the source.

Description

초고주파 증폭기 및 그것을 위한 바이어스 회로{MILLIMETER-WAVE AMPLIFIER AND BIAS CIRCUIT FOR THE SAME}Microwave Amplifier and Bias Circuit for It {MILLIMETER-WAVE AMPLIFIER AND BIAS CIRCUIT FOR THE SAME}

본 발명은 무선 통신 시스템에 관한 것으로, 좀 더 구체적으로는 무선 통신 시스템에 사용되는 초고주파 증폭기 및 그것을 위한 바이어스 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wireless communication system, and more particularly to a high frequency amplifier and a bias circuit for use in a wireless communication system.

정보화 사회의 발전에 따라, 많은 양의 데이터를 빠르게 전송하기 위하여 유선 및 무선통신이 매우 빠른 속도로 발전하고 있다.With the development of the information society, wired and wireless communication are developing at a very high speed in order to transmit a large amount of data quickly.

무선통신 시스템에 주로 사용되는 초고주파 증폭기는, 입력신호를 증폭하는 트랜지스터로서 공핍형 전계효과트랜지스터(이하, 공핍형 FET라 칭함)를 주로 사용하고 있다.The ultra-high frequency amplifier mainly used in a wireless communication system mainly uses a depletion type field effect transistor (hereinafter referred to as a depletion type FET) as a transistor for amplifying an input signal.

공핍형 FET를 신호 증폭용으로 사용하기 위해 소오스 공통(Common Source) 형태로 사용하며, 이 때 공핍형 FET는 문턱전압(Threshold Voltage)이 음(-)인 특성을 가지고 있고, 트랜스컨덕턴스가 큰 바이어스 영역은 게이트 바이어스가 음(-)전압을 갖는 영역에서 존재하는 특성을 갖는다. 그러므로, 공핍형 FET의 증폭을 위한 동작영역을 확보하기 위해서는 게이트로 음(-)전압이 바이어스 되도록 해야 한다.The depletion FET is used as a common source type for signal amplification, and the depletion FET has a negative threshold voltage and a large transconductance bias. The region has a characteristic that the gate bias exists in the region having a negative voltage. Therefore, in order to secure an operating area for the amplification of the depletion type FET, the negative voltage must be biased to the gate.

이상과 같은 공핍형 FET의 동작 특성에 따르면, 공핍형 FET를 사용하여 초고주파 증폭기를 설계 및 제작하기 위해서는 음(-)전압을 제공하기 위한 DC-DC 변환기가 별도로 구비되어야 한다. 이는 초고주파 증폭기의 제작 비용과 시스템의 크기를 증가시키는 문제를 유발할 뿐만 아니라, DC-DC 변환기에서 소모하는 전력에 의해서 전력 손실이 발생되는 문제가 있다. According to the operating characteristics of the depletion type FET as described above, in order to design and fabricate an ultra-high frequency amplifier using the depletion type FET, a DC-DC converter for providing a negative voltage must be separately provided. This not only causes a problem of increasing the manufacturing cost and system size of the microwave amplifier, but also causes a problem of power loss caused by power consumed by the DC-DC converter.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 음(-)의 전압을 제공하는 회로 구성을 필요로 하지 않는 초고주파 증폭기 및 그것을 위한 바이어스 회로를 제공하는 데 있다. Accordingly, it is an object of the present invention to provide an ultra-high frequency amplifier and a bias circuit therefor, which are proposed to solve the above-mentioned problems and do not require a circuit configuration that provides a negative voltage.

본 발명의 다른 목적은, 공정변화에 상관없이 최적화된 성능과 높은 안정도를 제공할 수 있는 초고주파 증폭기 및 그것을 위한 바이어스 회로를 제공하는 데 있다. Another object of the present invention is to provide an ultra-high frequency amplifier and a bias circuit therefor capable of providing optimized performance and high stability regardless of process change.

상기의 과제를 이루기 위하여 본 발명에 초고주파 증폭기는, 공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로; 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로; 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로; 그리고 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함하는 것을 특징으로 한다.In order to achieve the above object, according to the present invention, an ultra-high frequency amplifier includes an amplifier circuit for amplifying a high frequency signal through a depletion type field effect transistor; An input matching circuit for matching an input high frequency signal to the depletion field effect transistor; An output matching circuit for matching and outputting the amplified signal; And a bias circuit for applying a positive voltage to the source of the depletion field effect transistor to bias the gate-source voltage of the depletion field effect transistor to have a negative value.

이 실시예에 있어서, 상기 바이어스 회로는, 상기 소오스로 인가되는 상기 양의 전압을 변화시켜 상기 게이트-소오스간 전압을 튜닝하는 것을 특징으로 한다.In this embodiment, the bias circuit is characterized by tuning the gate-source voltage by changing the positive voltage applied to the source.

이 실시예에 있어서, 상기 바이어스 회로는 상기 공핍형 전계효과 트랜지스터의 게이트로 접지 전압을 인가하고, 상기 소오스로 양의 레벨을 갖는 제 1 외부전압을 인가하여 상기 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 제 1 바이어스 회로; 그리고 상기 공핍형 전계효과 트랜지스터의 드레인으로 양의 레벨을 갖는 제 2 외부전압을 인가하여 상기 드레인-소오스간 전압이 양의 값을 가지도록 바이어싱하는 제 2 바이어스 회로를 포함하는 것을 특징으로 한다.In this embodiment, the bias circuit applies a ground voltage to the gate of the depletion field effect transistor, and applies a first external voltage having a positive level to the source so that the gate-to-source voltage is negative. A first bias circuit biasing to have; And a second bias circuit for biasing the drain-source voltage to have a positive value by applying a second external voltage having a positive level to a drain of the depletion type field effect transistor.

이 실시예에 있어서, 상기 제 1 바이어스 회로는 상기 공핍형 전계효과 트랜지스터의 상기 게이트와 접지 사이에 접속된 제 1 인덕터; 일단이 상기 공핍형 전계효과 트랜지스터의 상기 소오스에 접속되고, 타단이 상기 제 1 외부 전압 사이에 접속된 제 2 인덕터; 그리고 상기 제 2 인덕터의 상기 타단과 상기 접지 사이에 접속된 제 1 커패시터를 포함하는 것을 특징으로 한다.In this embodiment, the first bias circuit further comprises: a first inductor connected between the gate and ground of the depletion field effect transistor; A second inductor having one end connected to the source of the depletion field effect transistor and the other end connected between the first external voltage; And a first capacitor connected between the other end of the second inductor and the ground.

이 실시예에 있어서, 상기 제 1 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 게이트로 0V를 인가하고, 고주파 신호 측면에서는 상기 입력된 고주파 신호가 상기 접지로 빠져나가는 것을 방지하는 것을 특징으로 한다.In this embodiment, the first inductor applies 0V to the gate of the depletion type field effect transistor on the DC voltage side, and prevents the input high frequency signal from escaping to the ground on the high frequency signal side. It features.

이 실시예에 있어서, 상기 제 2 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 소오스에 상기 제 1 외부 전압을 인가하고, 고주파 신호 측면에서는 상기 입력된 고주파 신호의 손실을 막고 안정도를 향상시키는 것을 특징으로 한다.In this embodiment, the second inductor applies the first external voltage to the source of the depletion type field effect transistor on the DC voltage side, and prevents the loss of the input high frequency signal on the high frequency signal side, thereby improving stability. It is characterized by improving.

이 실시예에 있어서, 상기 제 1 커패시터는 직류 전압 측면에서는 개방 상태에 있고 고주파 신호 측면에서는 단락 상태에 있는 것을 특징으로 한다.In this embodiment, the first capacitor is in an open state on the DC voltage side and a short circuit on the high frequency signal side.

이 실시예에 있어서, 상기 제 2 바이어스 회로는, 일단이 상기 공핍형 전계효과 트랜지스터의 상기 드레인에 접속되고, 타단이 상기 제 2 외부 전압 사이에 접속된 제 3 인덕터; 그리고 상기 제 3 인덕터의 상기 타단과 상기 접지 사이에 접속된 제 2 커패시터를 포함하는 것을 특징으로 한다.In this embodiment, the second bias circuit includes: a third inductor having one end connected to the drain of the depletion field effect transistor and the other end connected between the second external voltage; And a second capacitor connected between the other end of the third inductor and the ground.

이 실시예에 있어서, 상기 제 3 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 드레인에 상기 제 2 외부 전압을 제공하고, 고주파 신호 측면에서는 상기 증폭된 신호를 상기 출력 정합회로 쪽으로만 유입시키는 것을 특징으로 한다.In this embodiment, the third inductor provides the second external voltage to the drain of the depletion field effect transistor on the DC voltage side, and directs the amplified signal to the output matching circuit on the high frequency signal side. It is characterized by the inflow.

상기의 과제를 이루기 위하여 본 발명에 초고주파 증폭기의 바이어스 회로는, 공핍형 전계효과 트랜지스터의 게이트로 접지 전압을 인가하고, 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 레벨을 갖는 제 1 외부전압을 인가하여 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 제 1 바이어스 회로; 그리고 상기 공핍형 전계효과 트랜지스터의 드레인으로 양의 레벨을 갖는 제 2 외부전압을 인가하여 드레인-소오스간 전압이 양의 값을 가지도록 바이어싱하는 것을 특징으로 한다.In order to achieve the above object, in the present invention, the bias circuit of the ultra-high frequency amplifier applies a ground voltage to the gate of the depletion field effect transistor, and applies a first external voltage having a positive level to the source of the depletion field effect transistor. A first bias circuit for biasing the gate-to-source voltage to have a negative value; And applying a second external voltage having a positive level to the drain of the depletion type field effect transistor to bias the drain-source voltage to have a positive value.

이상과 같은 본 발명의 초고주파 증폭기 및 그것을 위한 바이어스 회로에 따르면, 초고주파 증폭기로 음(-)전압을 제공하기 위한 회로 구성(예를 들면, DC-DC 변환기)가 필요없게 된다. 따라서, 초고주파 증폭기의 제작 비용과 시스템의 크기를 줄일 수 있고 전력손실을 줄일 수 있게 된다. According to the ultra-high frequency amplifier of the present invention and the bias circuit therefor, the circuit configuration (for example, DC-DC converter) for providing a negative voltage to the ultra-high frequency amplifier is unnecessary. Therefore, the manufacturing cost and system size of the microwave amplifier can be reduced and power loss can be reduced.

또한, 공정변화에 의해 공핍형 FET의 특성이 변한다 하더라도 소오스 전압(VSS)를 조절하여 성능을 최적화시킬 수 있고, 소오스 단에 구비된 인덕터로 인해 초고주파 증폭기의 안정도가 향상될 수 있다.In addition, even if the characteristics of the depletion-type FET change due to the process change, the performance can be optimized by adjusting the source voltage VSS, and the stability of the ultra-high frequency amplifier can be improved by the inductor provided at the source terminal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below. .

본 발명의 초고주파 증폭기의 바이어스 회로는, 음(-)의 전압이나 소오스 저항이 필요없도록 공핍형 FET의 소오스에 양(+)의 전압을 인가함으로써, 양(+)의 전압만으로 바이어싱하는 구조를 갖는다. 이와 같은 본 발명의 구성에 따르면, 음(-)전압을 사용하지 않으므로, 음(-)전압을 발생시키기 위한 회로 구성(예를 들면, DC-DC변환기)이 필요하지 않게 되어 시스템면에서 가격과 크기를 줄일 수 있다. 그리고, 소오스 저항을 사용하지 않으므로 잡음특성과 이득이 향상될 뿐만 아니라, 기존에는 불가능하였던 공핍형 FET의 바이어스 튜닝이 가능한 장점을 갖는다. 또한, 본 발명의 초고주파 증폭기의 바이어스 회로는 FET의 소오스 단에 인덕 터를 사용하기 때문에, 증폭기의 안정도가 향상되는 장점을 갖는다. The bias circuit of the ultra-high frequency amplifier of the present invention has a structure in which biasing is performed only with a positive voltage by applying a positive voltage to a source of a depletion FET so that a negative voltage and a source resistance are not required. Have According to this configuration of the present invention, since no negative voltage is used, a circuit configuration (for example, a DC-DC converter) for generating a negative voltage is not required, so that the cost and cost of the system can be reduced. Can be reduced in size. In addition, since the source resistor is not used, the noise characteristic and the gain are not only improved, but the bias tuning of the depletion type FET, which was not possible in the past, is possible. In addition, the bias circuit of the ultra-high frequency amplifier of the present invention has an advantage that the stability of the amplifier is improved because an inductor is used at the source end of the FET.

도 1은 본 발명의 초고주파 증폭기(100) 및 그것을 위한 바이어스 회로(60, 70)의 구성을 보여주는 도면이다.1 is a view showing the configuration of the ultra-high frequency amplifier 100 and bias circuits 60 and 70 therefor according to the present invention.

도 1을 참조하면, 본 발명의 초고주파 증폭기(100)는 입력단자(10), 입력정합회로(20), 증폭회로(30), 출력정합회로(40), 출력단자(50), 그리고 바이어스 회로(80)를 포함한다. Referring to FIG. 1, the microwave amplifier 100 of the present invention includes an input terminal 10, an input matching circuit 20, an amplifier circuit 30, an output matching circuit 40, an output terminal 50, and a bias circuit. And 80.

증폭회로(30)는 입력신호(입력 RF 신호)를 증폭하는 기능을 수행한다. 증폭회로(30)는 단일 트랜지스터 형태로 구성될 수 있다. 본 발명의 초고주파 증폭기(100)는 트랜지스터 중에서도 공핍형 FET (Depletion-type FET)로 구성될 수 있다. 입력정합회로(20)는, 입력단자(10)와 증폭회로(30) 사이에 접속되어, 입력단자(10)를 통해 입력된 입력신호를 증폭회로(30)의 트랜지스터에 정합시키는 기능을 수행한다. 출력 정합회로(40)는 증폭회로(30)의 트랜지스터로부터 증폭된 신호의 손실이 없도록 정합시키는 기능을 수행한다. 출력 정합회로(40)의 정합 결과는 출력단자(50)를 통해 출력 신호(출력 RF 신호)로서 출력된다. The amplifier circuit 30 performs a function of amplifying an input signal (input RF signal). The amplifier circuit 30 may be configured in the form of a single transistor. The ultra-high frequency amplifier 100 of the present invention may be configured as a depletion-type FET (FET) among transistors. The input matching circuit 20 is connected between the input terminal 10 and the amplifying circuit 30 to perform a function of matching an input signal input through the input terminal 10 to a transistor of the amplifying circuit 30. . The output matching circuit 40 performs a matching function so that there is no loss of the signal amplified from the transistor of the amplifier circuit 30. The matching result of the output matching circuit 40 is output as an output signal (output RF signal) through the output terminal 50.

바이어스 회로(80)는 증폭회로(30)의 공핍형 FET 트랜지스터로 독립적인 바이어스 전압을 제공하는 기능을 수행한다. 바이어스 회로(80)는, 공핍형 FET 트랜지스터로 제공되는 바이어스 전압의 종류에 따라 제 1 바이어스 회로(60)와 제 2 바이어스 회로(60, 70)로 구분될 수 있다. 그러나, 이와 같은 제 1 및 제 2 바이어스 회로(60, 70)의 구분은 단지 설명의 편의를 위해 기능적으로 구분한 것으로, 본 발명의 사상이 특정 실시예에만 국한되는 것은 아니다. 예를 들면, 제 1 및 제 2 바이어스 회로(60, 70)의 전체 또는 일부 구성은 서로 공유될 수 있고, 바이어스 회로(60, 70)의 개수 또한 다양하게 변경될 수 있다.The bias circuit 80 serves to provide an independent bias voltage to the depletion FET transistor of the amplifier circuit 30. The bias circuit 80 may be divided into a first bias circuit 60 and a second bias circuit 60, 70 according to the type of bias voltage provided to the depletion FET transistor. However, such division of the first and second bias circuits 60 and 70 are functionally divided for convenience of description only, and the spirit of the present invention is not limited to the specific embodiments. For example, all or some components of the first and second bias circuits 60 and 70 may be shared with each other, and the number of bias circuits 60 and 70 may also be variously changed.

아래에서 상세히 설명되겠지만, 본 발명의 바이어스 회로(80)는 음(-)의 전압을 사용하지 않고 양(+)의 전압만을 사용하여 시스템적으로 증폭회로(30)의 공핍형 FET의 게이트-소오스간 전압(Vgs)이 음(-)의 전압을 갖도록 바이어싱하는 구성을 갖는다. 따라서, 초고주파 증폭기로 음(-)전압을 제공하기 위한 회로 구성, 예컨대 DC-DC 변환기를 시스템 내에 구비할 필요가 없게 된다. 그 결과, 시스템의 제작 비용과 크기를 줄일 수 있고, DC-DC 변환기에 의해 소모되는 전력손실을 줄일 수 있게 된다. 또한, 본 발명의 바이어스 회로(80)는 공핍형 FET로 양(+)의 바이어스 전압만을 제공하면서도 공핍형 FET의 소오스 단에 별도의 소오스 저항을 필요로 하지 않는다. 따라서, 소오스 저항에 의한 잡음 특성의 저하와 이득 열화의 문제점을 방지할 수 있다. 이 외에도, 본 발명의 바이어스 회로(80)는 공핍형 FET의 소오스로 연결되는 전원(VSS)과 소오스 단자 사이에 인덕터를 구비함으로써, 증폭기의 안정도를 향상시키는 구성을 갖는다. As will be described in detail below, the bias circuit 80 of the present invention systematically uses only a positive voltage and not a negative voltage, and systematically uses a gate-source of a depletion FET of the amplification circuit 30. It has a configuration of biasing such that the inter-voltage Vgs has a negative voltage. Thus, there is no need to have a circuit configuration for providing a negative voltage to the microwave amplifier, such as a DC-DC converter, in the system. As a result, the manufacturing cost and size of the system can be reduced, and the power loss consumed by the DC-DC converter can be reduced. In addition, the bias circuit 80 of the present invention provides only a positive bias voltage to the depletion FET, but does not require a separate source resistance at the source end of the depletion FET. Therefore, it is possible to prevent problems of deterioration of noise characteristics and gain deterioration due to the source resistance. In addition, the bias circuit 80 of the present invention has a configuration in which the inductor is provided between the power supply VSS connected to the source of the depletion FET and the source terminal, thereby improving the stability of the amplifier.

바이어스 회로(80)의 상세 구성 및 기능을 구체적으로 살펴보면 다음과 같다. Looking at the detailed configuration and function of the bias circuit 80 as follows.

먼저 제 1 바이어스 회로(60)의 구성 및 기능을 살펴보면, 제 1 바이어스 회로(60)는 공핍형 FET의 게이트 단자와 소오스 단자를 바이어싱하는 기능을 수행한다. 이를 위해 제 1 바이어스 회로(60)는 공핍형 FET의 게이트 단자와 접지 사이에 접속된 제 1 인덕터(L1)를 포함한다. 제 1 인덕터(L1)는 DC적으로는 공핍형 FET 의 게이트에 0V가 걸리도록 하고, RF적으로는 RF신호가 접지로 빠져나가는 것을 방지하는 역할을 수행한다. First, the configuration and function of the first bias circuit 60 will be described. The first bias circuit 60 performs a function of biasing the gate terminal and the source terminal of the depletion FET. To this end, the first bias circuit 60 includes a first inductor L1 connected between the gate terminal of the depletion FET and ground. The first inductor L1 acts to apply 0V to the gate of the depletion type FET in DC, and prevents the RF signal from going out to ground.

공핍형 FET의 소오스 단자와 소오스 외부 전압(VSS)사이에는 제 2 인덕터(L2)가 접속되며, 공핍형 FET의 소오스 단에는 소오스 저항이 접속되지 않는다. 제 2 인덕터(L2)는 DC적으로는 공핍형 FET의 소오스에 VSS가 걸리도록 하고, RF적으로는 RF신호의 손실을 막고 안정도를 향상시키는 역할을 수행한다. 이와 같은 제 2 인덕터(L2)의 동작에 의해, 증폭기의 안정도가 향상된다. 제 2 인덕터(L2)와 접지 사이에는 제 1 커패시터(C1)가 접속된다. 제 1 커패시터(C1)는 DC적(즉, 직류 전압 측면)으로는 개방(open) 상태에 있고 RF적(즉, 고주파 신호 측면)으로는 단락(short) 상태에 있는 구성을 갖는다. The second inductor L2 is connected between the source terminal of the depletion FET and the source external voltage VSS, and the source resistance is not connected to the source terminal of the depletion FET. The second inductor (L2) DC VSS is applied to the source of the depletion-type FET, and RF serves to prevent the loss of the RF signal and improve the stability. By the operation of the second inductor L2, the stability of the amplifier is improved. The first capacitor C1 is connected between the second inductor L2 and the ground. The first capacitor C1 is configured to be open in the DC (ie, DC voltage side) and short in the RF (ie, high frequency signal side).

공핍형 FET의 게이트-소오스간 전압(Vgs)은 게이트 전압(즉, 0V)에서 소오스 전압(즉, VSS)를 뺀 전압으로 정의된다. 따라서, 본 발명의 제 1 바이어스 회로(60)에 의해 실제로 바이어싱되는 게이트-소오스간 전압(Vgs)은 0V-VSS = -VSS가 된다. 그러므로, 소오스 외부 전압(VSS)을 양(+)의 전압으로 인가하여 게이트-소오스간 전압(Vgs)은 원하는 음(-)의 전압을 얻을 수 있게 된다. 이는, 별도의 음(-) 전압을 발생회로를 구비하지 않고도 게이트-소오스간 전압(Vgs)을 음(-)의 전압으로 바이어싱할 수 있음을 의미한다. The gate-source voltage Vgs of the depletion FET is defined as the gate voltage (ie, 0V) minus the source voltage (ie, VSS). Therefore, the gate-source voltage Vgs actually biased by the first bias circuit 60 of the present invention is 0V-VSS = -VSS. Therefore, the source external voltage VSS is applied as a positive voltage so that the gate-to-source voltage Vgs can obtain a desired negative voltage. This means that the gate-source voltage Vgs can be biased to a negative voltage without having a separate negative voltage generator.

앞에서 설명한 바와 같이, 본 발명의 제 1 바이어스 회로(60)는, 음(-)전압 이나 소오스 저항이 필요없도록, 공핍형 FET의 소오스 단자에 양(+)전압을 인가하여 바이어스를 양(+)전압만 사용할 수 있도록 하는 구조를 갖는다. 그 결과, 본 발 명의 초고주파 증폭기(100)는 음(-)전압을 제공하기 위한 DC-DC 변환기가 필요없게 된다. 따라서, 시스템의 제작 비용과 크기를 줄일 수 있고, DC-DC 변환기에 의해 소모되는 전력손실을 줄일 수 있게 된다. As described above, the first bias circuit 60 of the present invention applies a positive voltage to the source terminal of the depletion-type FET so that the bias is positive so that no negative voltage or source resistance is required. It has a structure that can use only voltage. As a result, the ultra-high frequency amplifier 100 of the present invention does not need a DC-DC converter to provide a negative voltage. Therefore, the manufacturing cost and size of the system can be reduced, and the power loss consumed by the DC-DC converter can be reduced.

또한, 본 발명의 제 1 바이어스 회로(60)는 공핍형 FET의 소오스 단에 제 2 인덕터(L2)를 접속함으로써, 초고주파 증폭기(100)의 안정도를 향상시킬 수 있는 구성을 갖는다. 그리고, 본 발명의 제 1 바이어스 회로(60)는 공핍형 FET의 소오스 단에 소오스 저항이 접속되지 않기 때문에, 소오스 저항에 의한 잡음 특성의 저하와 이득 열화의 문제점을 방지할 수 있게 된다. In addition, the first bias circuit 60 of the present invention has a configuration in which the stability of the ultra-high frequency amplifier 100 can be improved by connecting the second inductor L2 to the source terminal of the depletion FET. In the first bias circuit 60 of the present invention, since the source resistor is not connected to the source terminal of the depletion type FET, it is possible to prevent the problem of deterioration of the noise characteristic and gain deterioration caused by the source resistor.

계속해서 제 2 바이어스 회로(70)의 구성 및 기능을 살펴보면 다음과 같다. The configuration and function of the second bias circuit 70 will now be described.

제 2 바이어스 회로(70)는 공핍형 FET의 드레인 단자를 바이어싱하는 기능을 수행한다. 이를 위해, 제 2 바이어스 회로(70)는 공핍형 FET의 드레인 단자와 드레인 외부 전압(VDD)사이에 접속된 제 3 인덕터(L3)를 포함한다. 드레인 외부 전압(VDD)은 양(+)의 전압으로 인가된다. 드레인 외부 전압(VDD)은 바람직하게는 소오스 외부 전압(VSS)보다 높은 레벨로 구성될 수 있다. 제 3 인덕터(L3)와 접지 사이에는 제 2 커패시터(C2)가 접속된다. 제 2 커패시터(C2)는 DC적(즉, 직류 전압 측면)으로는 개방(open) 상태에 있고 RF적(즉, 고주파 신호 측면)으로는 단락(short) 상태에 있는 구성을 갖는다. 제 3 인덕터(L3)는 DC적으로는 공핍형 FET의 드레인에 VDD가 걸리도록 하고, RF적으로는 공핍형 FET에서 증폭된 RF신호가 드레인 바이어스 라인으로 빠져나가지 않고 출력 정합회로(40) 쪽으로만 유입되도록 하는 기능을 수행한다. 그 결과, 공핍형 FET로 부터 출력되는 RF신호의 손실이 방 지된다. The second bias circuit 70 performs a function of biasing the drain terminal of the depletion FET. For this purpose, the second bias circuit 70 includes a third inductor L3 connected between the drain terminal of the depletion FET and the drain external voltage VDD. The drain external voltage VDD is applied with a positive voltage. The drain external voltage VDD may be preferably configured at a level higher than the source external voltage VSS. The second capacitor C2 is connected between the third inductor L3 and the ground. The second capacitor C2 has a configuration that is open in DC (ie, DC voltage side) and short in RF (ie, high frequency signal side). The third inductor L3 causes VDD to be applied to the drain of the depletion type FET DC, and the RF signal amplified by the depletion type FET does not escape the drain bias line toward the output matching circuit 40. It only functions to inflow. As a result, the loss of the RF signal output from the depletion FET is prevented.

공핍형 FET의 드레인-소오스간 전압(Vds)는 드레인 전압(VDD)에서 소오스 전압(VSS)를 뺀 전압으로 정의된다. 따라서, 제 2 바이어스 회로(70)에 의해 실제로 바이어싱되는 드레인-소오스간 전압(Vds)은 VDD-VSS로 정의될 수 있으며, 드레인-소오스간 전압(Vds)은 양(+)의 전압 레벨을 갖는다. The drain-to-source voltage Vds of the depletion FET is defined as the drain voltage VDD minus the source voltage VSS. Accordingly, the drain-source voltage Vds actually biased by the second bias circuit 70 may be defined as VDD-VSS, and the drain-source voltage Vds may be a positive voltage level. Have

한편, 공정의 변화로 인하여 공핍형 FET의 특성(예를 들면, 공핍형 FET의 문턱전압, 또는 트랜스 컨덕턴스 등)이 변할 경우, 게이트-소오스 간 전압(Vgs)을 다른 값으로 튜닝할 필요가 발생될 수 있다. 이 경우, 본 발명에서는 공핍형 FET의 소오스로 인가되는 양(+)의 전압, 즉 소오스 외부 전압(VSS)을 변화시켜 게이트-소오스 간 전압(Vgs)을 튜닝할 수 있는 구성을 가진다. 이 때, 조절된 소오스 외부 전압(VSS)만큼 드레인 외부 전압(VDD)을 조절하게 되면 드레인-소오스간 전압(Vds)는 고정되게 된다. 즉, 본 발명의 바이어스 회로(80)의 구성에 따르면, FET의 바이어스 튜닝이 필요할 경우 소오스 외부 전압(VSS) 및/또는 드레인 외부 전압(VDD)의 조절을 통해 바이어스 조절이 가능해 진다. 따라서, 공정변화에 의해 공핍형 FET의 특성이 변한다 하더라도 외부 전압(VSS) 및/또는 드레인 외부 전압(VDD)의 조절을 통해 초고주파 증폭기(100)의 성능을 최적화시킬 수 있게 된다. On the other hand, when the characteristics of the depletion type FET (for example, the threshold voltage of the depletion type FET or the transconductance, etc.) change due to the process change, it is necessary to tune the gate-source voltage (Vgs) to a different value. Can be. In this case, the present invention has a configuration in which the gate-source voltage Vgs can be tuned by changing the positive voltage applied to the source of the depletion FET, that is, the source external voltage VSS. At this time, if the drain external voltage VDD is adjusted by the adjusted source external voltage VSS, the drain-source voltage Vds is fixed. That is, according to the configuration of the bias circuit 80 of the present invention, when bias tuning of the FET is required, bias adjustment is possible by adjusting the source external voltage VSS and / or the drain external voltage VDD. Therefore, even if the characteristics of the depletion FET change due to process change, the performance of the ultra-high frequency amplifier 100 can be optimized by adjusting the external voltage VSS and / or the drain external voltage VDD.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부 터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명의 초고주파 증폭기 및 그것을 위한 바이어스 회로의 구성을 보여주는 도면이다.1 is a view showing the configuration of a microwave amplifier and a bias circuit therefor according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 입력단자 10: Input terminal

20: 입력정합회로20: input matching circuit

30: 공핍형 FET (Depletion-type FET)30: Depletion-type FET

40: 출력정합회로40: output matching circuit

50: 출력단자50: Output terminal

60: 제 1 바이어스 회로60: first bias circuit

70: 제 2 바이어스 회로70: second bias circuit

80: 바이어스 회로80: bias circuit

100: 초고주파 증폭기100: microwave amplifier

L1, L2, L3: 인덕터L1, L2, L3: Inductors

C1, C2: 커패시터C1, C2: Capacitor

Claims (10)

공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로;An amplifier circuit for amplifying a high frequency signal through a depletion field effect transistor; 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로;An input matching circuit for matching an input high frequency signal to the depletion field effect transistor; 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로; 그리고An output matching circuit for matching and outputting the amplified signal; And 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함하는 고주파 증폭기.And a bias circuit for applying a positive voltage to the source of the depletion field effect transistor to bias the gate-to-source voltage of the depletion field effect transistor to have a negative value. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 회로는, 상기 소오스로 인가되는 상기 양의 전압을 변화시켜 상기 게이트-소오스간 전압을 튜닝하는 고주파 증폭기.And the bias circuit tunes the gate-source voltage by varying the positive voltage applied to the source. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 회로는,The bias circuit, 상기 공핍형 전계효과 트랜지스터의 게이트로 접지 전압을 인가하고, 상기 소오스로 양의 레벨을 갖는 제 1 외부전압을 인가하여 상기 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 제 1 바이어스 회로; 그리고A first bias circuit for applying a ground voltage to a gate of the depletion type field effect transistor and biasing the gate-source voltage to have a negative value by applying a first external voltage having a positive level to the source ; And 상기 공핍형 전계효과 트랜지스터의 드레인으로 양의 레벨을 갖는 제 2 외 부전압을 인가하여 상기 드레인-소오스간 전압이 양의 값을 가지도록 바이어싱하는 제 2 바이어스 회로를 포함하는 고주파 증폭기.And a second bias circuit biasing the drain-source voltage to a positive value by applying a second external negative voltage having a positive level to a drain of the depletion type field effect transistor. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 바이어스 회로는, The first bias circuit, 상기 공핍형 전계효과 트랜지스터의 상기 게이트와 접지 사이에 접속된 제 1 인덕터;A first inductor connected between the gate and ground of the depletion field effect transistor; 일단이 상기 공핍형 전계효과 트랜지스터의 상기 소오스에 접속되고, 타단이 상기 제 1 외부 전압 사이에 접속된 제 2 인덕터; 그리고A second inductor having one end connected to the source of the depletion field effect transistor and the other end connected between the first external voltage; And 상기 제 2 인덕터의 상기 타단과 상기 접지 사이에 접속된 제 1 커패시터를 포함하는 고주파 증폭기.And a first capacitor connected between the other end of the second inductor and the ground. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 게이트로 0V를 인가하고, 고주파 신호 측면에서는 상기 입력된 고주파 신호가 상기 접지로 빠져나가는 것을 방지하는 고주파 증폭기.The first inductor is a high frequency amplifier for applying a 0V to the gate of the depletion type field effect transistor on the DC voltage side, and prevents the input high frequency signal to escape to the ground on the high-frequency signal side. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 소오스에 상기 제 1 외부 전압을 인가하고, 고주파 신호 측면에서는 상 기 입력된 고주파 신호의 손실을 막고 안정도를 향상시키는 고주파 증폭기.The second inductor is configured to apply the first external voltage to the source of the depletion type field effect transistor on the DC voltage side, and to prevent the loss of the input high frequency signal on the high frequency signal side and improve stability. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 커패시터는 직류 전압 측면에서는 개방 상태에 있고 고주파 신호 측면에서는 단락 상태에 있는 고주파 증폭기.Wherein said first capacitor is in an open state in terms of direct current voltage and in a short state in terms of a high frequency signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 바이어스 회로는, The second bias circuit, 일단이 상기 공핍형 전계효과 트랜지스터의 상기 드레인에 접속되고, 타단이 상기 제 2 외부 전압 사이에 접속된 제 3 인덕터; 그리고A third inductor having one end connected to the drain of the depletion field effect transistor and the other end connected between the second external voltage; And 상기 제 3 인덕터의 상기 타단과 상기 접지 사이에 접속된 제 2 커패시터를 포함하는 고주파 증폭기.And a second capacitor connected between the other end of the third inductor and the ground. 제 8 항에 있어서,The method of claim 8, 상기 제 3 인덕터는, 직류 전압 측면에서는 상기 공핍형 전계효과 트랜지스터의 상기 드레인에 상기 제 2 외부 전압을 제공하고, 고주파 신호 측면에서는 상기 증폭된 신호를 상기 출력 정합회로 쪽으로만 유입시키는 고주파 증폭기.And the third inductor provides the second external voltage to the drain of the depletion field effect transistor on the DC voltage side, and introduces the amplified signal only toward the output matching circuit on the high frequency signal side. 공핍형 전계효과 트랜지스터의 게이트로 접지 전압을 인가하고, 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 레벨을 갖는 제 1 외부전압을 인가하여 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 제 1 바이어스 회로; 그리고Applying a ground voltage to the gate of the depletion field effect transistor, and applying a first external voltage having a positive level to the source of the depletion field effect transistor to bias the gate-source voltage to have a negative value A first bias circuit; And 상기 공핍형 전계효과 트랜지스터의 드레인으로 양의 레벨을 갖는 제 2 외부전압을 인가하여 드레인-소오스간 전압이 양의 값을 가지도록 바이어싱하는 제 2 바이어스 회로를 포함하는 초고주파 증폭기를 위한 바이어스 회로.And a second bias circuit biasing the drain-source voltage to have a positive value by applying a second external voltage having a positive level to a drain of the depletion type field effect transistor.
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