KR20100054075A - Multiple antennas signal receiving device of multi-path interference - Google Patents

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KR20100054075A
KR20100054075A KR1020090038886A KR20090038886A KR20100054075A KR 20100054075 A KR20100054075 A KR 20100054075A KR 1020090038886 A KR1020090038886 A KR 1020090038886A KR 20090038886 A KR20090038886 A KR 20090038886A KR 20100054075 A KR20100054075 A KR 20100054075A
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Abstract

PURPOSE: A multiple antenna signal receiving apparatus for processing multi-path interference is provided to improve receiving performance by removing the multi-path interference efficiently. CONSTITUTION: The first detector(920) processes a11 corresponding to a path of large gain among elements of a1 and a21 corresponding to a path of large gain among elements of a2. The second detector processes a12 corresponding to a path of small gain among elements of a1 and a22 corresponding to a path of small gain among elements of a2. In order that at least one stream is detected, a combiner(940) combines the processing results of the first detector and the second detector.

Description

멀티-패스 간섭을 처리하는 다중 안테나 신호 수신 장치{MULTIPLE ANTENNAS SIGNAL RECEIVING DEVICE OF MULTI-PATH INTERFERENCE}MULTIPLE ANTENNAS SIGNAL RECEIVING DEVICE OF MULTI-PATH INTERFERENCE}

본 발명의 실시예들은 복수의 수신 안테나들을 포함하는 수신 장치에 관한 것으로, 특히 멀티-패스 간섭을 제거하면서도 다이버시티 게인을 극대화할 수 있는 기술에 관한 것이다.Embodiments of the present invention relate to a receiving apparatus including a plurality of receiving antennas, and more particularly, to a technique capable of maximizing diversity gain while eliminating multi-pass interference.

최근 무선 통신 환경에서 음성 서비스를 비롯한 다양한 멀티미디어 서비스를 제공하고, 고품질 및 고속의 데이터 전송을 지원하기 위한 연구가 활발히 진행되고 있다. 이러한 연구의 일환으로 공간 영역에서 다수의 채널들을 이용하는 MIMO(multi input multi output) 시스템에 대한 기술이 급속도로 발전하고 있다.Recently, researches are being actively conducted to provide various multimedia services including voice services in a wireless communication environment and to support high quality and high speed data transmission. As part of this research, a technology for a multi input multi output (MIMO) system using multiple channels in the spatial domain is rapidly developing.

MIMO 기술은 다중 안테나를 사용함으로써 한정된 주파수 자원 내에서 채널 비트 수를 증대하여 높은 데이터 전송률을 제공하는 기술이다. MIMO 기술은 산란체가 풍부한 채널 환경에서 다중 송수신 안테나들을 사용함으로써 이론적으로는 송신 및 수신 안테나들 중 적은 수의 안테나 수에 비례하는 채널 용량(channel capacity)을 제공한다.MIMO technology provides a high data rate by increasing the number of channel bits within a limited frequency resource by using multiple antennas. MIMO technology provides a channel capacity that is theoretically proportional to the number of antennas in the transmit and receive antennas by using multiple transmit / receive antennas in a scatterer-rich channel environment.

MIMO 통신 시스템에서, 송신기와 수신기 사이에는 여러 채널들이 존재한다. 예를 들어, 송신기의 안테나들의 개수 및 수신기의 안테나들의 개수가 '4'인 경우, 수신 신호 Y는 하기 수학식 1과 같이 표현될 수 있다.In a MIMO communication system, there are several channels between the transmitter and the receiver. For example, when the number of antennas of the transmitter and the number of antennas of the receiver are '4', the received signal Y may be expressed by Equation 1 below.

Figure 112009026839012-PAT00001
Figure 112009026839012-PAT00001

여기서, x1~x4는 송신 심볼들이며, hab는 b 번째 송신 심볼이 a 번째 수신 안테나에 도달할 때까지의 채널의 계수이고, n1~n4는 잡음이다.Here, x 1 to x 4 are transmission symbols, h ab is a coefficient of the channel until the b th transmission symbol reaches the a th reception antenna, and n 1 to n 4 are noise.

수신기는 수신 신호를 여러 스트림들로 분리하고 검출한다. 이 때, 멀티-패스 간섭(Multi-path interference, MPI)이 존재하는 상황에서, 송신기로부터 전송된 스트림들(보다 구체적으로는 송신 심볼들)을 정확히 검출하는 것은 어렵다.The receiver separates and detects the received signal into several streams. At this time, in the presence of multi-path interference (MPI), it is difficult to accurately detect streams (more specifically, transmission symbols) transmitted from the transmitter.

본 발명의 일실시예에 따른 다중 안테나 신호 수신 장치는 적어도 하나의 스트림을 수신하는 적어도 두 개의 안테나들로서 제1 안테나 및 제2 안테나-상기 제1 안테나의 수신 신호는 제1 패스들에 대응하는 성분들을 포함하고, 상기 제2 안테나의 수신 신호는 제2 패스들에 대응하는 성분들을 포함함-, 상기 제1 안테나의 수신 신호에 포함된 성분들에서 상기 제1 패스들 중 특정 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 제2 패스들 중 특정 제1 패스에 대응하는 성분을 검출하는 제1 검출부, 상기 제1 안테나의 수신 신호에 포함된 성분들에서 상기 제1 패스들 중 나머지 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 제2 패스들 중 나머지 제2 패스에 대응하는 성분을 검출하는 제2 검출부 및 상기 적어도 하나의 스트림을 검출하기 위하여 상기 제1 검출부 및 제2 검출부의 처리 결과들을 결합하는 결합기를 포함한다.An apparatus for receiving a multi-antenna signal according to an embodiment of the present invention includes at least two antennas for receiving at least one stream, wherein a first antenna and a second antenna, wherein the received signal of the first antenna corresponds to first paths. Wherein the received signal of the second antenna includes components corresponding to second passes, wherein the received signal of the second antenna corresponds to a particular first pass of the first passes in the components included in the received signal of the first antenna. A first detector configured to detect a component corresponding to a specific first pass of the second paths from a component included in the received signal of the second antenna and a component included in the received signal of the second antenna, Detecting a component corresponding to the remaining second pass of the second passes from the components corresponding to the remaining first pass of the first passes and the components included in the received signal of the second antenna. A second detector and for detecting the at least one stream comprises a coupler for coupling the processing result of the first detector and the second detector.

이 때, 다중 안테나 신호 수신 장치는 채널 행렬을 QR 분해하여 Q 행렬 및 R 행렬을 계산하는 QR 분해기를 더 포함할 수 있다. In this case, the multi-antenna signal receiving apparatus may further include a QR decomposer that calculates a Q matrix and an R matrix by QR decomposing the channel matrix.

또한, 상기 제1 검출부는 이전 반복(iteration)에서 검출된 상기 적어도 하나의 스트림을 이용하여 상기 제1 안테나의 수신 신호 및 상기 제2 안테나의 수신 신호에 존재하는 멀티-패스 간섭을 제거함으로써, 제1 안테나의 수신 신호에 포함된 성분들에서 상기 특정 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신 호에 포함된 성분들에서 상기 특정 제2 패스에 대응하는 성분을 추출하는 상기 제1 멀티-패스 간섭 제거부, 상기 Q 행렬을 이용하여 상기 특정 제1 패스에 대응하는 성분 및 상기 특정 제2 패스에 대응하는 성분을 변환하는 제1 Q 행렬 변환기, 푸리에 역변환을 수행하기 이전에 상기 제1 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제1 주파수 영역 등화기들 및 상기 복수의 제1 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제1 이산 푸리에 역변환기들을 포함할 수 있다.In addition, the first detector may remove the multi-pass interference present in the received signal of the first antenna and the received signal of the second antenna by using the at least one stream detected in a previous iteration. The first extracting a component corresponding to the specific first pass from components included in a reception signal of one antenna and a component corresponding to the specific second pass from components included in a reception signal of the second antenna A multi-pass interference canceller, a first Q matrix transformer for transforming a component corresponding to the specific first pass and a component corresponding to the specific second pass using the Q matrix, and before performing a Fourier inverse transform For a plurality of first frequency domain equalizers and for the outputs of the plurality of first frequency domain equalizers that equalize the output of a 1 Q matrix converter in the frequency domain And a plurality of first discrete Fourier inverse transformers that perform a Fourier inverse transform.

그리고, 상기 제2 검출부는 이전 반복(iteration)에서 검출된 상기 적어도 하나의 스트림을 이용하여 상기 제1 안테나의 수신 신호 및 상기 제2 안테나의 수신 신호에 존재하는 멀티-패스 간섭을 제거함으로써, 제1 안테나의 수신 신호에 포함된 성분들에서 상기 나머지 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 나머지 제2 패스에 대응하는 성분을 추출하는 상기 제2 멀티-패스 간섭 제거부, 상기 Q 행렬을 이용하여 상기 나머지 제1 패스에 대응하는 성분 및 상기 나머지 제2 패스에 대응하는 성분을 변환하는 제2 Q 행렬 변환기, 푸리에 역변환을 수행하기 이전에 상기 제2 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제2 주파수 영역 등화기들 및 상기 복수의 제2 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제2 이산 푸리에 역변환기들을 포함할 수 있다.The second detector may remove the multi-pass interference present in the received signal of the first antenna and the received signal of the second antenna by using the at least one stream detected in a previous iteration. The second multi for extracting a component corresponding to the remaining first pass from components included in a received signal of one antenna and a component corresponding to the remaining second pass from components included in a received signal of the second antenna; A pass interference canceller, a second Q matrix transformer for transforming a component corresponding to the remaining first pass and a component corresponding to the remaining second pass using the Q matrix, and before performing a Fourier inverse transform A plurality of second frequency domain equalizers and an output of the plurality of second frequency domain equalizers that equalize the output of a Q matrix converter in the frequency domain And a plurality of second discrete Fourier inverse transformers that perform Fourier inverse transforms on the two fields.

본 발명의 일실시예에 따른 다중 안테나 신호 수신 장치는 멀티-패스 간섭을 효율적으로 제거함으로써, 수신 성능을 향상시킬 수 있다.The apparatus for receiving a multi-antenna signal according to an embodiment of the present invention can improve reception performance by efficiently eliminating multi-pass interference.

또한, 본 발명의 일실시예에 따른 다중 안테나 신호 수신 장치는 수신 신호에 대해 패스별로 멀티-패스 간섭을 제거하고, QR 분해 및 주파수 영역 등화를 수행함으로써, 다이버시티 게인을 극대화할 수 있다.In addition, the apparatus for receiving a multi-antenna signal according to an embodiment of the present invention can maximize diversity gain by removing multi-pass interference for each pass and performing QR decomposition and frequency domain equalization on the received signal.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 2D-MMSE 기반의 다중 안테나 신호 수신 장치를 도시한 도면이다.1 is a diagram illustrating an apparatus for receiving a multi-antenna signal based on 2D-MMSE.

도 1을 참조하면, 다중 안테나 신호 수신 장치(100)는 네 개의 수신 안테나들, 네 개의 수신 안테나들에 대응하는 고속 푸리에 변환기들(Fast Fourier Transform, FFT, 110), MMSE Spatial Filter, 120), 주파수 영역 등화기들(Frequency Domain Equalizer, FDE, 130), 이산 푸리에 역변환기들(Inverse Discrete Fourier Transform, IDFT, 140), P/S(Parallel to Serial converter, 150), LLR(Log Likelihood Ratio) 검출기(160) 및 순방향 오류 정정기(Forward Error Correction, 170)를 포함한다.Referring to FIG. 1, the multi-antenna signal receiving apparatus 100 includes four receiving antennas, fast Fourier transforms (FFTs 110) corresponding to four receiving antennas, an MMSE Spatial Filter (120), Frequency Domain Equalizer (FDE, 130), Inverse Discrete Fourier Transform (IDFT, 140), Parallel to Serial Converter (P / S) 150, Log Likelihood Ratio (LLR) Detector 160 and Forward Error Correction 170.

송신단이 채널 H를 통하여 x1~x4와 같은 송신 심볼들을 송신하였다고 가정한다. 다중 안테나 신호 수신 장치(100)의 네 개의 수신 안테나들의 수신 신호는 상기 수학식 1과 같이 y1~y4로 표현된다.Assume that the transmitter has transmitted transmission symbols such as x 1 to x 4 over channel H. Received signals of four receiving antennas of the multi-antenna signal receiving apparatus 100 are represented by y 1 to y 4 as shown in Equation 1 above.

고속 푸리에 변환기들(110)은 y1~y4을 주파수 영역의 신호로 변환한다. MMSE Spatial Filter(120)는 하기 수학식 2에 기재된 계수를 이용하여 y1~y4을 필터링한다.The fast Fourier transformers 110 convert y 1 to y 4 into a signal in the frequency domain. The MMSE Spatial Filter 120 filters y 1 to y 4 using the coefficients described in Equation 2 below.

Figure 112009026839012-PAT00002
Figure 112009026839012-PAT00002

여기서, S는 송신 심볼들의 파워이다.Where S is the power of the transmission symbols.

또한, 잡음항(N/S)을 무시한다면, 상기 수학식 2에 기재된 계수는 하기 수학식 3과 같이 표현될 수 있다. In addition, if the noise term N / S is ignored, the coefficient described in Equation 2 may be expressed as Equation 3 below.

Figure 112009026839012-PAT00003
Figure 112009026839012-PAT00003

MMSE Spatial Filter(120)는 하기 수학식 4와 같이 상기 수학식 3 기재된 계수와 y1~y4로 이루어진 벡터 Y를 내적할 수 있다.The MMSE Spatial Filter 120 may internalize a vector Y including coefficients described in Equation 3 and y 1 to y 4 , as shown in Equation 4 below.

Figure 112009026839012-PAT00004
Figure 112009026839012-PAT00004

상기 수학식 4를 참조하면, y1~y4은 스트림별로 분리되고 있음을 알 수 있다.Referring to Equation 4, it can be seen that y 1 to y 4 are separated for each stream.

또한, 주파수 영역 등화기들(130)은 스트림별로 분리된 MMSE Spatial Filter(120)의 출력을 주파수 영역에서 등화를 수행한다. MMSE Spatial Filter(120)의 출력을 주파수 영역에서 등화함으로써, 멀티 패스 간섭(Multi-Path Interference, MPI)로 인한 왜곡이 어느 정도 보상된다.In addition, the frequency domain equalizers 130 equalize the output of the MMSE spatial filter 120 separated for each stream in the frequency domain. By equalizing the output of the MMSE Spatial Filter 120 in the frequency domain, distortion due to Multi-Path Interference (MPI) is compensated to some extent.

또한, 이산 푸리에 역변환기들(140)은 주파수 영역 등화기들(130)의 출력을 시간 영역의 신호로 변환한다. 그리고, 이산 푸리에 역변환기들(140)의 출력은 P/S(150)를 통하여 다중 합성(multiplexing)된다.In addition, the discrete Fourier inverse transformers 140 convert the output of the frequency domain equalizers 130 into a signal in the time domain. The outputs of the discrete Fourier inverse transformers 140 are then multiplexed through the P / S 150.

또한, LLR(Log Likelihood Ratio) 검출부(160)는 P/S(150)의 출력에 대한 대수 우도 비를 검출하며, FEC(211)는 검출된 대수 우도 비를 이용하여 오류 정정을 수행한다.In addition, the Log Likelihood Ratio (LLR) detector 160 detects the log likelihood ratio for the output of the P / S 150, and the FEC 211 performs error correction using the detected log likelihood ratio.

다만, 도 1에 도시된 다중 안테나 신호 수신 장치(100)는 주파수 및 공간에 대해 MMSE 기준으로 수신 신호를 처리하는 2D(2 Dimensional)-MMSE 기법을 사용하며, 수신 안테나들의 개수에 상응하는 다이버시티 게인을 얻기 어렵다. 특히, 도 1에 도시된 다중 안테나 신호 수신 장치(100)는 멀티 패스 간섭이 작은 경우에 왜곡을 잘 보상할 수 있으나, 멀티 패스 간섭이 큰 경우에는 왜곡을 잘 보상하지 못할 수 있다.However, the multi-antenna signal receiving apparatus 100 shown in FIG. 1 uses a 2D (2 Dimensional) -MMSE technique for processing a received signal on a MMSE basis for frequency and space, and diversity corresponding to the number of receiving antennas. Hard to gain In particular, the multi-antenna signal receiving apparatus 100 shown in FIG. 1 may well compensate for the distortion when the multipath interference is small, but may not compensate for the distortion when the multipath interference is large.

도 2는 QR 분해 기반의 QRD-MLD 다중 안테나 신호 수신 장치를 도시한 도면이다.2 is a diagram illustrating a QRD-MLD multi-antenna signal receiving apparatus based on QR decomposition.

도 2를 참조하면, QR 분해 기반의 QRD-MLD 다중 안테나 신호 수신 장치 (200)는 네 개의 수신 안테나들, 네 개의 수신 안테나들에 대응하는 고속 푸리에 변환기들(Fast Fourier Transform, FFT, 210), QR 분해기(220), QRD-MLD 처리 블록(230), LLR(Log Likelihood Ratio) 검출기(240) 및 순방향 오류 정정기(Forward Error Correction, 250)를 포함한다. 그리고, QRD-MLD 블록(230)은 Q 행렬 변환기(231), 이산 푸리에 역변환기들(Inverse Discrete Fourier Transform, IDFT, 232), 유클라디언 거리 계산기들(233, Euclidean Distance Calculator: EDC)를 포함한다.2, the QRD-MLD multi-antenna signal receiving apparatus 200 based on QR decomposition may include four receiving antennas and fast Fourier transforms (FFTs 210) corresponding to four receiving antennas. A QR resolver 220, a QRD-MLD processing block 230, a Log Likelihood Ratio (LLR) detector 240, and a Forward Error Correction 250. In addition, the QRD-MLD block 230 includes a Q matrix converter 231, an Inverse Discrete Fourier Transform (IDFT, 232), and Euclidean Distance Calculator (EDC). do.

FFT들(210)은 수신 안테나들 각각의 수신 신호를 주파수 영역의 신호로 변환한다. 또한, QR 분해기(220)는 채널 매트릭스 H를 QR 분해하여, Q 매트릭스 및 R 매트릭스를 계산한다.The FFTs 210 convert the received signal of each of the receive antennas into a signal in the frequency domain. In addition, QR decomposer 220 performs QR decomposition on channel matrix H to calculate the Q matrix and the R matrix.

Q 행렬 변환기(231)는 하기 수학식 5와 같이 수신 신호들로 이루어진 벡터인 Y와 QH를 내적한다.The Q matrix converter 231 internalizes Y and Q H , which are vectors of received signals, as shown in Equation 5 below.

QHY= QHHX + QHNQ H Y = Q H HX + Q H N

= QH QRX+ QHN= Q H QRX + Q H N

= RX+ QHN= RX + Q H N

이 때, QHY는 하기 수학식 6과 같이 표현될 수 있다.In this case, Q H Y may be expressed by Equation 6 below.

Figure 112009026839012-PAT00005
Figure 112009026839012-PAT00005

상기 수학식 6을 참조하면, 다중 안테나 신호 수신 장치(200)는 R 매트릭스, Q 매트릭스를 알고 있으므로, X3, X2, X1, X0을 순차적으로 검출할 수 있다.Referring to Equation 6, since the multi-antenna signal receiving apparatus 200 knows the R matrix and the Q matrix, X 3 , X 2 , X 1 , and X 0 may be sequentially detected.

또한, IDFT들(232)는 Q 행렬 변환기(231)의 출력을 시간 영역의 신호로 변환한다. 상기 수학식 5 및 상기 수학식 6을 참조하면, R 매트릭스는 upper triangular 매트릭스이므로, X3부터 X0은 적은 계산량을 가지고도 순차적으로 검출 될 수 있다.The IDFTs 232 also convert the output of the Q matrix converter 231 to a signal in the time domain. Referring to Equations 5 and 6, since the R matrix is an upper triangular matrix, X 3 to X 0 may be sequentially detected even with a small amount of calculation.

또한, 유클라디언 거리 계산기들(233)는 R 매트릭스를 이용하여 순차적으로 X3부터 X0을 검출한다. 즉, 최하단(네 번째 stage)의 유클라디언 거리 계산기가 R33를 이용하여 X3를 검출하고, 검출 결과를 세 번째 stage의 유클라디언 거리 계산기로 전달한다. 마찬가지로, 세 번째 stage의 유클라디언 거리 계산기의 검출 결과는 두 번째 stage의 검출기로 전달되고, 두 번째 stage의 유클라디언 거리 계산기의 검출 결과는 첫 번째 stage의 검출기로 전달된다. 결국, X3부터 X0는 유클라디언 거리 계산기들(233)을 통하여 순차적으로 검출된다.In addition, the Euclidean distance calculators 233 sequentially detect X 3 to X 0 using the R matrix. In other words, the lowest (fourth stage) Euclidean distance calculator detects X 3 using R 33 , and passes the detection result to the third stage Euclidean distance calculator. Similarly, the detection result of the third stage Euclidean distance calculator is delivered to the detector of the second stage, and the detection result of the second stage Euclidean distance calculator is transmitted to the detector of the first stage. As a result, X 3 to X 0 are sequentially detected through the Euclidean distance calculators 233.

이 때, 유클라디언 거리 계산기들(233)은 하기 수학식 7과 같이 유클라디언 거리를 이용하여 송신 심볼들을 검출할 수 있다.In this case, the Euclidean distance calculators 233 may detect the transmission symbols by using the Euclidean distance as shown in Equation 7 below.

Figure 112009026839012-PAT00006
Figure 112009026839012-PAT00006

여기서, Xs는 가능한 송신 심볼로서, 후보 송신 심볼이다. 예를 들어, 변조 방식이 16-QAM인 경우, 후보 송신 심볼들의 개수는 16개이다.Here, Xs is a possible transmission symbol, which is a candidate transmission symbol. For example, when the modulation scheme is 16-QAM, the number of candidate transmission symbols is 16.

또한, 대수 우도 비 검출기(240)는 대수 우도 비를 검출하며, FEC(250)는 검출된 대수 우도 비를 기초로 오류를 정정한다. In addition, the log likelihood ratio detector 240 detects the log likelihood ratio and the FEC 250 corrects the error based on the detected log likelihood ratio.

따라서, 도 2에 도시된 다중 안테나 신호 수신 장치(200)는 QR 분해를 통하여 수신 안테나들의 개수에 상응하는 다이버시티 이득을 얻을 수 있으며, 비교적 적은 계산량을 가지고 송신 심볼들을 검출할 수 있다. 다만, 채널 매트릭스의 엘리먼트들 각각은 독립적인 멀티-패스 간섭을 가지므로, 도 2에 도시된 다중 안테나 신호 수신 장치(200)는 멀티-패스 간섭으로 인한 왜곡을 충분히 등화하지 못할 수 있다.Therefore, the multi-antenna signal receiving apparatus 200 shown in FIG. 2 may obtain diversity gain corresponding to the number of receiving antennas through QR decomposition, and may detect transmission symbols with a relatively small calculation amount. However, since each of the elements of the channel matrix has independent multi-pass interference, the multi-antenna signal receiving apparatus 200 shown in FIG. 2 may not sufficiently equalize the distortion due to the multi-pass interference.

도 3은 주파수 영역 등화를 적용하는 QRDE-MLD 다중 안테나 신호 수신 장치를 도시한 도면이다.3 is a diagram illustrating an apparatus for receiving a QRDE-MLD multi-antenna signal to which frequency domain equalization is applied.

도 3을 참조하면, 본 발명의 일실시예에 따른 주파수 영역 등화를 적용하는 QRDE-MLD 다중 안테나 신호 수신 장치는 네 개의 수신 안테나들, FFT들(310), QRDE-MLD 블록(390), DFT들(350), 유클라디언 거리 계산기들(360), LLR 검출기(370), 순방향 오류 정정기들(380)을 포함한다. 여기서, QRDE-MLD 블록(390)은 Q 행렬 변환기(320), 감산기/가산기들(341, 342), 가산기(343), FDE들(331, 332, 333, 334), IDFT들(350)을 포함한다.3, a QRDE-MLD multi-antenna signal receiving apparatus applying frequency domain equalization according to an embodiment of the present invention includes four receiving antennas, FFTs 310, QRDE-MLD block 390, and DFT. Fields 350, Euclidean distance calculators 360, LLR detector 370, forward error correctors 380. Here, the QRDE-MLD block 390 converts the Q matrix converter 320, the subtractors / adders 341, 342, the adder 343, the FDEs 331, 332, 333, 334, and IDFTs 350. Include.

네 개의 수신 안테나들 각각의 수신 신호는 FFT들(310)을 통하여 주파수 영역의 신호로 변환된다.The received signal of each of the four receive antennas is converted into a signal in the frequency domain through the FFTs 310.

또한, Q 행렬 변환기(320)는 상기 수학식 6과 같이 수신 신호들과 Q 매트릭스를 내적한다. Q 행렬 변환기(320)의 4 번째 단의 출력은 두 개의 FDE들(331)로 입력된다. 두 개의 FDE들(331)은 주파수 영역에서 Q 행렬 변환기(320)의 4 번째 단의 출력을 등화하고, 두 개의 FDE들(331)의 두 개의 출력들 중 하나를 IDFT로, 나머지 하나는 첫 번째, 두 번째 및 세 번째 스테이지에 존재하는 감산기/가산기들(341, 342) 및 가산기(343)로 제공된다.In addition, the Q matrix converter 320 internalizes the received signals and the Q matrix as shown in Equation 6 above. The output of the fourth stage of the Q matrix converter 320 is input to two FDEs 331. The two FDEs 331 equalize the output of the fourth stage of the Q matrix converter 320 in the frequency domain, one of the two outputs of the two FDEs 331 to IDFT, the other to the first , Subtractors / adders 341, 342 and adders 343 present in the second and third stages.

이 때, 네 번째 단의 IDFT 및 네 번째 단의 유클라디안 거리 계산기는 R 매트릭스가 변형된 R' 매트릭스를 기초로 유클라디안 거리를 이용하여 X4를 검출한다. 그리고, 네 번째 단의 유클라디언 거리 계산기는 검출된 X4를 세 번째 단의 유클라디언 거리 계산기로 제공한다. 이 때, 세 번째 단의 유클라디언 거리 계산기는 검출된 X4를 이용하여 X3를 검출한다. 또한, R' 매트릭스에 대해서는 아래에서 상세히 설명한다.At this time, the fourth stage of the IDFT and the fourth stage of the Eucladian distance calculator detects X 4 using the Eucladian distance based on the R 'matrix in which the R matrix is modified. And, the fourth stage Euclidean distance calculator provides the detected X 4 to the third stage Euclidean distance calculator. At this time, the third stage Euclidean distance calculator detects X 3 using the detected X 4 . In addition, the R 'matrix will be described in detail below.

감산기/가산기(341)는 네 번째 단에서 있는 두 개의 FDE들 중 어느 하나의 출력을 수신한다.Subtractor / adder 341 receives the output of either of the two FDEs in the fourth stage.

이 때, 감산기/가산기(341)에 포함되는 감산기는 Q 행렬 변환기(320)의 세 번째 단의 출력으로부터 Q 행렬 변환기(320)의 네 번째 단에 상응하는 성분을 제거한다. 즉, 감산기/가산기(341)에 포함되는 감산기는 네 번째 단의 FDE의 출력에 소정의 감산 계수를 곱한 후, Q 행렬 변환기(320)의 세 번째 단의 출력으로부터 상기 곱셈 연산 결과를 감산한다.At this time, the subtractor included in the subtracter / adder 341 removes the component corresponding to the fourth stage of the Q matrix converter 320 from the output of the third stage of the Q matrix converter 320. That is, the subtractor included in the subtractor / adder 341 multiplies the output of the fourth stage FDE by a predetermined subtraction factor, and then subtracts the multiplication result from the output of the third stage of the Q matrix converter 320.

또한, 감산기/가산기(341)에 포함되는 가산기는 Q 행렬 변환기(320)의 세 번째 단의 출력과 Q 행렬 변환기(320)의 네 번째 단의 출력이 주파수 영역에서 동일한 변동량을 가지도록, Q 행렬 변환기(320)의 세 번째 단의 출력에 특정 신호 성분을 더한다. 즉, 감산기/가산기(341)에 포함되는 가산기는 Q 행렬 변환기(320)의 네 번째 단의 출력에 특정 가산 계수를 곱한 후, Q 행렬 변환기(320)의 세 번째 단의 출력에 그 곱셈 연산 결과를 더한다.In addition, the adder included in the subtracter / adder 341 includes a Q matrix such that the output of the third stage of the Q matrix converter 320 and the output of the fourth stage of the Q matrix converter 320 have the same amount of variation in the frequency domain. The specific signal component is added to the output of the third stage of the converter 320. That is, the adder included in the subtractor / adder 341 multiplies the output of the fourth stage of the Q matrix converter 320 by a specific addition coefficient, and then multiplies the output of the third stage of the Q matrix converter 320 by the multiplication result. Add.

감산기/가산기(341)의 두 개의 출력들은 두 개의 FDE들(332)로 제공된다. 두 개의 FDE들(332)은 주파수 영역에서 등화를 수행한다. FDE들(332)은 두 개의 출력들을 생성하며, 하나의 출력은 감산기/가산기(342)로 제공되며, 나머지 하나의 출력은 세 번째 단의 IDFT로 입력된 후, 세 번째 단의 유클라디언 거리 계산기로 제공된다.Two outputs of the subtractor / adder 341 are provided to two FDEs 332. Two FDEs 332 perform equalization in the frequency domain. The FDEs 332 produce two outputs, one output to the subtractor / adder 342, the other output to the third stage of the IDFT, and then the third stage of the Eucladian distance. It is provided by a calculator.

감산기/가산기(342)는 FDE들(332)의 두 개의 출력들 중 어느 하나를 수신한다. 감산기/가산기(342)에 포함되는 감산기는 소정의 감산 계수를 이용하여 두 번째 단의 FDE의 출력으로부터 Q 행렬 변환기(320)의 네 번째 단의 출력에 상응하는 성분과 Q 행렬 변환기(320)의 세 번째 단의 출력에 상응하는 성분을 제거한다.Subtracter / adder 342 receives either of the two outputs of FDEs 332. The subtractor included in the subtracter / adder 342 is a component of the Q matrix converter 320 and the component corresponding to the output of the fourth stage of the Q matrix converter 320 from the output of the second stage FDE using a predetermined subtraction coefficient. Remove the component corresponding to the output of the third stage.

또한, 감산기/가산기(342)에 포함되는 가산기는 Q 행렬 변환기(320)의 네 번째 단의 출력의 주파수 영역에서의 변동량, Q 행렬 변환기(320)의 세 번째 단의 출력의 주파수 영역에서의 변동량 및 Q 행렬 변환기(320)의 두 번째 단의 출력의 주파수 영역에서의 변동량이 동일해지도록 특정 신호 성분을 Q 행렬 변환기(320)의 두 번째 단의 출력에 더한다.In addition, the adder included in the subtracter / adder 342 is the amount of variation in the frequency domain of the output of the fourth stage of the Q matrix converter 320, and the amount of variation in the frequency domain of the output of the third stage of the Q matrix converter 320. And add a specific signal component to the output of the second stage of the Q matrix converter 320 so that the amount of variation in the frequency domain of the output of the second stage of the Q matrix converter 320 is equal.

또한, 두 개의 FDE들(333)은 감산기/가산기(342)의 두 개의 출력들을 주파수 영역에서의 등화한다. 두 개의 FDE들(333)의 두 개의 출력들 중 어느 하나는 두 번째 단의 IDFT로 입력된 후, 두 번째 단의 유클라디안 거리 계산기를 통하여 검출된다. 그리고, 두 개의 FDE들(333)의 두 개의 출력들 중 나머지 하나는 가산 기(343)로 제공된다.In addition, two FDEs 333 equalize the two outputs of subtracter / adder 342 in the frequency domain. Either of the two outputs of the two FDEs 333 is input to the second stage IDFT and then detected via the second stage Eucladian distance calculator. Then, the other one of the two outputs of the two FDEs 333 is provided to the adder 343.

또한, 가산기(343)는 Q 행렬 변환기(320)의 첫 번째 단의 출력과 FDE들(331, 332, 333)의 출력들을 수신한다. 그리고, 가산기(343)는 Q 행렬 변환기(320)의 네 번째 단의 출력의 주파수 영역에서의 변동량, Q 행렬 변환기(320)의 세 번째 단의 출력의 주파수 영역에서의 변동량, Q 행렬 변환기(320)의 두 번째 단의 출력의 주파수 영역에서의 변동량 및 Q 행렬 변환기(320)의 첫 번째 단의 출력의 주파수 영역에서의 변동량이 동일해지도록 특정 신호 성분을 Q 행렬 변환기(320)의 첫 번째 단의 출력에 더한다. 여기서, 감산기는 필수적으로 요구되지 않는다.The adder 343 also receives the output of the first stage of the Q matrix converter 320 and the outputs of the FDEs 331, 332, 333. The adder 343 is an amount of variation in the frequency domain of the output of the fourth stage of the Q matrix converter 320, an amount of variation in the frequency domain of the output of the third stage of the Q matrix converter 320, and a Q matrix transformer 320. The specific signal component is added to the first stage of the Q matrix converter 320 such that the variation in the frequency domain of the output of the second stage of the circuit and the variation in the frequency domain of the output of the first stage of the Q matrix converter 320 are equal. To the output of. Here, a subtractor is not necessarily required.

가산기(343)의 출력은 FDE(334)를 통해 주파수 영역에서 등화된 후, IDFT 및 유클라디안 거리 계산기를 통해 검출된다.The output of adder 343 is equalized in the frequency domain via FDE 334 and then detected via IDFT and Eucladian distance calculator.

대수 우도 비 검출기(370)는 LLR을 검출하고, 검출된 LLR을 복수의 순방향 오류 정정기들(380)로 제공한다. 이 때, 복수의 순방향 오류 정정기들(380)은 오류 정정을 수행한다. 복수의 순방향 오류 정정기들(380)이 존재하는 이유는 다중 사용자 MIMO 통신 시스템을 전제로 하기 때문이고, 단일 사용자 MIMO 통신 시스템을 전제로 한다면, 하나의 순방향 오류 정정기가 필요할 것이다.Algebra likelihood ratio detector 370 detects the LLR and provides the detected LLR to a plurality of forward error correctors 380. In this case, the plurality of forward error correctors 380 perform error correction. The reason for the plurality of forward error correctors 380 is because it assumes a multi-user MIMO communication system, and if there is a single user MIMO communication system, one forward error corrector will be required.

도 4는 도 3에 도시된 감산기/가산기(341, 342), 가산기(343) 및 주파수 영역 등화기들(331, 332, 333, 334)의 동작을 설명하는 도면이다.FIG. 4 is a diagram illustrating the operation of the subtractor / adder 341, 342, the adder 343, and the frequency domain equalizers 331, 332, 333, and 334 shown in FIG.

도 4를 참조하면, Q 행렬 변환기(410)는 QHY[3], QHY[2], QHY[1], QHY[0]을 스테이지 별로 출력한다. 여기서, Y[x]는 Y 벡터의 x 번째 원소이다.Referring to FIG. 4, the Q matrix converter 410 outputs Q H Y [3], Q H Y [2], Q H Y [1], and Q H Y [0] for each stage. Where Y [x] is the x-th element of the Y vector.

도 3에 도시된, 두 개의 FDE들(331)은 각각 등화 계수인 FDE_AddW[3] 및 FDE_SubW[3]를 이용하여 QHY[3]를 등화한다. 이 때, 두 개의 FDE들(331) 중 상위 FDE는 곱셈기(422)에 대응되며, 하위 FDE는 곱셈기(421)에 대응된다. The two FDEs 331 shown in FIG. 3 equalize Q H Y [3] using the equalization coefficients FDE_AddW [3] and FDE_SubW [3], respectively. In this case, the upper FDE of the two FDEs 331 corresponds to the multiplier 422, and the lower FDE corresponds to the multiplier 421.

곱셈기(421)는 FDE_AddW[3]를 QHY[3]와 내적하며, 곱셈기(422)는 FDE_SubW[3]를 QHY[3]와 내적한다. 여기서, FDE_AddW[3] 및 FDE_SubW[3]는 하기 수학식 8과 같이 표현될 수 있다. The multiplier 421 internalizes FDE_AddW [3] with Q H Y [3], and the multiplier 422 internalizes FDE_SubW [3] with Q H Y [3]. Here, FDE_AddW [3] and FDE_SubW [3] may be expressed by Equation 8 below.

Figure 112009026839012-PAT00007
Figure 112009026839012-PAT00007

또한, 곱셈기(422)의 출력은 세 번째 스테이지의 감산기/감산기(430)로 제공된다.The output of multiplier 422 is also provided to subtractor / subtracter 430 of the third stage.

곱셈기(431)는 곱셈기(422)의 출력과 가산 계수인 AddW[2][3]을 내적한다. 그리고, 덧셈기(432)는 곱셈기(431)의 출력과 QHY[2]을 더한다. 여기서, 곱셈기(431)의 출력과 QHY[2]을 더하는 이유는 QHY[3]의 주파수 영역에서의 변동량과 QHY[2]의 주파수 영역에서의 변동량을 동일하게 만들기 위한 것이다.The multiplier 431 internalizes the output of the multiplier 422 and AddW [2] [3], which are addition coefficients. The adder 432 adds the output of the multiplier 431 and Q H Y [2]. Here, the reason for adding the output of the multiplier 431 and Q H Y [2] is to make the variation in the frequency domain of Q H Y [3] and the variation in the frequency domain of Q H Y [2] the same. .

이 때, AddW[2][3]는 하기 수학식 9와 같이 표현될 수 있다.At this time, AddW [2] [3] may be expressed by Equation 9 below.

Figure 112009026839012-PAT00008
Figure 112009026839012-PAT00008

여기서,

Figure 112009026839012-PAT00009
는 스테이지 x에서 y 서브 스트림의 평균 벡터이다.here,
Figure 112009026839012-PAT00009
Is the average vector of y sub-streams in stage x.

또한, 곱셈기(422)의 출력은 곱셈기(433)로 제공된다. 곱셈기(433)는 감산 계수인 SubW[2][3]과 곱셈기(422)의 출력을 내적한다. 그리고, 곱셈기(433)의 출력은 뺄셈기(434)로 제공된다. 뺄셈기(434)는 QHY[2]로부터 곱셈기(433)의 출력을 감산한다. 따라서, QHY[2]로부터 QHY[3]에 상응하는 성분이 제거될 수 있다. 여기서, SubW[2][3]는 하기 수학식 10과 같이 표현될 수 있다.The output of multiplier 422 is also provided to multiplier 433. The multiplier 433 stores the output of the multiplier 422 and SubW [2] [3], which are subtraction coefficients. The output of multiplier 433 is then provided to subtractor 434. The subtractor 434 subtracts the output of the multiplier 433 from Q H Y [2]. Therefore, it can be a component corresponding to the Q H Y [3] removed from the Q H Y [2]. Here, SubW [2] [3] may be expressed by Equation 10 below.

Figure 112009026839012-PAT00010
Figure 112009026839012-PAT00010

덧셈기(432)의 출력은 하기 수학식 11과 같이 표현될 수 있다.The output of the adder 432 may be expressed as in Equation 11 below.

Figure 112009026839012-PAT00011
Figure 112009026839012-PAT00011

상기 수학식 11에서, 설명의 편의를 위해 n3 또는 등화 계수의 잡음은 '0'으로 간주되었다.In Equation 11, for the convenience of description, the noise of n 3 or the equalization coefficient is regarded as '0'.

또한, 세 번째 단의 FDE에 대응되는 곱셈기(442)는 등화 계수 FDE_SubW[2]와 뺄셈기(434)의 출력을 내적한다. 여기서, 등화 계수 FDE_SubW[2]는 하기 수학식 12와 같이 표현될 수 있다.The multiplier 442 corresponding to the FDE of the third stage stores the outputs of the equalization coefficients FDE_SubW [2] and the subtractor 434. Here, the equalization coefficient FDE_SubW [2] may be expressed by Equation 12 below.

Figure 112009026839012-PAT00012
FDE_SubW[2]=
Figure 112009026839012-PAT00012
FDE_SubW [2] =

또한, 곱셈기(441)는 덧셈기(432)의 출력과 FDE_AddW[2]를 내적한다. 여기서, FDE_AddW[2]는 하기 수학식 13과 같이 나타낼 수 있다.The multiplier 441 also internalizes the output of the adder 432 and FDE_AddW [2]. Here, FDE_AddW [2] may be represented by Equation 13.

Figure 112009026839012-PAT00013
FDE_AddW[2]=
Figure 112009026839012-PAT00013
FDE_AddW [2] =

여기서, N/S의 크기는 통신 환경에 따라 적절한 값으로 설정될 수 있다.Here, the size of the N / S may be set to an appropriate value according to the communication environment.

각 스테이지 별로 사용되는 감산 계수 SubW[x][y], 가산 계수 AddW[x][y], 등화 계수 FDE_SubW[x], 등화 계수 FDE_AddW[x]는 하기 수학식 14와 같이 일반화될 수 있다.The subtraction coefficient SubW [x] [y], the addition coefficient AddW [x] [y], the equalization coefficient FDE_SubW [x], and the equalization coefficient FDE_AddW [x] used for each stage may be generalized as shown in Equation 14 below.

Figure 112009026839012-PAT00014
Figure 112009026839012-PAT00014

Figure 112009026839012-PAT00015
Figure 112009026839012-PAT00015

Figure 112009026839012-PAT00016
Figure 112009026839012-PAT00016

Figure 112009026839012-PAT00017
Figure 112009026839012-PAT00017

또한, 감산기 또는 가산기의 존재로 인하여 R 매트릭스도 R' 매트릭스로 수정이 필요할 수 있다.In addition, the R matrix may also need to be modified to the R 'matrix due to the presence of a subtractor or adder.

즉, R'은 하기 수학식 15와 같이 표현될 수 있다.That is, R 'may be expressed as in Equation 15 below.

Figure 112009026839012-PAT00018
Figure 112009026839012-PAT00018

세 번째 및 두 번째 스테이지의 스트림들에 대한 처리 과정을 상술하였으므로, 첫 번째 및 두 번째 스테이지의 스트림들에 대한 처리 과정은 이하 생략한다. Since the processing of the streams of the third and second stages has been described above, the processing of the streams of the first and second stages is omitted below.

결국, QRDE-MLD 다중 안테나 신호 수신 장치는 가산기를 통하여 특정 스테이지에서 하위 스테이지의 신호를 수정하여 주파수 영역에서의 신호 변동량을 각 스테이지 별로 동일하게 만들 수 있고, 따라서 MPI로 인한 왜곡을 어느 정도 바로잡을 수 있다. 뿐만 아니라, QRDE-MLD 다중 안테나 신호 수신 장치는 감산기를 통하여 하위 스테이지의 신호에 상응하는 성분을 특정 스테이지의 신호로부터 제거하여 송신 심볼을 효율적으로 검출할 수 있다.As a result, the QRDE-MLD multi-antenna signal receiving apparatus can modify the signal of the lower stage at a specific stage through an adder to make the signal variation in the frequency domain the same for each stage, thus correcting the distortion due to MPI to some extent. Can be. In addition, the QRDE-MLD multi-antenna signal receiving apparatus can efficiently detect a transmission symbol by removing a component corresponding to a signal of a lower stage from a signal of a specific stage through a subtractor.

다만, QR 분해는 일반적으로 주파수 선택적 특성을 높이기 때문에, 광 대역 어플리케이션에서 QRDE-MLD 다중 안테나 수신 장치는 MPI로 인한 왜곡을 제대로 보상하지 못할 수 있다.However, since QR decomposition generally increases frequency selective characteristics, the QRDE-MLD multi-antenna receiver may not properly compensate for distortion due to MPI in wideband applications.

도 5는 QRDE-MLD 다중 안테나 신호 수신 장치의 다른 실시예를 나타낸 도면이다.5 is a view showing another embodiment of a QRDE-MLD multi-antenna signal receiving apparatus.

도 5를 참조하면, QRDE-MLD 다중 안테나 신호 수신 장치는 네 개의 수신 안테나들, FFT들(510), Q 행렬 변환기(520) 등을 포함한다.Referring to FIG. 5, the QRDE-MLD multi-antenna signal receiving apparatus includes four receiving antennas, FFTs 510, a Q matrix converter 520, and the like.

도 5에 도시된 QRDE-MLD 다중 안테나 신호 수신 장치의 기본적인 동작은 도 3 및 도 4에 도시된 QRDE-MLD 다중 안테나 신호 수신 장치의 동작과 동일하다. 다만, 도 5에 도시된 QRDE-MLD 다중 안테나 신호 수신 장치는 검출 과정 및 오류 정정 과정을 거친 신호를 재변조기(591) 및 DFT(592)를 통하여 가산기(521, 524), 감산기/가산기(522, 523)로 재입력한다.Basic operations of the QRDE-MLD multi-antenna signal receiving apparatus illustrated in FIG. 5 are the same as those of the QRDE-MLD multi-antenna signal receiving apparatus illustrated in FIGS. 3 and 4. However, the QRDE-MLD multi-antenna signal receiving apparatus shown in FIG. 5 adds the signals 521 and 524 and the subtractor / adder 522 through the remodulator 591 and the DFT 592 through the detection process and the error correction process. , 523).

이 때, 가산기(521, 524), 감산기/가산기(522, 523)가 사용하는 가산 계수는 하기 수학식 16과 같이 표현될 수 있다.In this case, the addition coefficients used by the adders 521 and 524 and the subtracters / adders 522 and 523 may be expressed by Equation 16 below.

Figure 112009026839012-PAT00019
Figure 112009026839012-PAT00019

도 6은 도 5에 도시된 가산기 및 주파수 영역 등화기를 나타낸 도면이다.FIG. 6 is a diagram illustrating an adder and a frequency domain equalizer shown in FIG. 5.

도 6을 참조하면, 가산기(521, 524)는 여러 개의 곱셈기들(621, 622, 623, 624) 및 덧셈기들(611, 612, 613, 614)을 포함한다.Referring to FIG. 6, the adders 521 and 524 include a plurality of multipliers 621, 622, 623, and 624 and adders 611, 612, 613, and 614.

여러 개의 곱셈기들(621, 622, 623, 624)은 상기 수학식 16에 기재된 가산 계수들과 DFT(592)의 출력 신호들을 내적한다. 그리고, 여러 개의 곱셈기들(621, 622, 623, 624)의 출력은 덧셈기들(611, 612, 613, 614)로 제공된다.Several multipliers 621, 622, 623, 624 internalize the addition coefficients described in Equation 16 above and the output signals of the DFT 592. The outputs of the multipliers 621, 622, 623, and 624 are provided to the adders 611, 612, 613, and 614.

덧셈기(611)는 곱셈기(621)의 출력과 QHY[X]를 내적한다. 그리고, 덧셈기(611)의 출력은 이웃하는 덧셈기(612)로 제공된다. 덧셈기(612)는 덧셈기(611)의 출력과 곱셈기(622)의 출력을 더하고, 덧셈기(613)도 덧셈기(612)의 출력과 곱셈기(623)의 출력을 더하며, 덧셈기(614)도 덧셈기(613)의 출력과 곱셈기(624)의 출력을 더한다.The adder 611 internalizes the output of the multiplier 621 and Q H Y [X]. The output of the adder 611 is provided to the neighboring adder 612. The adder 612 adds the output of the adder 611 and the output of the multiplier 622, the adder 613 also adds the output of the adder 612 and the output of the multiplier 623, and the adder 614 also adds ( Add the output of 613 and the output of multiplier 624.

그리고, 곱셈기(630)는 덧셈기(614)의 출력을 등화 계수 FDE_AddW[X]를 이용하여 주파수 영역에서 등화한다.The multiplier 630 equalizes the output of the adder 614 in the frequency domain using the equalization coefficient FDE_AddW [X].

도 7은 도 5에 도시된 감산기/가산기 및 주파수 영역 등화기를 나타낸 도면이다.7 is a diagram illustrating a subtractor / adder and a frequency domain equalizer shown in FIG.

도 7을 참조하면, 감산기/가산기는 여러 개의 덧셈기들(631, 632, 633), 여러 개의 뺄셈기들(621, 622, 623), 여러 개의 곱셈기들(611, 612, 613, 614, 641, 642, 643, 651, 652)을 포함한다.Referring to FIG. 7, the subtractor / adder includes several adders 631, 632, 633, several subtractors 621, 622, 623, several multipliers 611, 612, 613, 614, 641, 642, 643, 651, 652).

곱셈기(611)는 DFT(592)의 출력과 가산 계수 AddW[X][3]을 내적하여 덧셈기(631)로 제공한다. 또한, 곱셈기(612)는 DFT(592)의 출력과 가산 계수 AddW[X][2]을 내적하여 덧셈기(632)로 제공하며, 곱셈기(613)는 DFT(592)의 출력과 가산 계수 AddW[X][1]을 내적하여 덧셈기(633)로 제공한다.The multiplier 611 internally outputs the output of the DFT 592 and the addition factor AddW [X] [3] to the adder 631. In addition, the multiplier 612 internally outputs the output of the DFT 592 and the addition coefficient AddW [X] [2] to the adder 632, and the multiplier 613 outputs the output of the DFT 592 and the add coefficient AddW [. X] [1] is provided to the adder 633 by dot product.

곱셈기(641)는 DFT(592)의 출력과 가산 계수 SubW[X][3]을 내적하여 뺄셈기(621)로 제공하며, 곱셈기(642)는 DFT(592)의 출력과 가산 계수 SubW[X][2]을 내적하여 뺄셈기(622)로 제공하고, 곱셈기(643)는 DFT(592)의 출력과 가산 계수 SubW[X][1]을 내적하여 뺄셈기(623)로 제공한다.The multiplier 641 outputs the output of the DFT 592 and the addition coefficient SubW [X] [3] to the subtractor 621, and the multiplier 642 outputs the output of the DFT 592 and the addition coefficient SubW [X. ] [2] is internally provided to the subtractor 622, and the multiplier 643 provides the output of the DFT 592 and the addition coefficient SubW [X] [1] to the subtractor 623.

덧셈기(631)는 QHY[X]와 곱셈기(611)의 출력을 더하고, 덧셈기(632)는 덧셈기(631)의 출력과 곱셈기(612)의 출력을 더하며, 덧셈기(633)는 곱셈기(613)의 출력과 덧셈기(632)의 출력을 더한다.The adder 631 adds Q H Y [X] and the output of the multiplier 611, the adder 632 adds the output of the adder 631 and the output of the multiplier 612, and the adder 633 is a multiplier ( The output of 613 and the output of adder 632 are added.

또한, 뺄셈기(621)는 QHY[X]로부터 곱셈기(641)의 출력을 감산하고, 뺄셈기(622)는 뺄셈기(621)의 출력으로부터 곱셈기(642)의 출력을 감산하며, 뺄셈기(623)는 뺄셈기(622)의 출력으로부터 곱셈기(643)의 출력을 감산한다.The subtractor 621 also subtracts the output of the multiplier 641 from Q H Y [X], and the subtractor 622 subtracts the output of the multiplier 642 from the output of the subtractor 621 and subtracts. Group 623 subtracts the output of multiplier 643 from the output of subtractor 622.

곱셈기(651)는 등화 계수 FDE_AddW[X]를 이용하여 덧셈기(633)의 출력을 주파수 영역에서 등화한다. 또한, 곱셈기(652)는 등화 계수 FDE_SubW[X]를 이용하여 뺄셈기(623)의 출력을 등화한다.The multiplier 651 equalizes the output of the adder 633 in the frequency domain using the equalization coefficient FDE_AddW [X]. The multiplier 652 also equalizes the output of the subtractor 623 using the equalization coefficient FDE_SubW [X].

도 8은 멀티-패스 간섭을 개념적으로 설명하는 도면이다.8 is a diagram conceptually illustrating multi-pass interference.

도 8을 참조하면, 송신 심볼은 복수의 패스들을 통하여 하나의 송신 안테나로부터 수신 안테나들로 전송된다. 즉, 수신 안테나 1의 수신 신호 a1은 패스 1-1을 통하여 도달된 성분 a11 및 패스 1-2를 통하여 도달된 성분 a12를 포함한다. 또한, 수신 안테나 2의 수신 신호 a2는 패스 2-1을 통하여 도달된 성분 a21 및 패스 2-2를 통하여 도달된 성분 a22를 포함한다. 도 8의 우측에는 a1를 구성하는 a11 및 a12와 a2를 구성하는 a21 및 a22를 개념적으로 나타낸 그래프가 기재되어 있다.Referring to FIG. 8, a transmit symbol is transmitted from one transmit antenna to receive antennas through a plurality of passes. That is, the received signal a1 of receive antenna 1 includes component a11 reached through pass 1-1 and component a12 reached through pass 1-2. In addition, the received signal a2 of receive antenna 2 includes component a21 reached through pass 2-1 and component a22 reached through pass 2-2. 8, graphs conceptually showing a11 and a12 constituting a1 and a21 and a22 constituting a2 are described.

도 9는 본 발명의 일실시예에 따른 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치를 나타낸 블록도이다.9 is a block diagram illustrating an apparatus for receiving MPIC-QRDE-MLD multi-antenna signal according to an embodiment of the present invention.

도 9를 참조하면, 본 발명의 일실시예에 따른 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치는 두 개의 수신 안테나들, FFT들(910), 제1 검출부(920), 제2 검출부(930), 결합기(940)를 포함한다. MPIC-QRDE-MLD 다중 안테나 신호 수신 장치는 두 개 이상의 수신 안테나들을 포함할 수 있으나, 도 9와 관련하여서는 설명의 편의를 위해 두 개의 수신 안테나들을 포함하는 경우에 대해 논하기로 한다. 그리고, 본 발명의 동작에 대한 설명의 편의를 위하여 하나의 송신 안테나가 하나의 스트림에 속하는 심볼 a를 전송한다고 가정한다.9, the MPIC-QRDE-MLD multi-antenna signal receiving apparatus according to an embodiment of the present invention includes two receiving antennas, FFTs 910, a first detector 920, and a second detector 930. And a combiner 940. Although the MPIC-QRDE-MLD multi-antenna signal receiving apparatus may include two or more receiving antennas, a case of including two receiving antennas for the convenience of description will be discussed. For convenience of explanation of the operation of the present invention, it is assumed that one transmitting antenna transmits a symbol a belonging to one stream.

도 8의 예와 같이 수신 안테나 1의 수신 신호를 a1이라고 하고, 수신 안테나 2의 수신 신호를 a2라고 가정한다. 여기서, 그래프 950, 970에 도시된 바와 같이, 수신 안테나 1의 수신 신호 a1은 패스 1-1을 통하여 도달된 성분 a11 및 패스 1-2를 통하여 도달된 성분 a12를 포함하고, 수신 안테나 2의 수신 신호 a2는 패스 2-1을 통하여 도달된 성분 a21 및 패스 2-2를 통하여 도달된 성분 a22를 포함한다.As in the example of FIG. 8, it is assumed that a reception signal of the reception antenna 1 is a1 and a reception signal of the reception antenna 2 is a2. Here, as shown in graphs 950 and 970, the received signal a1 of receive antenna 1 includes component a11 reached through pass 1-1 and component a12 reached through pass 1-2, and reception of receive antenna 2 Signal a2 includes component a21 reached through pass 2-1 and component a22 reached through pass 2-2.

제1 검출부(920)는 제1 멀티_패스 간섭 제거부(921) 및 제1 QRDE 블록(922)을 포함하고, 제2 검출부(930)는 제2 멀티_패스 간섭 제거부(931) 및 제2 QRDE 블록(932)을 포함한다. 여기서, 제1 QRDE 블록(922) 및 제2 QRDE 블록(932)은 도 3 내지 도 7을 통해 설명된 QRDE 블록(390, 590)과 동일한 기능을 수행하므로, 보다 상세한 설명은 생략한다. The first detector 920 includes a first multi-pass interference canceller 921 and a first QRDE block 922, and the second detector 930 includes a second multi-pass interference canceller 931 and a first multi-pass interference canceller 921. 2 includes a QRDE block 932. Here, since the first QRDE block 922 and the second QRDE block 932 perform the same function as the QRDE blocks 390 and 590 described with reference to FIGS. 3 to 7, a detailed description thereof will be omitted.

제1 검출부(920) 및 제2 검출부(930)는 패스별로 수신 안테나들의 수신 신호들을 처리한다. 즉, 제1 검출부(920)는 a1의 성분들(a11, a12) 중 큰 게인을 갖는 패스에 대응하는 성분인 a11과 a2의 성분들(a21, a22) 중 큰 게인을 갖는 패스에 대응하는 성분인 a21을 처리한다. 반면에, 제2 검출부(930)는 a1의 성분들(a11, a12) 중 작은 게인을 갖는 패스에 대응하는 성분인 a12과 a2의 성분들(a21, a22) 중 작은 게인을 갖는 패스에 대응하는 성분인 a22을 처리한다.The first detector 920 and the second detector 930 process the received signals of the receive antennas for each pass. That is, the first detection unit 920 corresponds to a path having a large gain among the components a11 and a2 of a2 and a2 which correspond to a path having a large gain among the components a11 and a12 of a1. Process a21. On the other hand, the second detector 930 corresponds to a path having a small gain among the components a12 and a2 of the components a21 and a22 which correspond to a path having the small gain among the components a11 and a12 of a1. Process component a22.

보다 구체적으로, 제1 멀티_패스 간섭 제거부(921)는 이전 반복(iteration)에서 검출된 스트림(혹은 송신 심볼)을 기초로 수신 안테나 1의 수신 신호 a1 및 수신 안테나 2의 수신 신호 a2에 존재하는 멀티-패스 간섭을 제거한다.More specifically, the first multi-pass interference canceller 921 is present in the received signal a1 of the receive antenna 1 and the received signal a2 of the receive antenna 2 based on the stream (or transmit symbol) detected in the previous iteration. Eliminate multi-pass interference.

즉, 도 5에 도시된 이전 반복에서 검출된 스트림인 DFT(592)의 출력은 제1 멀티_패스 간섭 제거부(921) 및 제2 멀티_패스 간섭 제거부(922)로 제공되고, 제1 멀티_패스 간섭 제거부(921) 및 제2 멀티_패스 간섭 제거부(922)는 이전 반복에서 검출된 스트림인 DFT(592)의 출력을 기초로 수신 안테나 1의 수신 신호 a1 및 수신 안테나 2의 수신 신호 a2로부터 멀티-패스 간섭을 제거한다.That is, the output of the DFT 592 which is the stream detected in the previous iteration shown in FIG. 5 is provided to the first multi-pass interference canceller 921 and the second multi-pass interference canceller 922, and the first multi-pass interference canceller 922 is provided. The multi-pass interference canceller 921 and the second multi-pass interference canceller 922 are configured to determine the reception signal a1 and the reception antenna 2 of the reception antenna 1 based on the output of the DFT 592 which is the stream detected in the previous iteration. Eliminate multi-pass interference from the received signal a2.

이 때, 제1 멀티_패스 간섭 제거부(921)는 수신 신호 a1 및 수신 신호 a2 각각으로부터 가장 큰 게인을 갖는 패스에 대응하는 성분들을 출력하고, 나머지 성분들을 제거한다. 즉, 수신 안테나 1의 수신 신호 a1은 a11 성분 및 a12 성분을 포함하는데, a11 성분 및 a12 성분 중 a11 성분이 가장 큰 게인을 갖는 패스에 대응되므로, 제1 멀티_패스 간섭 제거부(921)는 수신 안테나 1의 수신 신호 a1로부터 a12 성분을 제거하고, a11 성분을 출력한다. 그리고, 제1 멀티_패스 간섭 제거부(921)는 수신 안테나 2의 수신 신호 a2에 포함되는 a21 성분 및 a22 성분 중 a22 성분을 제거한다.In this case, the first multi-pass interference canceller 921 outputs components corresponding to a path having the largest gain from each of the received signal a1 and the received signal a2, and removes the remaining components. That is, the reception signal a1 of the reception antenna 1 includes a11 component and a12 component, and since the a11 component of the a11 component and the a12 component corresponds to the path having the largest gain, the first multi_path interference cancellation unit 921 The a12 component is removed from the received signal a1 of the reception antenna 1, and the a11 component is output. The first multi-pass interference canceller 921 removes the a22 component from the a21 component and the a22 component included in the reception signal a2 of the reception antenna 2.

또한, 제2 멀티 패스 간섭 제거부(922)는 두 번째로 큰 게인을 갖는 패스에 대응하는 성분들을 출력한다. 즉, 제2 멀티_패스 간섭 제거부(922)는 수신 안테나 1의 수신 신호 a1로부터 a11 성분을 제거하고, a12 성분을 출력한다. 그리고, 제2 멀티_패스 간섭 제거부(922)는 수신 안테나 2의 수신 신호 a2에 포함되는 a21 성분 및 a22 성분 중 a21 성분을 제거하고, a22 성분을 출력한다.Also, the second multipath interference canceller 922 outputs components corresponding to a path having the second largest gain. That is, the second multi-pass interference canceller 922 removes the a11 component from the received signal a1 of the reception antenna 1 and outputs the a12 component. The second multi-pass interference cancellation unit 922 removes the a21 component from the a21 component and the a22 component included in the reception signal a2 of the reception antenna 2, and outputs the a22 component.

제1 멀티_패스 간섭 제거부(921) 및 제2 멀티_패스 간섭 제거부(922)의 출력들은 960 및 980과 같이 나타낼 수 있다. 즉, 960을 참조하면, 제1 멀티_패스 간섭 제거부(921)의 출력들 중 하단의 출력은 a2의 성분들(a21, a22) 중 큰 게인을 갖는 패스에 대응하는 성분인 a21임을 알 수 있고, 제2 멀터_패스 간섭 제거부(922)의 출력들 중 상단의 출력은 a1의 성분들(a11, a12) 중 작은 게인을 갖는 패스에 대응하는 성분인 a12임을 알 수 있다. 또한, 도 9에 도시되지 아니하였으나, 제1 멀티_패스 간섭 제거부(921)의 출력들 중 상단의 출력은 a1의 성분들(a11, a12) 중 큰 게인을 갖는 패스에 대응하는 성분인 a11임을 예측할 수 있고, 제2 멀터_패스 간섭 제거부(922)의 출력들 중 하단의 출력은 a2의 성분들(a11, a12) 중 작은 게인을 갖는 패스에 대응하는 성분인 a22임을 예측할 수 있다.Outputs of the first multi-pass interference canceller 921 and the second multi-pass interference canceller 922 may be represented as 960 and 980. That is, referring to 960, the output of the lower end of the outputs of the first multi_path interference cancellation unit 921 is a21, which is a component corresponding to a path having a large gain among the components a21 and a22 of a2. The output of the upper end of the outputs of the second multer_path interference canceller 922 may be a12 which is a component corresponding to a path having a small gain among the components a11 and a12 of a1. In addition, although not shown in FIG. 9, the output of the upper end of the outputs of the first multi-pass interference canceller 921 is a11 corresponding to a path having a large gain among the components a11 and a12 of a1. The lower end of the outputs of the second multer_path interference canceller 922 may be a22, which is a component corresponding to a path having a small gain among the components a11 and a12 of a2.

또한, 제1 QRDE 블록(922)은 a11 및 a21에 대해 검출을 수행한다. 이 때, 제1 QRDE 블록(922)은 도 3 내지 도 7을 통해 설명된 QRDE 블록(390, 590)의 기능들을 그대로 수행함으로써, a11 및 a21을 기초로 a를 추정한다. 마찬가지로, 제2 QRDE 블록(932)은 동일한 방식으로 a12 및 a22를 기초로 a를 추정한다. 그리고, 제1 QRDE 블록(922) 및 제2 QRDE 블록(932)에 의해 추정된 a는 결합기(940)로 제공되며, 결합기(940)는 제1 QRDE 블록(922) 및 제2 QRDE 블록(932)에 의해 추정된 a를 결합함으로써, 보다 정확하게 a를 추정한다. 이 때, 결합기(940)의 출력은 IDFT, EDE, LLR, FEC 등을(도시되지 않음) 통하여 처리된다.In addition, the first QRDE block 922 performs detection on a11 and a21. At this time, the first QRDE block 922 performs the functions of the QRDE blocks 390 and 590 described with reference to FIGS. 3 to 7 as it is, and estimates a based on a11 and a21. Similarly, second QRDE block 932 estimates a based on a12 and a22 in the same manner. And, a estimated by the first QRDE block 922 and the second QRDE block 932 is provided to the combiner 940, the combiner 940 is the first QRDE block 922 and the second QRDE block 932 By combining a estimated by At this time, the output of combiner 940 is processed via IDFT, EDE, LLR, FEC, and the like (not shown).

즉, 도 9에 도시되지 아니하였으나, 상기 제1 검출부(920)의 QRDE 블록(922)은 Q 행렬을 이용하여 a11 및 a21을 변환하는 제1 Q 행렬 변환기, 푸리에 역변환을 수행하기 이전에 상기 제1 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제1 주파수 영역 등화기들 및 상기 복수의 제1 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제1 이산 푸 리에 역변환기들을 포함할 수 있다. 마찬가지로, 제2 검출부(930)의 QRDE 블록(922)은 Q 행렬을 이용하여 a12 및 a22을 변환하는 제2 Q 행렬 변환기, 푸리에 역변환을 수행하기 이전에 상기 제2 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제2 주파수 영역 등화기들 및 상기 복수의 제2 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제2 이산 푸리에 역변환기들을 포함할 수 있다.That is, although not shown in FIG. 9, the QRDE block 922 of the first detection unit 920 may be a first Q matrix converter for transforming a11 and a21 using a Q matrix and before performing a Fourier inverse transform. A plurality of first frequency domain equalizers that equalize the output of the 1 Q matrix converter in the frequency domain and a plurality of first discrete Fourier transforms that perform Fourier inverse transforms on the outputs of the plurality of first frequency domain equalizers Inverse transformers may be included. Similarly, the QRDE block 922 of the second detector 930 uses a Q matrix to convert a12 and a22 into a second Q matrix converter. The frequency domain outputs the output of the second Q matrix converter before performing a Fourier inverse transform. And a plurality of second discrete Fourier inverse transformers that perform Fourier inverse transform on the outputs of the plurality of second frequency domain equalizers and the outputs of the plurality of second frequency domain equalizers.

위와 같은 구성 및 동작으로 인하여, 본 발명의 일실시예에 따른 MPIC-QRDE-MLD 다중 신호 수신 장치는 멀티-패스 간섭을 적은 계산량으로 제거하면서도, 수신 안테나들 각각의 수신 신호를 패스별로 처리함으로써, FULL 다이버시티 게인을 얻을 수 있다.Due to the configuration and operation as described above, the MPIC-QRDE-MLD multi-signal receiving apparatus according to an embodiment of the present invention by removing the multi-pass interference with a small amount of calculation, while processing the received signal of each of the receiving antennas for each pass, Full diversity gain can be obtained.

도 10은 네 개의 송신 안테나들 및 네 개의 수신 안테나들이 존재하는 경우, 네 개의 수신 안테나들 각각의 수신 신호를 개념적으로 도시한 도면이다.10 is a diagram conceptually illustrating a received signal of each of the four receive antennas when there are four transmit antennas and four receive antennas.

도 10을 참조하면, 송신 안테나 1, 2, 3, 4는 a, b, c, d 스트림(혹은 송신 심볼)을 전송한다고 가정한다. 그리고, 수신 안테나 1의 수신 신호 r1은 a 스트림과 관련된 성분 a1, b 스트림과 관련된 성분 b1, c 스트림과 관련된 성분 c1 및 d 스트림과 관련된 성분 d1을 포함한다. 마찬가지로, 수신 안테나 2의 수신 신호 r2은 a 스트림과 관련된 성분 a2, b 스트림과 관련된 성분 b2, c 스트림과 관련된 성분 c2 및 d 스트림과 관련된 성분 d2을 포함하고, 수신 안테나 3의 수신 신호 r3은 a 스트림과 관련된 성분 a3, b 스트림과 관련된 성분 b3, c 스트림과 관련된 성분 c3 및 d 스트림과 관련된 성분 d3을 포함하며, 수신 안테나 4의 수신 신호 r4은 a 스트림과 관련된 성분 a4, b 스트림과 관련된 성분 b4, c 스트림과 관련된 성분 c4 및 d 스트림과 관련된 성분 d4을 포함한다.Referring to FIG. 10, it is assumed that transmit antennas 1, 2, 3, and 4 transmit a, b, c, and d streams (or transmit symbols). And the received signal r1 of the receive antenna 1 includes a component a1 associated with the stream a, a component b1 associated with the b stream, a component c1 associated with the c stream and a component d1 associated with the d stream. Similarly, receive signal r2 of receive antenna 2 comprises component a2 associated with stream a, component b2 associated with stream b, component c2 associated with stream c and component d2 associated with stream d, and receive signal r3 of receive antenna 3 is a Component a3 associated with the stream, component b3 associated with the stream b, component c3 associated with the stream c and component d3 associated with the stream d, and the received signal r4 of receive antenna 4 is associated with component a4 associated with the stream a b4, component c4 associated with stream c and component d4 associated with stream d.

이 때, 멀티-패스로 인해 a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, d4 역시 복수의 패스들에 대응하는 성분들을 포함한다. 여기서, 설명의 편의를 위해 도 10의 하단에 기재된 그래프들과 같이, a1에 포함된 성분들은 패스들의 게인이 큰 순서에 따라 a11, a12, . . . , a1N으로 나타내고, b1에 포함된 성분들 역시 같은 방식에 따라 d11, d12, . . . , d1N으로 나타낼 수 있다고 가정한다. 도 10에 기재되어 있지는 않지만, a2에 포함된 성분들은 패스들의 게인이 큰 순서에 따라 a21, a22, . . . , a2N으로 나타낼 수 있으며, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d2, d3, d4 역시 동일한 방식으로 나타낼 수 있다.At this time, a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, and d4 also include components corresponding to the plurality of passes due to the multi-pass. do. Here, for convenience of description, as shown in the graphs described at the bottom of FIG. 10, the components included in a1 are a11, a12,. . . , a1N, and the components contained in b1 are also d11, d12,. . . Assume that d1N can be represented. Although not shown in FIG. 10, the components included in a2 are selected in order of a21, a22,. . . , a2N, and a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d2, d3, and d4 may also be represented in the same manner.

도 11은 도 10에 도시된 네 개의 수신 안테나들 각각의 수신 신호를 처리하기 위한 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치의 검출부들 및 결합기들을 나타낸 도면이다.FIG. 11 is a diagram illustrating detectors and couplers of an MPIC-QRDE-MLD multi-antenna signal receiving apparatus for processing a received signal of each of the four receive antennas illustrated in FIG. 10.

도 11을 참조하면, MPIC-QRDE-MLD 다중 안테나 신호 수신 장치는 여러 개의 동일한 구조를 갖는 검출부들을 포함할 수 있다.Referring to FIG. 11, the MPIC-QRDE-MLD multi-antenna signal receiving apparatus may include a plurality of detection units having the same structure.

제1 검출부는 a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, d4에 포함된 성분들 중 가장 큰 게인을 갖는 패스에 대응하는 성분을 처리한다. 예를 들어, 제1 검출부의 제1 (멀티_패스) 간섭 제거부는 r1, r2, r3, r4로부터 (a11, b11, c11, d11), (a21, b21, c21, d21), (a31, b31, c31, d31), (a41, b41, c41, d41)을 추출 및 출력한다. 또한, 제2 검출부는 a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, d4에 포함된 성분들 중 두 번째로 큰 게인을 갖는 패스에 대응하는 성분을 처리한다. 따라서, 제2 검출부의 제2 (멀티_패스) 간섭 제거부는 r1, r2, r3, r4로부터 (a12, b12, c12, d12), (a22, b22, c22, d22), (a32, b32, c32, d32), (a42, b42, c42, d42)을 추출 및 출력한다. 마찬가지로, 제N 검출부의 제2 (멀티_패스) 간섭 제거부는 r1, r2, r3, r4로부터 (a1N, b1N, c1N, d1N), (a2N, b2N, c2N, d2N), (a3N, b3N, c3N, d3N), (a4N, b4N, c4N, d4N)을 추출 및 출력한다.The first detection unit corresponds to a path having the largest gain among the components included in a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, d4. Process the ingredients. For example, the first (multi-pass) interference canceling unit of the first detection unit (a11, b11, c11, d11), (a21, b21, c21, d21), (a31, b31) from r1, r2, r3, r4. , c31, d31) and (a41, b41, c41, d41) are extracted and output. In addition, the second detection unit has the second largest gain among the components contained in a1, a2, a3, a4, b1, b2, b3, b4, c1, c2, c3, c4, d1, d2, d3, d4. Process the component corresponding to the path. Thus, the second (multi-pass) interference canceling unit of the second detection unit (r12, b12, c12, d12), (a22, b22, c22, d22), (a32, b32, c32) from r1, r2, r3, r4. , d32), (a42, b42, c42, d42) are extracted and output. Similarly, the second (multi-pass) interference canceling unit of the Nth detection unit (r1, r2, r3, r4) from (a1N, b1N, c1N, d1N), (a2N, b2N, c2N, d2N), (a3N, b3N, c3N). , d3N), (a4N, b4N, c4N, d4N) are extracted and output.

QRDE 블록들은 (멀티_패스) 간섭 제거부들의 출력들을 기초로 a, b, c, d를 추정한다. 이 때, QRDE 블록들은 도 3 내지 도 7을 통하여 설명한 바와 같이 (멀티_패스) 간섭 제거부들의 출력들을 기초로 QR 분해 검출 및 주파수 영역 등화를 수행한다.QRDE blocks estimate a, b, c, d based on the outputs of the (multi-pass) interference cancellers. At this time, the QRDE blocks perform QR decomposition detection and frequency domain equalization based on the outputs of the (multi-pass) interference canceling units as described with reference to FIGS. 3 to 7.

QRDE 블록들의 출력들은 결합기들로 제공된다. 즉, 제1 QRDE 블록의 첫 번째 출력, 제2 QRDE 블록의 첫 번째 출력 및 제N QRDE 블록의 첫 번째 출력은 a에 관한 것으로, 최상단의 결합기로 제공되며, 최상단의 결합기는 full 다이버시티 게인을 얻으면서 a를 추정하기 위하여 상기 QRDE 블록들의 첫 번째 출력들을 적절히 결합한다. 이후, 최상단의 결합기의 출력은 도 11에 도시되지 않은 IDFT, EDE, LLR, FEC 등을 통해 처리된다. 이와 마찬가지로, 두 번째 단의 결합기는 b를 추정하기 위하여 QRDE 블록들의 두 번째 출력들을 결합하고, 세 번째 단의 결합기는 c를 추정하기 위하여 QRDE 블록들의 세 번째 출력들을 결합하며, 네 번째 단의 결합기는 d를 추정하기 위하여 QRDE 블록들의 네 번째 출력들을 결합한다.The outputs of the QRDE blocks are provided to the combiners. That is, the first output of the first QRDE block, the first output of the second QRDE block, and the first output of the Nth QRDE block are related to a, provided to the top combiner, and the top combiner provides the full diversity gain. Properly combine the first outputs of the QRDE blocks to estimate a. Thereafter, the output of the uppermost coupler is processed through IDFT, EDE, LLR, FEC, etc. not shown in FIG. Similarly, the combiner of the second stage combines the second outputs of the QRDE blocks to estimate b, the combiner of the third stage combines the third outputs of the QRDE blocks to estimate c, and the combiner of the fourth stage. Combines the fourth outputs of the QRDE blocks to estimate d.

본 발명의 실시예들에 따른 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치에서 수행되는 동작들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.Operations performed in the MPIC-QRDE-MLD multi-antenna signal receiving apparatus according to embodiments of the present invention may be implemented in a program instruction form that may be performed by various computer means and may be recorded in a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the media may be those specially designed and constructed for the purposes of the present invention, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해 져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the claims below, but also by those equivalent to the claims.

도 1은 2D-MMSE 기반의 다중 안테나 신호 수신 장치를 도시한 도면이다.1 is a diagram illustrating an apparatus for receiving a multi-antenna signal based on 2D-MMSE.

도 2는 QR 분해 기반의 QRD-MLD 다중 안테나 신호 수신 장치를 도시한 도면이다.2 is a diagram illustrating a QRD-MLD multi-antenna signal receiving apparatus based on QR decomposition.

도 3은 주파수 영역 등화를 적용하는 QRDE-MLD 다중 안테나 신호 수신 장치를 도시한 도면이다.3 is a diagram illustrating an apparatus for receiving a QRDE-MLD multi-antenna signal to which frequency domain equalization is applied.

도 4는 도 3에 도시된 감산기/가산기(341, 342), 가산기(343) 및 주파수 영역 등화기들(331, 332, 333, 334)의 동작을 설명하는 도면이다.FIG. 4 is a diagram illustrating the operation of the subtractor / adder 341, 342, the adder 343, and the frequency domain equalizers 331, 332, 333, and 334 shown in FIG.

도 5는 QRDE-MLD 다중 안테나 신호 수신 장치의 다른 실시예를 나타낸 도면이다.5 is a view showing another embodiment of a QRDE-MLD multi-antenna signal receiving apparatus.

도 6은 도 5에 도시된 가산기 및 주파수 영역 등화기를 나타낸 도면이다.FIG. 6 is a diagram illustrating an adder and a frequency domain equalizer shown in FIG. 5.

도 7은 도 5에 도시된 감산기/가산기 및 주파수 영역 등화기를 나타낸 도면이다.7 is a diagram illustrating a subtractor / adder and a frequency domain equalizer shown in FIG.

도 8은 멀티-패스 간섭을 개념적으로 설명하는 도면이다.8 is a diagram conceptually illustrating multi-pass interference.

도 9는 본 발명의 일실시예에 따른 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치를 나타낸 블록도이다.9 is a block diagram illustrating an apparatus for receiving MPIC-QRDE-MLD multi-antenna signal according to an embodiment of the present invention.

도 10은 네 개의 송신 안테나들 및 네 개의 수신 안테나들이 존재하는 경우, 네 개의 수신 안테나들 각각의 수신 신호를 개념적으로 도시한 도면이다.10 is a diagram conceptually illustrating a received signal of each of the four receive antennas when there are four transmit antennas and four receive antennas.

도 11은 도 10에 도시된 네 개의 수신 안테나들 각각의 수신 신호를 처리하기 위한 MPIC-QRDE-MLD 다중 안테나 신호 수신 장치의 검출부들 및 결합기들을 나 타낸 도면이다.FIG. 11 is a diagram illustrating detectors and couplers of an MPIC-QRDE-MLD multi-antenna signal receiving apparatus for processing a received signal of each of the four receive antennas shown in FIG. 10.

Claims (12)

적어도 하나의 스트림을 수신하는 적어도 두 개의 안테나들로서 제1 안테나 및 제2 안테나-상기 제1 안테나의 수신 신호는 제1 패스들에 대응하는 성분들을 포함하고, 상기 제2 안테나의 수신 신호는 제2 패스들에 대응하는 성분들을 포함함-;At least two antennas for receiving at least one stream, a first antenna and a second antenna, the received signal of the first antenna comprising components corresponding to first passes, the received signal of the second antenna being a second Comprising components corresponding to the passes; 상기 제1 안테나의 수신 신호에 포함된 성분들에서 상기 제1 패스들 중 특정 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 제2 패스들 중 특정 제1 패스에 대응하는 성분을 검출하는 제1 검출부;A particular first of the second paths in components included in the received signal of the first antenna and a component corresponding to a particular first pass of the first paths in components included in the received signal of the first antenna A first detector for detecting a component corresponding to the path; 상기 제1 안테나의 수신 신호에 포함된 성분들에서 상기 제1 패스들 중 나머지 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 제2 패스들 중 나머지 제2 패스에 대응하는 성분을 검출하는 제2 검출부; 및A component corresponding to the remaining first of the first passes in the components included in the received signal of the first antenna and the remaining second of the second passes in the components included in the received signal of the second antenna A second detector for detecting a component corresponding to the path; And 상기 적어도 하나의 스트림을 검출하기 위하여 제1 검출부 및 제2 검출부의 처리 결과들을 결합하는 결합기A combiner for combining the processing results of the first and second detectors to detect the at least one stream 를 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus comprising a. 제1항에 있어서,The method of claim 1, 채널 행렬을 QR 분해하여 Q 행렬 및 R 행렬을 계산하는 QR 분해기QR Decomposer for QR Decomposition of Channel Matrix to Compute Q Matrix and R Matrix 를 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제2항에 있어서,The method of claim 2, 상기 제1 검출부는The first detection unit 이전 반복(iteration)에서 검출된 상기 적어도 하나의 스트림을 이용하여 상기 제1 안테나의 수신 신호 및 상기 제2 안테나의 수신 신호에 존재하는 멀티-패스 간섭을 제거함으로써 제1 안테나의 수신 신호에 포함된 성분들에서 상기 특정 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 특정 제2 패스에 대응하는 성분을 추출하고, 상기 Q 행렬 및 R 행렬을 이용하여 상기 적어도 하나의 스트림을 검출하는 다중 안테나 신호 수신 장치.The received signal of the first antenna is included by removing the multi-pass interference present in the received signal of the first antenna and the received signal of the second antenna using the at least one stream detected in a previous iteration. Extracting a component corresponding to the specific second pass from components corresponding to the specific first pass and components included in a received signal of the second antenna, and using the Q matrix and the R matrix to perform the at least Multi-antenna signal receiving apparatus for detecting one stream. 제2항에 있어서,The method of claim 2, 상기 제1 검출부는The first detection unit 이전 반복(iteration)에서 검출된 상기 적어도 하나의 스트림을 이용하여 상기 제1 안테나의 수신 신호 및 상기 제2 안테나의 수신 신호에 존재하는 멀티-패스 간섭을 제거함으로써, 제1 안테나의 수신 신호에 포함된 성분들에서 상기 특정 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 특정 제2 패스에 대응하는 성분을 추출하는 상기 제1 멀티-패스 간섭 제거부Included in the received signal of the first antenna by removing the multi-pass interference present in the received signal of the first antenna and the received signal of the second antenna using the at least one stream detected in a previous iteration The first multi-pass interference canceller which extracts a component corresponding to the specific second pass from components corresponding to the specific first pass and the components included in the received signal of the second antenna from the extracted components 를 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus comprising a. 제3항에 있어서,The method of claim 3, 상기 특정 제1 패스는 상기 나머지 제1 패스보다 큰 게인을 가지며, 상기 특 정 제2 패스는 상기 나머지 제2 패스보다 큰 게인을 갖는 다중 안테나 신호 수신 장치.The specific first pass has a gain greater than the remaining first pass, and the specific second pass has a gain greater than the remaining second pass. 제4항에 있어서,The method of claim 4, wherein 상기 제1 검출부는The first detection unit 상기 Q 행렬을 이용하여 상기 특정 제1 패스에 대응하는 성분 및 상기 특정 제2 패스에 대응하는 성분을 변환하는 제1 Q 행렬 변환기A first Q matrix converter for transforming a component corresponding to the specific first pass and a component corresponding to the specific second pass using the Q matrix 를 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제6항에 있어서,The method of claim 6, 상기 제1 검출부는The first detection unit 푸리에 역변환을 수행하기 이전에 상기 제1 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제1 주파수 영역 등화기들A plurality of first frequency domain equalizers that equalize the output of the first Q matrix converter in the frequency domain prior to performing a Fourier inverse transform 을 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제7항에 있어서,The method of claim 7, wherein 상기 제1 검출부는The first detection unit 상기 복수의 제1 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제1 이산 푸리에 역변환기들 A plurality of first discrete Fourier inverse transformers for performing Fourier inverse transform on the outputs of the plurality of first frequency domain equalizers 을 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제2항에 있어서,The method of claim 2, 상기 제2 검출부는The second detection unit 이전 반복(iteration)에서 검출된 상기 적어도 하나의 스트림을 이용하여 상기 제1 안테나의 수신 신호 및 상기 제2 안테나의 수신 신호에 존재하는 멀티-패스 간섭을 제거함으로써, 제1 안테나의 수신 신호에 포함된 성분들에서 상기 나머지 제1 패스에 대응하는 성분 및 상기 제2 안테나의 수신 신호에 포함된 성분들에서 상기 나머지 제2 패스에 대응하는 성분을 추출하는 상기 제2 멀티-패스 간섭 제거부Included in the received signal of the first antenna by removing the multi-pass interference present in the received signal of the first antenna and the received signal of the second antenna using the at least one stream detected in a previous iteration The second multi-pass interference canceller which extracts a component corresponding to the remaining second pass from the components corresponding to the remaining first pass and the components included in the received signal of the second antenna from the extracted components 를 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus comprising a. 제9항에 있어서,10. The method of claim 9, 상기 제2 검출부는The second detection unit 상기 Q 행렬을 이용하여 상기 나머지 제1 패스에 대응하는 성분 및 상기 나머지 제2 패스에 대응하는 성분을 변환하는 제2 Q 행렬 변환기A second Q matrix converter for transforming a component corresponding to the remaining first pass and a component corresponding to the remaining second pass using the Q matrix 를 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제10항에 있어서,The method of claim 10, 상기 제2 검출부는The second detection unit 푸리에 역변환을 수행하기 이전에 상기 제2 Q 행렬 변환기의 출력을 주파수 영역에서 등화(equalization)하는 복수의 제2 주파수 영역 등화기들A plurality of second frequency domain equalizers that equalize the output of the second Q matrix converter in the frequency domain prior to performing a Fourier inverse transform 을 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising. 제11항에 있어서,The method of claim 11, 상기 제2 검출부는The second detection unit 상기 복수의 제2 주파수 영역 등화기들의 출력들에 대해 푸리에 역변환을 수행하는 복수의 제2 이산 푸리에 역변환기들 A plurality of second discrete Fourier inverse transformers for performing Fourier inverse transform on the outputs of the plurality of second frequency domain equalizers 을 더 포함하는 다중 안테나 신호 수신 장치.Multi-antenna signal receiving apparatus further comprising.
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