KR20100052312A - Phase change random access memory device - Google Patents

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KR20100052312A
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이장욱
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Abstract

PURPOSE: A phase change random access memory device is provided to improve a sensing margin by suppressing a parasitic current which is generated during a data reading operation. CONSTITUTION: Line type active regions(210) are arranged in the cell array region of a semiconductor substrate(200). A line type dummy active region(220) is arranged between the active regions. A phase changed memory cell(230) is formed on the active regions. A dummy cell(250) is formed on the dummy active regions. Bit-lines(BL0 to BL7) are expanded in a vertical direction to the active regions. A global X-decoder line(GXDEC) is expanded in a vertical direction to the bit-lines.

Description

상변화 기억 소자{PHASE CHANGE RANDOM ACCESS MEMORY DEVICE}Phase change memory device {PHASE CHANGE RANDOM ACCESS MEMORY DEVICE}

본 발명은 상변화 기억 소자에 관한 것으로, 보다 상세하게, 센싱 마진을 개선하고 셀 효율을 향상시킬 수 있는 상변화 기억 소자에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a phase change memory device capable of improving the sensing margin and cell efficiency.

일반적으로, 상변화 기억 소자의 메모리 셀 구성시 셀 어레이는 에피 실리콘층으로 이루어진 다수개의 다이오드들을 포함하는 메모리 셀 스트링(Memory Cell String)의 반복 배치로 구성될 수 있다. 즉, 하나의 셀 어레이에는 워드라인 방향으로 8비트 메모리 셀 스트링이 배치될 수 있고, 비트라인 방향으로는 8비트 메모리 셀 스트링과 함께 글로벌 로오 디코더(Global X-decoder)에 연결되는 글로벌 로오 디코더 라인이 배치될 수 있다. 상기 글로벌 로오 디코더 라인은 글로벌 로오 디코더에서 출력되는 워드라인을 선택하기 위한 신호를 전달하는 라인을 의미한다. In general, in the memory cell configuration of the phase change memory device, the cell array may be configured by a repetitive arrangement of a memory cell string including a plurality of diodes formed of an epitaxial silicon layer. That is, an 8-bit memory cell string may be arranged in a word line direction in one cell array, and a global row decoder line connected to a global X-decoder together with an 8-bit memory cell string in a bit line direction. This can be arranged. The global row decoder line refers to a line transferring a signal for selecting a word line output from the global row decoder.

여기서, 상기 글로벌 로오 디코더 라인은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 또한, 상기 글로벌 로오 디코더 라인 하부에는 메모리 셀과 유사한 공정 조건을 만들기 위해 더미 셀이 형성된다.In this case, the global row decoder line is used to transfer a bias applied to a gate of a local switch transistor positioned between the cell array and the cell array, and thus is not connected to the memory cells disposed in the cell array. In addition, a dummy cell is formed under the global row decoder line to create a process condition similar to that of the memory cell.

이하에서는, 도 1a 내지 도 1b를 참조하여 종래기술에 따른 글로벌 로오 디코더 라인을 포함한 상변화 기억 소자에 대해 간략하게 설명하도록 한다. 도 1a는 종래기술에 따른 상변화 기억 소자를 도시한 평면도이며, 도 1b는 도 1a의 A―A′선에 대응하는 단면도이다. Hereinafter, a phase change memory device including a global row decoder line according to the prior art will be briefly described with reference to FIGS. 1A to 1B. FIG. 1A is a plan view illustrating a phase change memory device according to the prior art, and FIG. 1B is a cross-sectional view corresponding to line AA ′ of FIG. 1A.

도시된 바와 같이, 반도체 기판(100) 내에 메모리 셀 활성 영역(110)들이 정의되어 있으며, 상기 메모리 셀 활성 영역(110)들 사이, 예컨대, 8개의 메모리 셀 활성 영역(110)마다 하나씩 더미 활성 영역(120)이 정의되어 있다. 상기 메모리 셀 활성 영역(110) 상에는 각각 메모리 셀(130)들이 형성되어 있으며, 하나의 셀 어레이에는 워드라인 방향으로 8비트 메모리 셀 스트링(140)이 배치된다. 그리고, 더미 활성 영역(120) 상에는 상기 메모리 셀(130)과 유사한 구조를 갖는 더미 셀(150)들이 형성되며, 상기 더미 셀(150) 상부에 글로벌 로오 디코더 라인(GXDEC)이 형성된다. 여기서, 상기 더미 셀(150) 양측의 더미 활성 영역(120) 상에는 하부 콘택플러그(160)가 형성될 뿐, 글로벌 로오 디코더 라인(GXDEC)과 더미 셀(150) 간의 전기적 연결을 차단하기 위해 상부 콘택플러그는 형성되지 않는다. 상기 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(120)이 접지 Vss 상태이다. 또한, 상기 더미 셀(150)은 다른 메모리 셀(130)과 마찬가지로 비트라인(BL0∼BL7)과 각각 전기적으로 연결된다. 그리고, 상기 하부 콘택플러그(160)의 일측에 더미 도전 패턴(170)들이 형성되어 있다.As illustrated, memory cell active regions 110 are defined in the semiconductor substrate 100, and dummy active regions are formed between the memory cell active regions 110, for example, one in every eight memory cell active regions 110. 120 is defined. Memory cells 130 are formed on the memory cell active region 110, respectively, and an 8-bit memory cell string 140 is disposed in a word line direction in one cell array. In addition, dummy cells 150 having a structure similar to that of the memory cell 130 are formed on the dummy active region 120, and a global row decoder line GXDEC is formed on the dummy cell 150. Here, only the lower contact plug 160 is formed on the dummy active region 120 at both sides of the dummy cell 150, and the upper contact is formed to block electrical connection between the global row decoder line GXDEC and the dummy cell 150. The plug is not formed. The dummy active region 120 under the global row decoder line GXDEC is in a ground Vss state. In addition, like the other memory cells 130, the dummy cell 150 is electrically connected to the bit lines BL0 to BL7, respectively. In addition, dummy conductive patterns 170 are formed on one side of the lower contact plug 160.

한편, 전술한 종래기술의 경우에는 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 셀(150)이 비트라인(BL0∼BL7)과 각각 전기적으로 연결된 상태이므로, 상변화 기억 소자의 데이타 리딩시 선택된 비트라인으로 소정전압(일반적으로, 승압 전압 Vpp)이 공급되어 메모리 셀(130)에 데이터가 액세스되면, 접지 Vss 상태인 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(120)으로 전류가 흘러 기생 전류가 발생되어 센싱 마진이 저하된다. Meanwhile, in the above-described conventional technology, since the dummy cells 150 under the global row decoder line GXDEC are electrically connected to the bit lines BL0 to BL7, respectively, the bit lines selected when data of the phase change memory device is read. When a predetermined voltage (generally, a boosted voltage Vpp) is supplied to access the data in the memory cell 130, current flows to the dummy active region 120 under the global row decoder line GXDEC in a ground Vss state. Is generated and the sensing margin is lowered.

이에, 이러한 기생 전류의 발생을 억제하기 위해 상기 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(120)에 Vpp를 인가하여 선택되지 않은 워드라인과 동일한 조건으로 만들어주는 방법이 제안된 바 있다. 즉, 전술한 종래기술의 경우에는 상기 더미 활성 영역(120)에 Vpp를 인가하기 위해, 셀 어레이 가장자리 부분에 상기 더미 활성 영역(120)과 연결되는 더미 라인(DL)을 추가로 형성해주어야 한다. 그 결과, 전술한 종래기술의 경우에는 상기 더미 라인(DL)으로 인해 셀 어레이의 면적이 증가되어 셀 효율이 감소된다.Therefore, in order to suppress the generation of parasitic current, a method of applying Vpp to the dummy active region 120 under the global row decoder line GXDEC to make the same condition as the unselected word line has been proposed. That is, in the above-described conventional technique, in order to apply Vpp to the dummy active region 120, a dummy line DL connected to the dummy active region 120 should be further formed at the edge of the cell array. As a result, in the above-described prior art, the area of the cell array is increased due to the dummy line DL, thereby decreasing cell efficiency.

본 발명은 센싱 마진을 개선할 수 있는 상변화 기억 소자를 제공한다.The present invention provides a phase change memory device capable of improving the sensing margin.

또한, 본 발명은 셀 효율을 향상시킬 수 있는 상변화 기억 소자를 제공한다.The present invention also provides a phase change memory device capable of improving cell efficiency.

본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판의 셀 어레이 영역 내에 배치된 다수개의 라인형 활성 영역과, 상기 셀 어레이 영역 내에 소정 개수의 상기 활성 영역들 사이마다 배치된 라인형 더미 활성 영역과, 상기 활성 영역 상에 형성된 상변화 메모리 셀과, 상기 더미 활성 영역 상에 형성된 더미 셀과, 상 기 상변화 메모리 셀 및 더미 셀과 콘택하며, 상기 활성 영역과 수직하는 방향으로 연장되어 형성된 비트라인과, 상기 더미 셀 상의 비트라인 상부에 상기 비트라인과 수직하는 방향으로 연장되어 형성된 글로벌 로오 디코더 라인 및 상기 비트라인들의 적어도 일측에 상기 비트라인과 평행하는 방향으로 연장되어 형성되며, 상기 더미 활성 영역 상부에서 상기 더미 활성 영역과 전기적으로 연결되는 돌출부를 갖는 더미 도전 패턴을 포함한다.A phase change memory device according to an embodiment of the present invention may include a plurality of line-type active regions disposed in a cell array region of a semiconductor substrate and a line-type dummy active disposed between a predetermined number of active regions in the cell array region. Contacting an area, a phase change memory cell formed on the active area, a dummy cell formed on the dummy active area, the phase change memory cell and a dummy cell, and extending in a direction perpendicular to the active area A bit line, a global row decoder line formed on the bit line on the dummy cell and extending in a direction perpendicular to the bit line, and formed on at least one side of the bit lines in a direction parallel to the bit line; A dummy conductive pattern having a protrusion electrically connected to the dummy active region at an upper portion of the active region; Include.

상기 더미 활성 영역은 8개의 활성 영역들 사이마다 배치된다.The dummy active region is disposed between eight active regions.

상기 상변화 메모리 셀은 상기 활성 영역 상에 차례로 배치된 스위칭 소자, 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함한다.The phase change memory cell includes a switching element, a lower electrode contact, a phase change layer, an upper electrode, and an upper electrode contact sequentially disposed on the active region.

상기 스위칭 소자는 수직형 PN 다이오드이다.The switching element is a vertical PN diode.

상기 더미 셀은 상기 상변화 메모리 셀과 동일한 구조를 갖는다.The dummy cell has the same structure as the phase change memory cell.

상기 글로벌 로오 디코더 라인은 상기 더미 활성 영역과 전기적으로 연결되지 않는다.The global row decoder line is not electrically connected to the dummy active region.

상기 더미 도전 패턴 아래에 형성된 더미 구조물을 더 포함한다.The apparatus may further include a dummy structure formed under the dummy conductive pattern.

상기 더미 구조물은 스위칭 소자, 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함한다.The dummy structure includes a switching element, a lower electrode contact, a phase change layer, an upper electrode, and an upper electrode contact.

상기 더미 구조물은 스위칭 소자, 하부 전극 콘택, 상변화막 및 상부 전극을 포함한다.The dummy structure includes a switching element, a lower electrode contact, a phase change layer, and an upper electrode.

상기 더미 구조물은 스위칭 소자, 상변화막, 상부 전극 및 상부 전극 콘택을 포함한다.The dummy structure includes a switching element, a phase change layer, an upper electrode, and an upper electrode contact.

상기 더미 구조물은 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함한다.The dummy structure includes a lower electrode contact, a phase change layer, an upper electrode, and an upper electrode contact.

상기 더미 도전 패턴은 상기 더미 활성 영역 상에 형성된 콘택플러그를 통해 상기 더미 활성 영역과 전기적으로 연결된다.The dummy conductive pattern is electrically connected to the dummy active region through a contact plug formed on the dummy active region.

상기 더미 활성 영역에는 상기 더미 도전 패턴을 통해 Vpp가 인가된다.Vpp is applied to the dummy active region through the dummy conductive pattern.

본 발명은 글로벌 로오 디코더 라인을 갖는 상변화 기억 소자로서, 비트라인의 일측에 형성된 더미 도전 패턴을 포함하며, 상기 더미 도전 패턴은 상기 글로벌 로오 디코더 라인 하부의 더미 활성 영역 상부에서 상기 더미 활성 영역과 전기적으로 연결되는 돌출부를 갖는다.A phase change memory device having a global row decoder line includes a dummy conductive pattern formed on one side of a bit line, and the dummy conductive pattern is formed on the dummy active area below the global row decoder line. It has a protrusion that is electrically connected.

따라서, 본 발명은 상기 돌출부를 통해 글로벌 로오 디코더 라인 하부의 더미 활성 영역에 Vpp를 인가할 수 있으므로, 상변화 기억 소자의 데이타 리딩시 발생되는 기생 전류를 억제하여 센싱 마진을 개선할 수 있다.Accordingly, since the present invention can apply Vpp to the dummy active region under the global row decoder line through the protrusion, the sensing margin can be improved by suppressing parasitic current generated during data reading of the phase change memory device.

또한, 본 발명은 상기 글로벌 로오 디코더 라인 하부의 더미 활성 영역에 Vpp를 인가하기 위해 셀 어레이 가장자리 부분에 더미 라인을 추가로 형성할 필요가 없으며, 이에 따라, 본 발명은 상기 더미 라인 만큼의 셀 어레이 면적이 감소되어 향상된 셀 효율을 얻을 수 있다.In addition, the present invention does not need to additionally form a dummy line at the edge of the cell array in order to apply Vpp to the dummy active region under the global row decoder line. Accordingly, the present invention provides a cell array as many as the dummy line. The area can be reduced to obtain improved cell efficiency.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 평면도이다.2 is a plan view illustrating a phase change memory device according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 반도체 기판(200)의 셀 어레이 영역 내에 다수개의 라인형 메모리 셀 활성 영역(210)들이 정의되어 있으며, 상기 메모리 셀 활성 영역(210)들 사이, 예컨대, 8개의 메모리 셀 활성 영역(210) 사이마다 하나씩 라인형 더미 활성 영역(220)이 정의되어 있다. 상기 메모리 셀 활성 영역(210) 상에는 각각 상변화 메모리 셀(230)들이 형성되어 있으며, 하나의 셀 어레이에는 워드라인 방향으로 8비트 메모리 셀 스트링(240)이 배치된다. 그리고, 더미 활성 영역(220) 상에는 상기 메모리 셀(230)과 유사한 구조를 갖는 더미 셀(250)들이 형성되어 있다.As illustrated in FIG. 2, a plurality of line type memory cell active regions 210 are defined in a cell array region of the semiconductor substrate 200, and the memory cell active regions 210 may be defined between, for example, eight memories. One line-shaped dummy active region 220 is defined for each cell active region 210. Phase change memory cells 230 are formed on the memory cell active region 210, respectively, and an 8-bit memory cell string 240 is disposed in a word line direction in one cell array. In addition, dummy cells 250 having a structure similar to that of the memory cell 230 are formed on the dummy active region 220.

상기 상변화 메모리 셀(230) 및 더미 셀(250)과 콘택하며, 상기 활성 영역과 수직하는 방향으로 연장되는 다수의 비트라인(BL0∼BL7)이 형성되어 있다. 그리고, 상기 더미 셀(250) 상의 비트라인(BL0∼BL7) 상부에 상기 비트라인(BL0∼BL7)과 수직하는 방향으로 연장되는 글로벌 로오 디코더 라인(GXDEC)이 형성되어 있다. A plurality of bit lines BL0 to BL7 are formed in contact with the phase change memory cell 230 and the dummy cell 250 and extend in a direction perpendicular to the active area. The global row decoder line GXDEC is formed above the bit lines BL0 to BL7 on the dummy cell 250 and extends in a direction perpendicular to the bit lines BL0 to BL7.

상기 더미 셀(250) 양측의 더미 활성 영역(220) 상에는 하부 콘택플러그(260)가 형성될 뿐, 글로벌 로오 디코더 라인(GXDEC)과 더미 셀(250) 간의 전기적 연결을 차단하기 위해 상부 콘택플러그는 형성되지 않는다. 따라서, 상기 글로벌 로오 디코더 라인(GXDEC)은 상기 더미 활성 영역(220)과 전기적으로 연결되지 않는다. 또한, 상기 더미 셀(250)은 다른 메모리 셀(230)과 마찬가지로 비트라인(BL0∼BL7)과 각각 전기적으로 연결된다. The lower contact plug 260 is formed on the dummy active regions 220 at both sides of the dummy cell 250, and the upper contact plug is used to block electrical connection between the global row decoder line GXDEC and the dummy cell 250. Not formed. Thus, the global row decoder line GXDEC is not electrically connected to the dummy active region 220. In addition, the dummy cell 250 is electrically connected to the bit lines BL0 to BL7 like the other memory cells 230.

상기 비트라인(BL0∼BL7)들의 적어도 일측, 예컨대, 우측에 상기 비트라 인(BL0∼BL7)과 평행하는 방향으로 연장되는 더미 도전 패턴(270)이 형성되어 있다. 상기 더미 도전 패턴(270)은 더미 활성 영역(220) 상부에서 상기 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는다. 구체적으로, 상기 더미 도전 패턴(270)의 돌출부(B)는 상기 상기 더미 활성 영역(220) 상에 형성된 하부 콘택플러그(260)를 통해 상기 더미 활성 영역(220)과 전기적으로 연결되며, 이에 따라, 본 발명은 상기 더미 도전 패턴(270)을 통해 상기 더미 활성 영역(220)에 Vpp를 인가할 수 있다.A dummy conductive pattern 270 extending in a direction parallel to the bit lines BL0 to BL7 is formed on at least one side of the bit lines BL0 to BL7, for example, on the right side. The dummy conductive pattern 270 has a protrusion B electrically connected to the dummy active region 220 on the dummy active region 220. In detail, the protrusion B of the dummy conductive pattern 270 is electrically connected to the dummy active region 220 through a lower contact plug 260 formed on the dummy active region 220. According to the present invention, Vpp may be applied to the dummy active region 220 through the dummy conductive pattern 270.

따라서, 본 발명은 상변화 기억 소자의 데이타 리딩시 선택된 비트라인으로 소정전압(일반적으로, 승압 전압 Vpp)이 공급되어 메모리 셀(230)에 데이터가 액세스되더라도, 상기 선택된 비트라인과 전기적으로 연결된 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 상기 더미 도전 패턴(270)을 통해 Vpp가 인가된 상태이므로, 기생 전류가 발생되는 것을 억제할 수 있다. 그러므로, 본 발명은 상기 기생 전류가 상변화에 따른 데이타 상태에 영향을 주는 것을 차단하여, 상변화 기억 소자의 센싱 마진을 효과적으로 개선할 수 있다.Therefore, in the present invention, even when a predetermined voltage (generally, a boosted voltage Vpp) is supplied to a selected bit line during data reading of a phase change memory device, data is accessed in the memory cell 230, a row electrically connected to the selected bit line. Since Vpp is applied to the dummy active region 220 under the decoder line GXDEC through the dummy conductive pattern 270, parasitic currents may be suppressed. Therefore, the present invention can effectively prevent the parasitic current from affecting the data state according to the phase change, thereby effectively improving the sensing margin of the phase change memory device.

또한, 본 발명은 상기 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 더미 도전 패턴(270)의 돌출부(B)를 통해 Vpp를 인가함으로써, 종래 기술의 경우처럼 상기 더미 활성 영역(220)에 Vpp를 인가하기 위해 셀 어레이 가장자리 부분에 상기 더미 활성 영역(220)과 연결되는 더미 라인을 추가로 형성해줄 필요가 없다. 이에 따라, 본 발명은 종래기술의 경우보다 상기 더미 라인만큼의 셀 어레이 면적이 감소되어 셀 효율을 향상시킬 수 있다.In addition, the present invention applies Vpp to the dummy active region 220 under the global row decoder line GXDEC through the protrusion B of the dummy conductive pattern 270, thereby providing the dummy active region ( In order to apply Vpp to 220, a dummy line connected to the dummy active region 220 does not need to be additionally formed at the edge of the cell array. Accordingly, the present invention can reduce the cell array area by the dummy line as compared with the prior art, thereby improving cell efficiency.

한편, 전술한 본 발명의 실시예에서는 돌출부(B)를 갖는 더미 도전 패턴(270)이 비트라인들(BL0∼BL7)의 우측에 배치됨으로써 센싱 마진이 개선되고 셀 효율을 향상됨에 대해 도시하고 설명하였으나, 상기 더미 도전 패턴(270)의 배치는 여러가지 실시예로 변경 가능하다.Meanwhile, in the above-described embodiment of the present invention, since the dummy conductive pattern 270 having the protrusion B is disposed on the right side of the bit lines BL0 to BL7, the sensing margin is improved and the cell efficiency is improved. However, the arrangement of the dummy conductive pattern 270 may be changed in various embodiments.

도 3a 내지 도 3d는 본 발명의 여러가지 실시예에 따른 더미 도전 패턴의 레이아웃을 보여주는 평면도이다.3A to 3D are plan views illustrating layouts of dummy conductive patterns according to various embodiments of the present disclosure.

도 3a에 도시된 바와 같이, 돌출부(B)를 갖는 더미 도전 패턴(270)이 비트라인들(BL0∼BL7)의 좌측에 배치되는 것이 가능하다.As shown in FIG. 3A, it is possible for the dummy conductive pattern 270 having the protrusion B to be disposed on the left side of the bit lines BL0 to BL7.

도 3b에 도시된 바와 같이, 돌출부(B)를 갖는 더미 도전 패턴(270)이 비트라인들(BL0∼BL7)의 양측, 즉, 우측과 좌측 모두에 각각 배치되는 것도 가능하다.As shown in FIG. 3B, the dummy conductive pattern 270 having the protrusion B may be disposed on both sides of the bit lines BL0 to BL7, that is, to both the right side and the left side.

도 3c에 도시된 바와 같이, 돌출부(B)를 갖는 더미 도전 패턴(270)이 비트라인들(BL0∼BL7) 사이에 배치되는 것이 가능하며, 이 경우, 상기 돌출부(B)는 좌측 또는 우측 중 적어도 어느 일측을 향하도록 배치되어도 무방하다. As shown in FIG. 3C, it is possible for the dummy conductive pattern 270 having the protrusion B to be disposed between the bit lines BL0 to BL7. In this case, the protrusion B may be one of the left side and the right side. It may be arranged to face at least one side.

도 3d에 도시된 바와 같이, 돌출부(B)를 갖는 더미 도전 패턴(270)이 비트라인들(BL0∼BL7)의 양측에, 즉, 우측과 좌측 모두에 각각 복수개로 배치되는 것도 가능하다. 또한, 도시하지는 않았으나, 상기 비트라인들(BL0∼BL7) 사이에 추가로 돌출부(B)를 갖는 더미 도전 패턴(270)이 배치되어도 무방하다.As shown in FIG. 3D, a plurality of dummy conductive patterns 270 having protrusions B may be disposed on both sides of the bit lines BL0 to BL7, that is, on both the right side and the left side. Although not shown, a dummy conductive pattern 270 having a protrusion B may be further disposed between the bit lines BL0 to BL7.

도 4는 도 2의 A―A′선에 대응하는, 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.4 is a cross-sectional view illustrating a phase change memory device according to an embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

도 4에 도시된 바와 같이, 셀 어레이 영역 내에 배치된 다수개의 메모리 셀 활성 영역(도시안됨)들 사이, 예컨대, 8개의 메모리 셀 활성 영역 사이마다 하나씩 라인형 더미 활성 영역(220)이 정의되어 있다. 더미 활성 영역(220) 상에 더미 셀(250)들이 형성되어 있으며, 상기 더미 셀(250)은 상기 메모리 활성 영역 상에 형성되는 메모리 셀(230)과 유사한 구조를 갖는다. 즉, 상기 더미 셀(250)은, 상기 더미 활성 영역(220) 상에 차례로 배치된 스위칭 소자(272), 하부 전극 콘택(274), 상변화막(276), 상부 전극(278) 및 상부 전극 콘택(280)을 포함하며, 상기 스위칭 소자(272)는 수직형 PN 다이오드이다.As shown in FIG. 4, a line-type dummy active region 220 is defined between a plurality of memory cell active regions (not shown) disposed in the cell array region, for example, between eight memory cell active regions. . Dummy cells 250 are formed on the dummy active region 220, and the dummy cell 250 has a structure similar to that of the memory cell 230 formed on the memory active region. That is, the dummy cell 250 may include a switching element 272, a lower electrode contact 274, a phase change layer 276, an upper electrode 278, and an upper electrode sequentially disposed on the dummy active region 220. And a contact 280, wherein the switching element 272 is a vertical PN diode.

상기 더미 셀(250) 상에 각각 비트라인들(BL0∼BL7)이 형성되어 있으며, 상기 비트라인들(BL0∼BL7) 상부에 상기 더미 활성 영역(220)과 전기적으로 연결되지 않는 글로벌 로오 디코더 라인(GXDEC)이 형성되어 있다. 즉, 상기 더미 셀(250) 양측의 더미 활성 영역(220) 상에는 하부 콘택플러그(260)만 형성될 뿐, 글로벌 로오 디코더 라인(GXDEC)과 더미 셀(250) 간의 전기적 연결을 차단하기 위해 상부 콘택플러그는 형성되지 않는다. Bit lines BL0 to BL7 are formed on the dummy cell 250, and the global row decoder line is not electrically connected to the dummy active region 220 on the bit lines BL0 to BL7. (GXDEC) is formed. That is, only the lower contact plug 260 is formed on the dummy active regions 220 at both sides of the dummy cell 250, and the upper contact is formed to block electrical connection between the global row decoder line GXDEC and the dummy cell 250. The plug is not formed.

상기 비트라인(BL0∼BL7)들의 적어도 일측, 예컨대, 우측에 더미 도전 패턴(270)이 형성되어 있다. 상기 더미 도전 패턴(270)은 더미 활성 영역(220) 상부에서 상기 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는다. 구체적으로, 상기 더미 도전 패턴(270)의 돌출부(B)는 상기 상기 더미 활성 영역(220) 상에 형성된 하부 콘택플러그(260)를 통해 상기 더미 활성 영역(220)과 전기적으로 연결되며, 이에 따라, 본 발명은 상기 더미 도전 패턴(270)을 통해 상기 더미 활성 영역(220)에 Vpp를 인가할 수 있다.The dummy conductive pattern 270 is formed on at least one side of the bit lines BL0 to BL7, for example, the right side. The dummy conductive pattern 270 has a protrusion B electrically connected to the dummy active region 220 on the dummy active region 220. In detail, the protrusion B of the dummy conductive pattern 270 is electrically connected to the dummy active region 220 through a lower contact plug 260 formed on the dummy active region 220. According to the present invention, Vpp may be applied to the dummy active region 220 through the dummy conductive pattern 270.

따라서, 본 발명은 상변화 기억 소자의 데이타 리딩시 발생되는 기생 전류를 억제하여 센싱 마진을 효과적으로 개선할 수 있을 뿐 아니라, 상기 더미 활성 영역(220)에 Vpp를 인가하기 위한 더미 라인을 필요로 하지 않으므로 셀 어레이의 면적을 감소시켜 셀 효율을 향상시킬 수 있다.Accordingly, the present invention not only improves the sensing margin by suppressing parasitic currents generated during data reading of the phase change memory device, but also requires a dummy line for applying Vpp to the dummy active region 220. Therefore, the cell efficiency can be improved by reducing the area of the cell array.

또한, 상기 더미 도전 패턴(270) 아래에는 더미 구조물이 형성되어 있으며, 상기 더미 구조물은 상기 더미 셀(250)과 유사한 구조를 갖는다. 즉, 상기 더미 구조물은 스위칭 소자(272), 하부 전극 콘택(274), 상변화막(276), 상부 전극(278) 및 상부 전극 콘택(278)을 포함하는 구조를 갖는다.In addition, a dummy structure is formed under the dummy conductive pattern 270, and the dummy structure has a structure similar to that of the dummy cell 250. That is, the dummy structure has a structure including a switching element 272, a lower electrode contact 274, a phase change film 276, an upper electrode 278, and an upper electrode contact 278.

한편, 전술한 본 발명의 일 실시예에서는 상기 더미 구조물이 상기 더미 활성 영역(220)과 더미 도전 패턴(270) 사이에서 연결되도록 형성되었으나, 본 발명의 다른 실시예로서, 상기 더미 구조물의 구성 요소 중 어느 하나가 생략되어 더미 구조물이 상기 더미 활성 영역(220)과 더미 도전 패턴(270) 사이에서 연결되지 않도록 형성되는 것도 가능하다.Meanwhile, in the above-described embodiment of the present invention, the dummy structure is formed to be connected between the dummy active region 220 and the dummy conductive pattern 270, but as another embodiment of the present invention, components of the dummy structure Any one of them may be omitted so that the dummy structure is not connected between the dummy active region 220 and the dummy conductive pattern 270.

도 5는 도 2의 A―A′선에 대응하는, 본 발명의 이 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.FIG. 5 is a cross-sectional view showing a phase change memory device according to this embodiment of the present invention, corresponding to line AA ′ in FIG. 2.

도 5에 도시된 바와 같이, 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 Vpp를 인가하기 위해 상기 더미 활성 영역(220) 상부에서 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는 더미 도전 패턴(270)이 형성되어 있으며, 상기 더미 도전 패턴(270) 아래에는 더미 구조물이 형성되어 있다. 상기 더미 구조물은 더미 셀(250) 구조에서 상부 전극 콘택(280)이 생략된 구조, 즉, 스위칭 소자(272), 하부 전극 콘택(274), 상변화막(276), 상부 전극(278)을 포함하는 구조를 갖는다.As shown in FIG. 5, a protrusion electrically connected to the dummy active region 220 on the dummy active region 220 to apply Vpp to the dummy active region 220 under the global row decoder line GXDEC. A dummy conductive pattern 270 having (B) is formed, and a dummy structure is formed under the dummy conductive pattern 270. The dummy structure includes a structure in which the upper electrode contact 280 is omitted from the dummy cell 250 structure, that is, the switching element 272, the lower electrode contact 274, the phase change layer 276, and the upper electrode 278. It has a structure to include.

도 6은 도 2의 A―A′선에 대응하는, 본 발명의 삼 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating a phase change memory device according to a third embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

도 6에 도시된 바와 같이, 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 Vpp를 인가하기 위해 상기 더미 활성 영역(220) 상부에서 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는 더미 도전 패턴(270)이 형성되어 있으며, 상기 더미 도전 패턴(270) 아래에는 더미 구조물이 형성되어 있다. 상기 더미 구조물은 더미 셀(250) 구조에서 하부 전극 콘택(274)이 생략된 구조, 즉, 스위칭 소자(272), 상변화막(276), 상부 전극(278) 및 상부 전극 콘택(280)을 포함하는 구조를 갖는다.As shown in FIG. 6, a protrusion electrically connected to the dummy active region 220 above the dummy active region 220 to apply Vpp to the dummy active region 220 under the global row decoder line GXDEC. A dummy conductive pattern 270 having (B) is formed, and a dummy structure is formed under the dummy conductive pattern 270. The dummy structure includes a structure in which the lower electrode contact 274 is omitted from the dummy cell 250 structure, that is, the switching element 272, the phase change layer 276, the upper electrode 278, and the upper electrode contact 280. It has a structure to include.

도 7은 도 2의 A―A′선에 대응하는, 본 발명의 사 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.FIG. 7 is a cross-sectional view illustrating a phase change memory device according to four embodiments of the present invention, corresponding to line AA ′ of FIG. 2.

도 7에 도시된 바와 같이, 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 Vpp를 인가하기 위해 상기 더미 활성 영역(220) 상부에서 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는 더미 도전 패턴(270)이 형성되어 있으며, 상기 더미 도전 패턴(270) 아래에는 더미 구조물이 형성되어 있다. 상기 더미 구조물은 더미 셀(250) 구조에서 스위칭 소자(272)가 생략된 구조, 즉, 하부 전극 콘택(274), 상변화막(276), 상부 전극(278) 및 상부 전극 콘택(280)을 포함하는 구조를 갖는다.As shown in FIG. 7, a protrusion electrically connected to the dummy active region 220 above the dummy active region 220 to apply Vpp to the dummy active region 220 under the global row decoder line GXDEC. A dummy conductive pattern 270 having (B) is formed, and a dummy structure is formed under the dummy conductive pattern 270. The dummy structure includes a structure in which the switching element 272 is omitted from the dummy cell 250 structure, that is, the lower electrode contact 274, the phase change layer 276, the upper electrode 278 and the upper electrode contact 280. It has a structure to include.

도 8은 도 2의 A―A′선에 대응하는, 본 발명의 오 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.FIG. 8 is a cross-sectional view showing a phase change memory device according to a fifth embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

도 8에 도시된 바와 같이, 글로벌 로오 디코더 라인(GXDEC) 하부의 더미 활성 영역(220)에 Vpp를 인가하기 위해 상기 더미 활성 영역(220) 상부에서 더미 활성 영역(220)과 전기적으로 연결되는 돌출부(B)를 갖는 더미 도전 패턴(270)이 형성되어 있으며, 상기 더미 도전 패턴(270) 아래에는 더미 구조물이 형성되지 않는다. As shown in FIG. 8, a protrusion electrically connected to the dummy active region 220 above the dummy active region 220 to apply Vpp to the dummy active region 220 under the global row decoder line GXDEC. A dummy conductive pattern 270 having (B) is formed, and a dummy structure is not formed below the dummy conductive pattern 270.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a는 종래기술에 따른 상변화 기억 소자를 도시한 평면도.1A is a plan view showing a phase change memory device according to the prior art.

도 1b는 도 1a의 A―A′선에 대응하는, 종래기술에 따른 상변화 기억 소자를 도시한 단면도. FIG. 1B is a cross-sectional view showing a phase change memory device according to the prior art, corresponding to line AA ′ in FIG. 1A; FIG.

도 2는 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 평면도.2 is a plan view showing a phase change memory device according to an embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 여러가지 실시예에 따른 더미 도전 패턴의 레이아웃을 보여주는 평면도.3A through 3D are plan views illustrating layouts of dummy conductive patterns according to various embodiments of the present disclosure.

도 4는 도 2의 A―A′선에 대응하는, 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 단면도.4 is a cross-sectional view showing a phase change memory device according to an embodiment of the present invention, corresponding to line AA ′ of FIG. 2.

도 5는 도 2의 A―A′선에 대응하는, 본 발명의 이 실시예에 따른 상변화 기억 소자를 도시한 단면도.FIG. 5 is a sectional view showing a phase change memory device according to this embodiment of the present invention, corresponding to line AA ′ in FIG. 2; FIG.

도 6은 도 2의 A―A′선에 대응하는, 본 발명의 삼 실시예에 따른 상변화 기억 소자를 도시한 단면도.FIG. 6 is a cross-sectional view showing a phase change memory device according to a third embodiment of the present invention, corresponding to line AA ′ in FIG. 2; FIG.

도 7은 도 2의 A―A′선에 대응하는, 본 발명의 사 실시예에 따른 상변화 기억 소자를 도시한 단면도.FIG. 7 is a sectional view of a phase change memory device according to four embodiments of the present invention, corresponding to line AA ′ of FIG. 2; FIG.

도 8은 도 2의 A―A′선에 대응하는, 본 발명의 오 실시예에 따른 상변화 기억 소자를 도시한 단면도.FIG. 8 is a sectional view of a phase change memory device according to the fifth embodiment of the present invention, corresponding to line AA ′ of FIG. 2;

Claims (13)

반도체 기판의 셀 어레이 영역 내에 배치된 다수개의 라인형 활성 영역;A plurality of line-type active regions disposed in the cell array region of the semiconductor substrate; 상기 셀 어레이 영역 내에 소정 개수의 상기 활성 영역들 사이마다 배치된 라인형 더미 활성 영역;A line-type dummy active area disposed between the predetermined number of active areas in the cell array area; 상기 활성 영역 상에 형성된 상변화 메모리 셀;A phase change memory cell formed on the active region; 상기 더미 활성 영역 상에 형성된 더미 셀;A dummy cell formed on the dummy active region; 상기 상변화 메모리 셀 및 더미 셀과 콘택하며, 상기 활성 영역과 수직하는 방향으로 연장되어 형성된 비트라인; A bit line in contact with the phase change memory cell and the dummy cell and extending in a direction perpendicular to the active area; 상기 더미 셀 상의 비트라인 상부에 상기 비트라인과 수직하는 방향으로 연장되어 형성된 글로벌 로오 디코더 라인; 및 A global row decoder line extending over the bit line on the dummy cell in a direction perpendicular to the bit line; And 상기 비트라인들의 적어도 일측에 상기 비트라인과 평행하는 방향으로 연장되어 형성되며, 상기 더미 활성 영역 상부에서 상기 더미 활성 영역과 전기적으로 연결되는 돌출부를 갖는 더미 도전 패턴;A dummy conductive pattern formed on at least one side of the bit lines in a direction parallel to the bit line, the dummy conductive pattern having a protrusion electrically connected to the dummy active area on the dummy active area; 을 포함하는 상변화 기억 소자.Phase change memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 더미 활성 영역은 8개의 활성 영역들 사이마다 배치된 것을 특징으로 하는 상변화 기억 소자.And the dummy active region is disposed every eight active regions. 제 1 항에 있어서,The method of claim 1, 상기 상변화 메모리 셀은 상기 활성 영역 상에 차례로 배치된 스위칭 소자, 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함하는 것을 특징으로 하는 상변화 기억 소자.And the phase change memory cell comprises a switching element, a lower electrode contact, a phase change layer, an upper electrode, and an upper electrode contact sequentially disposed on the active region. 제 3 항에 있어서,The method of claim 3, wherein 상기 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.And the switching element is a vertical PN diode. 제 1 항에 있어서,The method of claim 1, 상기 더미 셀은 상기 상변화 메모리 셀과 동일한 구조를 갖는 것을 특징으로 하는 상변화 기억 소자.And the dummy cell has the same structure as the phase change memory cell. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 로오 디코더 라인은 상기 더미 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자.And the global row decoder line is not electrically connected to the dummy active region. 제 1 항에 있어서,The method of claim 1, 상기 더미 도전 패턴 아래에 형성된 더미 구조물;A dummy structure formed under the dummy conductive pattern; 을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.Phase change memory device further comprises. 제 7 항에 있어서,The method of claim 7, wherein 상기 더미 구조물은 스위칭 소자, 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함하는 것을 특징으로 하는 상변화 기억 소자.The dummy structure includes a switching element, a lower electrode contact, a phase change layer, an upper electrode and an upper electrode contact. 제 7 항에 있어서,The method of claim 7, wherein 상기 더미 구조물은 스위칭 소자, 하부 전극 콘택, 상변화막 및 상부 전을 포함하는 것을 특징으로 하는 상변화 기억 소자.And the dummy structure includes a switching element, a lower electrode contact, a phase change layer, and an upper region. 제 7 항에 있어서,The method of claim 7, wherein 상기 더미 구조물은 스위칭 소자, 상변화막, 상부 전극 및 상부 전극 콘택을 포함하는 것을 특징으로 하는 상변화 기억 소자.And the dummy structure comprises a switching element, a phase change layer, an upper electrode and an upper electrode contact. 제 7 항에 있어서,The method of claim 7, wherein 상기 더미 구조물은 하부 전극 콘택, 상변화막, 상부 전극 및 상부 전극 콘택을 포함하는 것을 특징으로 하는 상변화 기억 소자.And the dummy structure comprises a lower electrode contact, a phase change layer, an upper electrode and an upper electrode contact. 제 1 항에 있어서,The method of claim 1, 상기 더미 도전 패턴은 상기 더미 활성 영역 상에 형성된 콘택플러그를 통해 상기 더미 활성 영역과 전기적으로 연결되는 것을 특징으로 하는 상변화 기억 소자.And the dummy conductive pattern is electrically connected to the dummy active region through a contact plug formed on the dummy active region. 제 1 항에 있어서,The method of claim 1, 상기 더미 활성 영역에는 상기 더미 도전 패턴을 통해 Vpp가 인가되는 것을 특징으로 하는 상변화 기억 소자.And Vpp is applied to the dummy active region through the dummy conductive pattern.
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