KR20100032571A - Domain crossing circuit and semiconductor device including the same - Google Patents

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Abstract

PURPOSE: A domain crossing circuit and a semiconductor device are provided to check a right domain crossing operation by outputting an internal code and an external code which are counted to the outside of semiconductor device. CONSTITUTION: A domain crossing circuit(310) comprises an external counter unit, a internal counter unit and a transform unit. The external counter unit generates an external code by counting an external clock. The internal counter generates an internal code by counting an internal clock. The transform unit changes the external signal into the internal signal by using the external code and the internal code. A output circuit(320) outputs the external and the internal code to the outside of a semiconductor device. The output circuit outputs the external and the internal code in a test mode.

Description

도메인 크로싱 회로 및 이를 포함하는 반도체 장치{Domain crossing circuit and semiconductor device including the same}Domain crossing circuit and semiconductor device including the same

본 발명은 도메인 크로싱 회로에 관한 것으로, 더욱 상세하게는 도메인 크로싱 동작이 제대로 이루어지고 있는지를 확인하기 위한 기술에 관한 것이다.The present invention relates to a domain crossing circuit, and more particularly, to a technique for confirming whether a domain crossing operation is properly performed.

일반적으로 DDR SDRAM (Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부클럭에 동기해 인가되는 각종 명령들을 입력받으며, 내부클럭에 동기해 동작을 하고, 그 결과 데이터를 출력한다.In general, a semiconductor memory device including DDR SDRAM (Double Data Rate Synchronous DRAM) receives various commands applied in synchronization with an external clock, operates in synchronization with an internal clock, and outputs data as a result.

즉, 메모리장치 외부로부터 입력되는 각종 명령들은 외부클럭에 동기되어 입력되는데 반해, 자신이 동작을 할 때에는 내부클럭에 동기해 동작을 하며, 데이터 역시 내부클럭에 동기해 출력하게 된다. 따라서 메모리장치 내부에는 외부클럭에 동기되어 입력되는 각종 외부명령들을 내부클럭에 동기시킨 내부명령으로 변환해주기 위한 회로를 구비해야 하며, 이러한 회로를 '도메인 크로싱(domain crossing) 회로'라 한다.That is, various commands input from the outside of the memory device are inputted in synchronization with the external clock, whereas when the user operates, the commands are synchronized with the internal clock, and the data is also output in synchronization with the internal clock. Therefore, a circuit for converting various external commands inputted in synchronization with an external clock into an internal command synchronized with an internal clock must be provided in the memory device. Such a circuit is referred to as a domain crossing circuit.

도 1은 외부 리드명령을 내부 리드명령으로 변환해주는 종래의 도메인 크로싱 회로의 구성도이다.1 is a block diagram of a conventional domain crossing circuit for converting an external read command into an internal read command.

도면에 도시된 바와 같이, 도메인 크로싱 회로는, 레플리카 지연부(101), 내부카운터부(110), 외부카운터부(120), 변환부(130)를 포함하여 구성된다.As shown in the figure, the domain crossing circuit includes a replica delay unit 101, an internal counter unit 110, an external counter unit 120, and a conversion unit 130.

레플리카 지연부(101)는 외부클럭(EXTCLK)과 내부클럭(DLLCLK)간의 스큐를 모델링한 지연회로이며, 외부클럭(EXTCLK)과 메모리장치 내부의 클럭(DLLCLK)간의 스큐와 동일한 지연값을 가진다. 외부클럭(EXRCLK)이란 칩 외부로부터 입력받아 별다른 가공이 이루어지지 않은 클럭을 말하며, 내부클럭(DLLCLK)이란 메모리장치 내부에서 사용하기 위해 지연고정루프(DLL: Delay Locked Loop) 등을 이용하여 지연값 등이 조절된 클럭을 말한다. 레플리카 지연부(101)는 내부카운터부(110)의 리셋신호(RST)를 지연시켜 외부카운터부(120)의 리셋신호(RST_DLY)를 출력한다. 이는 내부카운터부(110)와 외부카운터부(120)의 동작 개시시점을 서로 다르게 조절하기 위해서이다.The replica delay unit 101 is a delay circuit that models a skew between the external clock EXTCLK and the internal clock DLLCLK and has the same delay value as the skew between the external clock EXTCLK and the clock DLLCLK inside the memory device. EXCLLK refers to a clock that is not processed by the external chip. DLLCLK refers to a delay value using a delay locked loop (DLL) for use inside a memory device. The back is the clock that is adjusted. The replica delay unit 101 delays the reset signal RST of the internal counter unit 110 and outputs the reset signal RST_DLY of the external counter unit 120. This is to adjust the starting point of operation of the inner counter 110 and the outer counter 120 differently.

내부카운터부(110)는 리셋신호(RST)에 의해 초기화되어 있다가, 리셋신호(RST)의 해제시점으로부터 내부클럭(DLLCLK)을 카운트해 내부코드(DLLCNT<2:0>)를 출력한다. 내부코드(DLLCNT<2:0>)의 초기값은 카스 레이턴시 (CL: Cas Latency)값에 따라 달라진다. 카스 레이턴시(CL) 값이 얼마인지에 실제로 데이터가 출력되는 시점이 결정되기 때문에, 카스 레이턴시(CL)에 따라 내부 리드명령(LATENCY)의 활성화 시점을 변경해 줄 필요가 있기 때문이다.The internal counter 110 is initialized by the reset signal RST, and counts the internal clock DLLCLK from the time when the reset signal RST is released to output the internal code DLLCNT <2: 0>. The initial value of the internal code (DLLCNT <2: 0>) depends on the Cas Latency (CL) value. This is because it is necessary to change the activation time of the internal read command LATENCY according to the CAS latency CL since the time at which data is actually output is determined by how much the CAS latency CL is.

도면에 도시된 도메인 크로싱 회로는 외부의 리드명령(RD CMD)을 내부 리드 명령(LATENCY)으로 변환해주는 회로를 도시하였기 때문에, 내부카운터부(110)의 초기값이 카스 레이턴시(CL)에 의해 결정되는 것으로 도시하였지만, 도메인 크로싱 회로가 어떠한 외부의 명령(신호)를 내부명령으로 변환하느냐에 따라서 내부카운터부(110)의 초기값을 결정하는 타이밍 파라매터(parameter)는 달라질 수 있다. 예를 들어, 외부 ODT명령을 내부 ODT명령으로 변환하는 도메인 크로싱 회로에서는 카스 라이트 레이턴시(CWL: Cas Write Latency)에 따라서 내부카운터부(110)의 초기값이 결정된다.Since the domain crossing circuit shown in the drawing shows a circuit for converting an external read command RD CMD into an internal read command LATENCY, the initial value of the internal counter unit 110 is determined by the cascade latency CL. Although illustrated, the timing parameter for determining the initial value of the internal counter unit 110 may vary depending on which external command (signal) the domain crossing circuit converts into an internal command. For example, in a domain crossing circuit that converts an external ODT instruction into an internal ODT instruction, an initial value of the internal counter unit 110 is determined according to Cas Write Latency (CWL).

외부카운터부(120)는 리셋신호(RST_DLY)에 의해 0의 값으로 초기화되어 있다가, 리셋신호(RST_DLY)의 해제시점으로부터 외부클럭(EXTCLK)을 카운트해 외부코드를 출력한다.The external counter unit 120 is initialized to the value 0 by the reset signal RST_DLY, and counts the external clock EXTCLK from the time when the reset signal RST_DLY is released, and outputs an external code.

변환부(130)는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 이용하여 외부 리드명령(RD CMD)을 내부 리드명령(LATENCY)으로 변환한다. 변환부(130)는 외부 리드명령(RD CMD)이 활성화되어 인가되는 시점의 외부코드(EXTCNT<2:0>)값을 저장하고, 내부코드(DLLCNT<2:0>)가 저장된 외부코드(EXTCNT<2:0>)와 동일해지는 시점에 내부 리드명령(LATENCY)을 활성화시키는 방법으로 내부 리드명령(LATENCY)을 생성한다.The conversion unit 130 converts the external read command RD CMD into an internal read command LATENCY using the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0>. The conversion unit 130 stores the value of the external code EXTCNT <2: 0> at the time when the external read command RD CMD is activated and applied, and stores the internal code DLLCNT <2: 0>. The internal read command LATENCY is generated by activating the internal read command LATENCY at the same time as EXTCNT <2: 0>.

도면에는 변환부(130)가 외부 리드명령(RD CMD)을 내부 리드명령(LATENCY)으로 변환하는 경우를 도시하였지만, 내부클럭(DLLCLK)과 외부클럭(EXTCLK)의 스큐(skew)차와 타이밍 파라매터가 반영된 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 이용하여서는 외부의 다른 명령들을 내부명령으로 변환하는 것 도 가능하다. Although the conversion unit 130 converts the external read command RD CMD into the internal read command LATENCY in the drawing, the skew difference and the timing parameter between the internal clock DLLCLK and the external clock EXTCLK are illustrated. It is also possible to convert other external commands into internal commands using the internal code (DLLCNT <2: 0>) and external code (EXTCNT <2: 0>) that reflect the mater.

즉, 도 1과 같은 구성은 외부 리드명령(RD CMD)을 내부 리드명령(LATENCY)으로 변환하는 도메인 크로싱 회로뿐만이 아니라, 다른 외부명령을 내부명령으로 변환하는 회로에도 공통적으로 적용가능하다.That is, the configuration as shown in FIG. 1 is applicable not only to the domain crossing circuit for converting the external read command RD CMD to the internal read command LATENCY but also to a circuit for converting other external commands to the internal command.

도 2는 도 1의 도메인 크로싱 회로의 동작을 설명하기 위한 도면이다.FIG. 2 is a diagram for describing an operation of the domain crossing circuit of FIG. 1.

도면에는 CL=6으로 설정된 경우의 도메인 크로싱 동작에 대해 도시하였다. 내부 리드명령(LATENCY)이 CL-3(CL=6인 경우이므로 리드명령 입력 후 3클럭 지난 시점을 의미)에서 생성되어야 하는 경우, 즉, 데이터가 출력되기 3클럭 전에 내부 리드명령(LATENCY)이 활성화되어 데이터의 출력을 준비해야 하는 경우, 내부코드(DLLCNT<2:0>)의 초기값은 5로 설정된다.In the figure, the domain crossing operation in the case where CL = 6 is shown. When the internal read command LATENCY should be generated in CL-3 (meaning 3 clocks after the read command is input because CL = 6), that is, the internal read command LATENCY is executed 3 clocks before the data is output. When activated and ready to output data, the initial value of the internal code DLLCNT <2: 0> is set to 5.

내부 리드명령(LATENCY)은 리드명령(RDCMD)이 인가되고 CL 이후에 데이터가 외부클럭(DLLCLK)에 대응하여 출력되는 동작을 보장하기 위한 신호이기 때문에, CL에 따라 내부코드의 초기값이 정해지는 것이다.Since the internal read command LATENCY is a signal to guarantee the operation that the read command RDCMD is applied and data is output in response to the external clock DLLCLK after the CL, the initial value of the internal code is determined according to the CL. will be.

리셋신호(RST)와 리셋신호(RST_DLY)는 tDLL(외부클럭과 내부클럭간의 스큐)의 시간차를 가지고 해제된다. 따라서 먼저 내부코드(DLLCNT<2:0>)가 초기값 5부터 카운트되기 시작하고, 이후 외부코드(EXTCNT<2:0>)가 초기값 0부터 카운트되기 시작한다.The reset signal RST and the reset signal RST_DLY are released with a time difference of tDLL (skew between the external clock and the internal clock). Therefore, the inner code DLLCNT <2: 0> starts counting from the initial value 5, and the outer code EXTCNT <2: 0> starts counting from the initial value 0.

이 상태에서 리드명령(RDCMD)이 인가되면 이에 응답해 외부코드(EXTCNT<2:0>) 값이 저장된다(도면의 경우 2가 저장). 그리고 내부코 드(DLLCNT<2:0>)의 값이 저장된 외부코드(DLLCNT<2:0>)의 값(2)과 같아지는 순간 내부 리드명령(LATENCY)은 인에이블된다.In this state, when the read command RDCMD is applied, the value of the external code EXTCNT <2: 0> is stored in response to this (2 in the drawing). The internal read command LATENCY is enabled when the value of the internal code DLLCNT <2: 0> is equal to the value 2 of the stored external code DLLCNT <2: 0>.

도면의 경우 내부 리드명령(LATENCY)이 CL-3의 지점에서 활성화되는 것을 확인할 수 있는데, 이는 데이터가 칩 외부로 출력되기 3클럭 전부터 메모리장치가 내부적으로 리드 동작(데이터 출력을 위한 준비)을 시작함을 의미한다.In the figure, it can be seen that the internal read command LATENCY is activated at the point of CL-3, which starts the read operation (preparation for data output) internally from 3 clocks before the data is output out of the chip. It means.

상기와 같은 도메인 크로싱 동작이 제대로 이루어지기 위해서는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 항상 일정한 값의 차이를 가지고 카운트되어야 한다. 즉, 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 올바르게 카운트되고 있는 것이 중요하다. 그러나 종래에는 칩 외부에서 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 올바르게 카운트되고 있는지를 확인할 방법이 없다는 문제점이 있다.In order for the domain crossing operation to be performed properly, the inner code DLLCNT <2: 0> and the outer code EXTCNT <2: 0> should always be counted with a constant difference. That is, it is important that the inner code (DLLCNT <2: 0>) and the outer code (EXTCNT <2: 0>) are counted correctly. However, conventionally, there is a problem in that there is no method of checking whether the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> are correctly counted outside the chip.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 도메인 크로싱 회로 내에서 외부코드와 내부코드가 올바르게 카운트되고 있는지를 칩 외부에서 확인 가능하게 하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to enable an external chip and an external code to check whether an external code and an internal code are correctly counted in a domain crossing circuit.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 외부클럭을 카운트해 외부코드를 생성하는 외부카운터부, 내부클럭을 카운트해 내부코드를 생성하는 내부카운터부, 상기 외부코드와 상기 내부코드를 이용해 외부신호를 내부신호로 변환하는 변환부를 포함하는 도메인 크로싱 회로; 및 상기 외부코드와 상기 내부코드를 반도체장치 외부로 출력하기 위한 출력회로를 포함한다.The semiconductor device according to the present invention for achieving the above object, an external counter unit for counting the external clock to generate an external code, an internal counter unit for counting the internal clock to generate an internal code, the external code and the internal code A domain crossing circuit including a converting unit converting an external signal into an internal signal by using; And an output circuit for outputting the external code and the internal code to the outside of the semiconductor device.

또한, 상기한 목적을 달성하기 위한 본 발명에 따른 도메인 크로싱 회로는, 외부클럭을 카운트해 외부코드를 생성하는 외부카운터부; 내부클럭을 카운트해 내부코드를 생성하는 내부카운터부; 상기 외부코드와 상기 내부코드를 이용해 외부신호를 내부신호로 변환하는 변환부; 및 제어신호에 응답하여 상기 내부코드와 상기 외부코드를 반도체장치 외부로 출력하기 위해 출력회로로 전달하는 코드전달부를 포함한다.In addition, the domain crossing circuit according to the present invention for achieving the above object, an external counter unit for generating an external code by counting the external clock; An internal counter unit for generating an internal code by counting an internal clock; A converting unit converting an external signal into an internal signal using the external code and the internal code; And a code transfer unit configured to transmit the internal code and the external code to an output circuit in order to output the external code to the outside of the semiconductor device in response to a control signal.

본 발명은 도메인 크로싱 회로 내에서 카운팅되는 내부코드와 외부코드를 반도체장치 외부로 출력하는 것이 가능하게 한다. 따라서 테스트시 반도체장치 외부에서 내부코드와 외부코드를 확인해 도메인 크로싱 동작이 올바르게 이루어지고 있는지를 확인할 수 있다는 장점이 있다.The present invention makes it possible to output the internal code and the external code counted in the domain crossing circuit to the outside of the semiconductor device. Therefore, there is an advantage in that the domain crossing operation is performed correctly by checking the internal code and the external code from the outside of the semiconductor device during the test.

이하, 본 발명의 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세리 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention in detail.

도 3은 본 발명에 따른 반도체장치의 구성도이다.3 is a configuration diagram of a semiconductor device according to the present invention.

본 발명에 따른 반도체장치는, 도메인 크로싱 회로(310)와, 출력회로(320)를 포함한다.The semiconductor device according to the present invention includes a domain crossing circuit 310 and an output circuit 320.

도메인 크로싱 회로는 외부클럭(EXRCLK)과 내부클럭(DLLCLK)을 이용해 외부신호를 내부신호로 도메인 크로싱해 출력한다. 외부신호란 외부클럭(EXTCLK)에 동기되어 있는 신호를 의미한다. 예를 들어, 외부클럭(EXTCLK)에 동기되어 칩 외부로부터 인가되는 리드명령(RDCMD), ODT명령, 라이트명령(WTCMD) 등을 의미한다. 내부신호란 외부신호에 타이밍 파라매터(레이턴시 정보, 예 CL, CWL)가 반영되고 내부클럭(DLLCLK)에 동기화된 신호를 의미한다.The domain crossing circuit uses an external clock (EXRCLK) and an internal clock (DLLCLK) to domain-cross an external signal into an internal signal and output it. The external signal means a signal synchronized with the external clock EXTCLK. For example, it means a read command RDCMD, an ODT command, a write command WTCMD, etc., which are applied from the outside of the chip in synchronization with the external clock EXTCLK. The internal signal refers to a signal in which timing parameters (eg, latency information (eg, CL and CWL)) are reflected to an external signal and synchronized to the internal clock DLLCLK.

출력회로(320)는 도메인 크로싱 회로(310)로부터 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 입력받아 반도체장치 외부로 출력한다. 배경기술 부분에서 설명하였듯이 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)는 도메인 크로싱을 위해 사용되는 코드를 말한다. 도메인 크로싱 동작이 올바르게 이루어지는지의 여부를 알아보기 위해서는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 올바르게 카운트되고 있는지를 확인해야 하는데, 본 발명은 출력회로(320)를 통해 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 반도체장치 외부로 출력해주므로, 도메인 크로싱 회로가 제대로 동작하고 있는지를 확인할 수 있게 해준다.The output circuit 320 receives the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> from the domain crossing circuit 310 and outputs the external code to the outside of the semiconductor device. As explained in the background section, the inner code (DLLCNT <2: 0>) and the outer code (EXTCNT <2: 0>) refer to the code used for domain crossing. In order to determine whether the domain crossing operation is performed correctly, it is necessary to check whether the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> are counted correctly. By outputting the internal code (DLLCNT <2: 0>) and external code (EXTCNT <2: 0>) to the outside of the semiconductor device, it is possible to check whether the domain crossing circuit is operating properly.

내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)만을 출력해주기 위한 출력회로(320)를 따로 구성하여 반도체장치 내부에 포함시킬 수도 있지만, 기존의 데이터 출력회로를 본 발명의 출력회로(320)로 사용하는 것이 바람직하다. 예를 들어, 반도체 메모리장치 내에는 데이터를 출력하기 위한 다수의 출력드라이버들이 있는데, 이러한 출력드라이버들을 본 발명에서의 출력회로(320)로 활용할 수 있다. 이러한 경우 보통의 동작시에는 출력드라이버들을 통해 데이터가 출력되게 하고, 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 확인하기 위한 테스트시에는 출력드라이버들을 통해 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 출력되게 하면 된다.The output circuit 320 for outputting only the internal code (DLLCNT <2: 0>) and the external code (EXTCNT <2: 0>) may be separately configured and included in the semiconductor device. It is preferable to use it as the output circuit 320 of this invention. For example, there are a plurality of output drivers for outputting data in the semiconductor memory device. Such output drivers may be used as the output circuit 320 in the present invention. In this case, the data is output through the output drivers during normal operation, and internally through the output drivers during the test to check the internal code (DLLCNT <2: 0>) and the external code (EXTCNT <2: 0>). The code (DLLCNT <2: 0>) and the external code (EXTCNT <2: 0>) can be output.

도 4는 도 3의 출력회로(320)의 일실시예 구성도이다.4 is a diagram illustrating the configuration of the output circuit 320 of FIG. 3.

도 4에는 기존의 출력드라이버를 출력회로(320)로 활용하는 예를 도시하였다. 4 illustrates an example of using an existing output driver as an output circuit 320.

제1선택부(410)는 테스트모드(testmode) 신호인 제어신호(TM_CNT)에 응답해 데이터(DATA)와 외부코드(EXTCNT<0>) 중 하나를 선택해 제1출력드라이버(420)로 전달한다. 그러면 제1출력드라이버(420)는 제1선택부(410)로부터 전달받은 데이터(DATA) 또는 외부코드(EXTCNT<0>)를 칩 외부로 출력한다. 제어신호(TM_CNT)가 디스에이블된 노멀 동작시에 제1선택부(410)는 데이터(DATA)를 제1출력드라이버로 전달한다. 따라서 제1출력드라이버(420)는 종래와 동일하게 자신이 출력해야 할 데이터(DATA)를 출력한다. 그러나 제어신호(TM_CNT)가 인에이블된 활성화된 테스트 동작시에 제1선택부(410)는 외부코드(EXTCNT<0>)를 선택해 제1출력드라이버(420)로 전달한다. 그러면 제1출력드라이버(420)는 외부코드(EXTCNT<0>)를 칩 외부로 출력한다.The first selector 410 selects one of the data DATA and the external code EXTCNT <0> in response to the control signal TM_CNT, which is a test mode signal, and transmits the selected data to the first output driver 420. . Then, the first output driver 420 outputs the data DATA or the external code EXTCNT <0> received from the first selector 410 to the outside of the chip. In a normal operation in which the control signal TM_CNT is disabled, the first selector 410 transfers data DATA to the first output driver. Therefore, the first output driver 420 outputs data DATA to be output as it is conventionally. However, in the activated test operation in which the control signal TM_CNT is enabled, the first selector 410 selects the external code EXTCNT <0> and transmits the external code EXTCNT <0> to the first output driver 420. Then, the first output driver 420 outputs the external code EXTCNT <0> to the outside of the chip.

제2선택부(411)와 제2출력드라이버(421)도 제1선택부(410)와 제1출력드라이버(420)와 동일하게 동작한다. 따라서 제2출력드라이버(421)는 노멀 동작시에는 데이터(DATA)를 출력하고, 테스트 동작시에는 내부코드(DLLCNT<0>)를 출력하게 된다.The second selector 411 and the second output driver 421 also operate in the same manner as the first selector 410 and the first output driver 420. Therefore, the second output driver 421 outputs the data DATA during the normal operation and the internal code DLLCNT <0> during the test operation.

출력회로(320)는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 칩 외부로 출력하는 회로이다. 따라서 출력회로(320)는 도면에 도시된 제1선택부(410), 제1출력드라이버(420), 제2선택부(411), 제2출력드라이버(421)를 각각 3개씩 포함하여 구성된다. 즉, 출력회로(430)는 6개의 선택부와 6개의 출력드라이버를 포함하여 구성된다.The output circuit 320 is a circuit for outputting the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> to the outside of the chip. Accordingly, the output circuit 320 includes three first selector 410, a first output driver 420, a second selector 411, and three second output drivers 421 shown in the drawing. . That is, the output circuit 430 includes six selectors and six output drivers.

도 5는 도 3의 도메인 크로싱 회로(310)의 일실시예 구성도이다.FIG. 5 is a diagram illustrating an embodiment of the domain crossing circuit 310 of FIG. 3.

본 발명의 도메인 크로싱 회로(310)는 종래의 도메인 크로싱 회로(도 1)와 동일하게 구성될 수 있다. 단지, 외부코드(EXTCNT<2:0>)와 내부코드(DLLCNT<2:0>)를 출력회로(320)로 전달하기 위한 전달라인들만 추가되면 될 뿐이다.The domain crossing circuit 310 of the present invention may be configured in the same manner as the conventional domain crossing circuit (FIG. 1). Only transmission lines for transmitting the external code EXTCNT <2: 0> and the internal code DLLCNT <2: 0> to the output circuit 320 need only be added.

본 발명의 도메인 크로싱 회로(310)는 종래(도 1)와 동일하게 구성될 수도 있지만, 도 5에 도시된 바와 같이, 종래의 도메인 크로싱 회로(도 1)에 코드전달부(540)를 더 포함하여 구성될 수도 있다.Although the domain crossing circuit 310 of the present invention may be configured in the same manner as in the related art (Fig. 1), as shown in Fig. 5, the conventional domain crossing circuit (Fig. 1) further includes a code transfer unit 540. It may be configured.

코드전달부(540)는 제어신호(TM_CNT)에 응답해 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 출력회로(320)가 전달되는 것을 제어한다. 제어신호(TM_CNT)가 디스에이블된 경우, 즉 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 칩 외부로 출력할 필요가 없는 경우에는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 출력회로(320)로 전달하지 않는다. 제어신호(TM_CNT)가 인에이블된 경우, 즉 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 칩 외부로 출력할 필요가 있는 경우에는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 출력회로(320)로 전달한다.The code transfer unit 540 controls the output circuit 320 to transmit the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> in response to the control signal TM_CNT. When the control signal TM_CNT is disabled, that is, when the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> need not be output to the outside of the chip, the internal code DLLCNT <2 : 0> and the external code EXTCNT <2: 0> are not transmitted to the output circuit 320. When the control signal TM_CNT is enabled, that is, when the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> need to be output to the outside of the chip, the internal code DLLCNT <2 : 0> and the external code EXTCNT <2: 0> are transmitted to the output circuit 320.

내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)는 클럭을 카운팅하여 생성되는 코드이기 때문에, 항상 토글링(toggling)할 수밖에 없다. 따라서 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)가 출력회로로 전달되면서도 상당한 전류를 소모하게 된다. 코드전달부(540)는 내부코드(DLLCNT<2:0>)와 외부코드(EXTCNT<2:0>)를 출력회로(320)로 전달할 필요가 있는 경우에만 전달함으로써, 전류의 소모를 줄이는 역할을 한다.Since the inner code (DLLCNT <2: 0>) and the outer code (EXTCNT <2: 0>) are codes generated by counting the clocks, they always have to be toggled. Therefore, while the internal code (DLLCNT <2: 0>) and the external code (EXTCNT <2: 0>) are delivered to the output circuit, a significant amount of current is consumed. The code transfer unit 540 reduces the current consumption by transmitting only the internal code DLLCNT <2: 0> and the external code EXTCNT <2: 0> to the output circuit 320 when necessary. Do it.

도 6은 도 5의 코드전달부(540)의 상세 도면이다.6 is a detailed view of the code transfer unit 540 of FIG. 5.

도면에 도시된 바와 같이, 코드전달부(540)는, 제어신호(TM_CNT)를 입력받으며 각각 서로 다른 외부코드(EXTCNT<2:0>)를 입력받는 다수의 제1낸드게이트(601~603)와, 제어신호(TM_CNT)를 입력받으며 각각 서로 다른 내부코드(DLLCNT<2:0>)를 입력받는 다수의 제2낸드게이트(604~606)를 포함하여 구성된다.As shown in the figure, the code transfer unit 540 receives a plurality of first NAND gates 601 ˜ 603 that receive a control signal TM_CNT and receive different external codes EXTCNT <2: 0>. And a plurality of second NAND gates 604 ˜ 606 that receive control signals TM_CNT and receive different internal codes DLLCNT <2: 0>.

제어신호(TM_CNT)가 '로우'로 디스에이블되는 경우 제1, 제2낸드게이트(601~603, 604~606)는 외부코드(EXTCNT<2:0>), 내부코드(DLLCNT<2:0>)와는 상관없이 고정된 레벨의 신호만을 출력한다. 그러나 제어신호(TM_CNT)가 '하이'로 인에이블되는 경우 제1, 제2낸드게이트(601~603, 604~606)로는 외부코드(EXTCNT<2:0>) 내부코드(DLLCNT<2:0>)를 반전한 신호가 출력된다. 따라서 제1, 제2낸드게이트(601~603, 604~606) 후단의 인버터를 통해 외부코드(EXTCNT<2:0>)와 내부코드(DLLCNT<2:0>)가 출력회로(320)로 전달될 수 있다.When the control signal TM_CNT is set to 'low', the first and second NAND gates 601 to 603 and 604 to 606 have an external code EXTCNT <2: 0> and an internal code DLLCNT <2: 0. Irrespective of>), only fixed level signal is output. However, when the control signal TM_CNT is enabled as 'high', the external code EXTCNT <2: 0> and the internal code DLLCNT <2: 0 are applied to the first and second NAND gates 601 to 603 and 604 to 606, respectively. The signal inverting>) is output. Therefore, the external code EXTCNT <2: 0> and the internal code DLLCNT <2: 0> are transferred to the output circuit 320 through the inverters behind the first and second NAND gates 601 to 603 and 604 to 606. Can be delivered.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will appreciate that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 외부 리드명령을 내부 리드명령으로 변환해주는 종래의 도메인 크로싱 회로의 구성도.1 is a block diagram of a conventional domain crossing circuit for converting an external read command into an internal read command.

도 2는 도 1의 도메인 크로싱 회로의 동작을 설명하기 위한 도면.FIG. 2 is a diagram for explaining an operation of the domain crossing circuit of FIG. 1. FIG.

도 3은 본 발명에 따른 반도체장치의 구성도.3 is a block diagram of a semiconductor device according to the present invention.

도 4는 도 3의 출력회로(320)의 일실시예 구성도.4 is a diagram illustrating an embodiment of the output circuit 320 of FIG. 3.

도 5는 도 3의 도메인 크로싱 회로(310)의 일실시예 구성도.FIG. 5 is a diagram illustrating an embodiment of the domain crossing circuit 310 of FIG. 3.

도 6은 도 5의 코드전달부(540)의 상세 도면.6 is a detailed view of the code transfer unit 540 of FIG.

Claims (15)

외부클럭을 카운트해 외부코드를 생성하는 외부카운터부, 내부클럭을 카운트해 내부코드를 생성하는 내부카운터부, 상기 외부코드와 상기 내부코드를 이용해 외부신호를 내부신호로 변환하는 변환부를 포함하는 도메인 크로싱 회로; 및A domain including an external counter unit for counting an external clock to generate an external code, an internal counter unit for counting an internal clock to generate an internal code, and a conversion unit for converting an external signal into an internal signal using the external code and the internal code Crossing circuits; And 상기 외부코드와 상기 내부코드를 반도체장치 외부로 출력하기 위한 출력회로An output circuit for outputting the external code and the internal code to the outside of the semiconductor device 를 포함하는 반도체 장치.A semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 출력회로는,The output circuit, 제어신호가 인에이블된 테스트모드 시에는 상기 외부코드와 상기 내부코드를 출력하지만, 제어신호가 디스에이블된 경우에는 상기 외부코드와 상기 내부코드 이외의 데이터를 출력하는 것을 특징으로 하는 반도체 장치.And outputting the external code and the internal code when the control signal is enabled, but outputting data other than the external code and the internal code when the control signal is disabled. 제 1항에 있어서,The method of claim 1, 상기 출력회로는,The output circuit, 상기 외부코드를 출력하기 위한 다수의 제1출력드라이버와, 상기 내부코드를 출력하기 위한 다수의 제2출력드라이버를 포함하는 것을 특징으로 하는 반도체 장치.And a plurality of first output drivers for outputting the external code, and a plurality of second output drivers for outputting the internal code. 제 3항에 있어서,The method of claim 3, wherein 상기 다수의 제1출력드라이버 각각의 입력단에는 제1선택부가 구비되며, 상기 제1선택부는 제어신호에 응답하여 데이터 또는 상기 외부코드를 상기 제1출력드라이버로 전달하는 것을 특징으로 하며,An input terminal of each of the plurality of first output drivers includes a first selector, and the first selector transfers data or the external code to the first output driver in response to a control signal. 상기 다수의 제2출력드라이버 각각의 입력단에는 제2선택부가 구비되며, 상기 제2선택부는 제어신호에 응답하여 데이터 또는 상기 내부코드를 상기 제2출력드라이버로 전달하는 것을 특징으로 하는 반도체 장치.And a second selector at an input terminal of each of the plurality of second output drivers, wherein the second selector transfers data or the internal code to the second output driver in response to a control signal. 제 2항에 있어서,3. The method of claim 2, 상기 도메인 크로싱 회로는 상기 출력회로로 상기 외부코드와 상기 내부코드를 전달하기 위한 코드전달부를 더 포함하며,The domain crossing circuit further includes a code transfer unit for transferring the external code and the internal code to the output circuit, 상기 코드전달부는 제어신호에 응답하여 상기 외부코드와 상기 내부코드의 전달 여부를 결정하는 것을 특징으로 하는 반도체 장치.And the code transfer unit determines whether to transmit the external code and the internal code in response to a control signal. 제 5항에 있어서,The method of claim 5, 상기 코드전달부는,The code delivery unit, 상기 제어신호를 입력받으며 각각 서로 다른 상기 외부코드를 입력받는 다수의 제1낸드게이트; 및A plurality of first NAND gates receiving the control signal and receiving the different external codes; And 상기 제어신호를 입력받으며 각각 서로 다른 상기 내부코드를 입력받는 다수의 제2낸드게이트A plurality of second NAND gates receiving the control signal and receiving different internal codes; 를 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 내부카운터부와 상기 외부카운터부의 카운팅 개시 시점은 상기 내부클럭과 상기 외부클럭의 타이밍 차이만큼 차이나며,The starting timing of the counting of the inner counter and the outer counter is different by a timing difference between the inner clock and the outer clock. 상기 내부코드와 상기 외부코드는 반도체장치의 타이밍 파라매터 값에 따라 정해지는 초기값의 차이를 갖는 것을 특징으로 하는 반도체 장치.And the internal code and the external code have a difference between an initial value determined according to a timing parameter value of the semiconductor device. 제 7항에 있어서,The method of claim 7, wherein 상기 타이밍 파라매터는,The timing parameter is 레이턴시 정보인 것을 특징으로 하는 반도체 장치.The semiconductor device, characterized in that the latency information. 제 7항에 있어서,The method of claim 7, wherein 상기 변환부는,The conversion unit, 상기 내부코드가 상기 외부신호의 인가시점에서의 외부코드와 동일해지는 시점에 상기 내부신호를 활성화하는 것을 특징으로 하는 반도체 장치.And the internal signal is activated when the internal code becomes the same as the external code at the time of applying the external signal. 외부클럭을 카운트해 외부코드를 생성하는 외부카운터부;An external counter unit for generating an external code by counting an external clock; 내부클럭을 카운트해 내부코드를 생성하는 내부카운터부;An internal counter unit for generating an internal code by counting an internal clock; 상기 외부코드와 상기 내부코드를 이용해 외부신호를 내부신호로 변환하는 변환부; 및A converting unit converting an external signal into an internal signal using the external code and the internal code; And 제어신호에 응답하여 상기 내부코드와 상기 외부코드를 반도체장치 외부로 출력하기 위해 출력회로로 전달하는 코드전달부A code transfer unit which transmits the internal code and the external code to an output circuit for outputting the external code to the outside of the semiconductor device in response to a control signal 를 포함하는 도메인 크로싱 회로.Domain crossing circuit comprising a. 제 10항에 있어서,The method of claim 10, 상기 코드전달부는,The code delivery unit, 상기 제어신호의 인에이블시에는 상기 내부코드와 상기 외부코드를 상기 출력회로로 전달하지만, 상기 제어신호의 디스에이블시에는 상기 내부코드와 상기 외 부코드를 상기 출력회로로 전달하지 않는 것을 특징으로 하는 도메인 크로싱 회로.The internal code and the external code are transmitted to the output circuit when the control signal is enabled, but the internal code and the external code are not transmitted to the output circuit when the control signal is disabled. Domain crossing circuit. 제 10항에 있어서,The method of claim 10, 상기 코드전달부는,The code delivery unit, 상기 제어신호를 입력받으며 각각 서로 다른 상기 내부코드를 입력받는 다수의 제1낸드게이트; 및A plurality of first NAND gates receiving the control signal and receiving the different internal codes; And 상기 제어신호를 입력받으며 각각 서로 다른 상기 외부코드를 입력받는 다수의 제2낸드게이트A plurality of second NAND gates receiving the control signal and receiving the different external codes; 를 포함하는 것을 특징으로 하는 도메인 크로싱 회로.The domain crossing circuit comprising a. 제 10항에 있어서,The method of claim 10, 상기 내부카운터부와 상기 외부카운터부의 카운팅 개시 시점은 상기 내부클럭과 상기 외부클럭의 타이밍 차이만큼 차이나며,The starting timing of the counting of the inner counter and the outer counter is different by a timing difference between the inner clock and the outer clock. 상기 내부코드와 상기 외부코드는 도메인 크로싱 회로가 적용된 시스템의 타이밍 파라매터 값에 따라 정해지는 초기값의 차이를 갖는 것을 특징으로 하는 도메인 크로싱 회로.And the inner code and the outer code have a difference between an initial value determined according to a timing parameter value of a system to which a domain crossing circuit is applied. 제 13항에 있어서,The method of claim 13, 상기 타이밍 파라매터는,The timing parameter is 레이턴시 정보인 것을 특징으로 하는 도메인 크로싱 회로.Domain crossing circuit, wherein the domain information is latency information. 제 14항에 있어서,15. The method of claim 14, 상기 변환부는,The conversion unit, 상기 내부코드가 상기 외부신호의 인가시점에서의 외부코드와 동일해지는 시점에 상기 내부신호를 활성화하는 것을 특징으로 하는 도메인 크로싱 회로.And the internal signal is activated at the time when the internal code becomes the same as the external code at the time of applying the external signal.
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