KR20100014675A - Non-volatile memory and method for compensation for voltage drops along a word line - Google Patents
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Abstract
Description
본 발명은, 일반적으로 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM)와 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것이고, 보다 구체적으로는 워드 라인에 따른 변동이 적절한 비트 라인 전압에 의해 보상되는 메모리 동작에 관한 것이다.FIELD OF THE INVENTION The present invention generally relates to nonvolatile semiconductor memories such as electrically erasable programmable read only memory (EEPROM) and flash EEPROM, and more particularly to memory in which variations along word lines are compensated for by an appropriate bit line voltage. It is about operation.
고체 상태 메모리는, 특히 SFFC(small form factor card)로서 패키징된 EEPROM 및 플래시 EEPROM의 형태로 전하의 비휘발성 저장을 할 수 있으며, 최근 다양한 모바일 및 핸드헬드 디바이스들, 특히 정보 가전들 및 소비자 가전 제품들에서 저장장치로 선택되었다. 또한 고체 상태 메모리인 RAM(랜덤 액세스 메모리)와 달리, 플래시 메모리는 비휘발성이고, 전원이 꺼진 후에도 데이터가 저장되어 있다. 보다 비싼 가격에도 불구하고, 플래시 메모리는 대량 저장 응용들에서 점차적으로 이용되고 있다. 하드 드라이브들 및 플로피 디스크들과 같은 회전 자기 매체를 기반으로 하는 종래의 대량 저장장치는 모바일 및 핸드헬드 환경들에서는 부적당하다. 이것은, 디스크 드라이브들이 거대해지는 경향이 있고, 기계적으로 고장이 나기 쉽고 높은 지연 및 높은 전력이 요구되기 때문이다. 이들 바람직하지 않은 속성들은 대부분의 모바일 및 휴대용 응용들에서 디스크 기반 저장장치가 비실용적이게 한다. 한편, 내장형이고 제거 가능한 카드의 형태인 플래시 메모리가, 그 소형 크기, 저전력 소비, 고속 및 고신뢰도 특징들로 인해, 모바일 및 핸드헬드 환경에서는 이상적으로 적합하다. Solid state memory is capable of nonvolatile storage of charge, particularly in the form of EEPROMs and flash EEPROMs packaged as small form factor cards (SFFCs). Selected as a storage device in the field. Also, unlike RAM (random access memory), which is a solid state memory, flash memory is nonvolatile and data is stored even after the power is turned off. Despite the higher price, flash memory is increasingly being used in mass storage applications. Conventional mass storage based on rotating magnetic media such as hard drives and floppy disks is inadequate in mobile and handheld environments. This is because disk drives tend to be huge and are prone to mechanical failure and require high delay and high power. These undesirable attributes make disk based storage impractical in most mobile and portable applications. On the other hand, flash memory, in the form of an embedded and removable card, is ideally suited for mobile and handheld environments due to its small size, low power consumption, high speed and high reliability features.
EEPROM 및 전기적으로 프로그래밍 가능한 판독 전용 메모리(EPROM)는, 소거될 수 있고 그들 메모리 셀 내에 "프로그래밍되거나" 새로운 데이터의 기록이 가능한 비휘발성 메모리이다. 둘 모두는 전계 효과 트랜지스터 구조에서 소스와 드레인 영역들 사이의 반도체 기판의 채널 영역 위에 위치된 플로팅(접속되지 않음) 도전 게이트를 이용한다. 제어 게이트는 그 후에 플로팅 게이트 위에 제공된다. 트랜지스터의 임계 전압 특성은 플로팅 게이트 상에 유지되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상의 전하의 소정 레벨에 대해, 소스와 드레인 영역들 사이의 도전을 허용하기 위하여 트랜지스터가 턴 "온"되기 전에 제어 게이트에 인가되어야 하는 대응 전압(임계)이 있다.EEPROMs and electrically programmable read-only memories (EPROMs) are nonvolatile memories that can be erased and " programmed " in their memory cells or to write new data. Both utilize a floating (not connected) conductive gate located over the channel region of the semiconductor substrate between the source and drain regions in the field effect transistor structure. The control gate is then provided over the floating gate. The threshold voltage characteristic of the transistor is controlled by the amount of charge retained on the floating gate. That is, for a given level of charge on the floating gate, there is a corresponding voltage (threshold) that must be applied to the control gate before the transistor is turned "on" to allow for conduction between the source and drain regions.
플로팅 게이트는 어떤 범위의 전하들을 유지할 수 있고, 따라서 임계 전압 윈도우 내에서 임의의 임계 전압 레벨로 프로그래밍될 수 있다. 임계 전압 윈도우의 크기는, 디바이스의 최소 및 최대 임계 레벨들로 한정되고, 여기에서 플로팅 게이트에 프로그래밍될 수 있는 전하의 범위에 차례로 대응한다. 임계 윈도우는 일반적으로, 메모리 디바이스의 특성들, 동작 조건들 및 히스토리에 따른다. 윈도우 내의 각각의 개별적이고 분해 가능한 임계 전압 레벨 범위는 대체로, 셀의 한정된 메 모리 상태를 표시하는데 이용될 수 있다. 임계 전압이 2개의 개별 영역들로 나누어지면, 각각의 메모리 셀은 한 비트의 데이터를 저장할 수 있을 것이다. 유사하게, 임계 전압 윈도우가 2개보다 많은 개별 영역들로 나누어지면, 각각의 메모리 셀은 하나보다 많은 비트의 데이터를 저장할 수 있을 것이다. The floating gate can hold a range of charges and can therefore be programmed to any threshold voltage level within the threshold voltage window. The magnitude of the threshold voltage window is defined by the minimum and maximum threshold levels of the device, which in turn correspond to the range of charges that can be programmed to the floating gate. The threshold window generally depends on the characteristics, operating conditions and history of the memory device. Each individual and resolvable threshold voltage level range within the window can generally be used to indicate the limited memory state of the cell. If the threshold voltage is divided into two separate regions, each memory cell may store one bit of data. Similarly, if the threshold voltage window is divided into more than two separate regions, each memory cell may store more than one bit of data.
통상적인 2-상태 EEPROM 셀에서, 적어도 하나의 전류 중단점 레벨(current breakpoint level)이 확입되어 접속 윈도우를 2개의 영역들로 나누어진다. 셀이 미리 결정된 고정된 전압들을 인가함으로써 판독되면, 그 소스/드레인 전류는 중단점 레벨(또는 기준 전류 IREF)과 비교함으로써 메모리 상태로 분해된다. 전류 판독이 중단점 레벨의 판독보다 높다면, 셀은 한 논리 상태(예를 들면, "0" 상태)에 있다고 결정된다. 한편, 전류가 중단점 레벨의 전류보다 적다면, 셀은 다른 논리 상태(예를 들면, "1" 상태)에 있다고 결정된다. 따라서, 이러한 2-상태 셀은 한 비트의 디지털 정보를 저장한다. 외부적으로 프로그래밍 가능한 기준 전류원은 흔히, 중단점 레벨 전류를 생성하기 위하여 메모리 시스템의 일부로서 제공된다.In a typical two-state EEPROM cell, at least one current breakpoint level is identified to divide the connection window into two regions. When a cell is read by applying predetermined fixed voltages, its source / drain current is broken down into a memory state by comparing with the breakpoint level (or reference current I REF ). If the current read is higher than the breakpoint level read, then the cell is determined to be in one logic state (eg, a "0" state). On the other hand, if the current is less than the breakpoint level current, it is determined that the cell is in a different logic state (eg, a "1" state). Thus, these two-state cells store one bit of digital information. An externally programmable reference current source is often provided as part of the memory system to generate breakpoint level currents.
메모리 용량을 증가시키기 위하여, 플래시 EEPROM 디바이스는 반도체 기술의 단계가 진보함에 따라 더욱 높은 밀도로 제조되고 있다. 저장 용량을 증가시키기 위한 다른 방법은 각각의 메모리 셀이 2개보다 많은 상태들을 저장하게 하는 것이다.In order to increase memory capacity, flash EEPROM devices are being manufactured at higher densities as the stage of semiconductor technology advances. Another way to increase storage capacity is to have each memory cell store more than two states.
다중-상태 또는 다중 레벨 EEPROM 메모리 셀에 대해, 도전 윈도우는 하나보다 많은 중단점에 의해 2개보다 많은 영역들로 분할되어, 각각의 셀은 하나보다 많 은 비트의 데이터를 저장할 수 있다. 따라서, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각각의 셀이 저장할 수 있는 상태들의 수와 함께 증가된다. 다중-상태 또는 다중-레벨 메모리 셀을 갖는 EEPROM 또는 플래시 EEPROM는 미국 특허 제5,172,338호에 기술되어 있다. For multi-state or multi-level EEPROM memory cells, the challenge window is divided into more than two regions by more than one breakpoint, so that each cell can store more than one bit of data. Thus, the information that a given EEPROM array can store increases with the number of states each cell can store. EEPROM or flash EEPROMs with multi-state or multi-level memory cells are described in US Pat. No. 5,172,338.
메모리 셀로서 역할을 하는 트랜지스터는 통상적으로, 2개의 메커니즘들 중 하나에 의해 "프로그래밍된" 상태로 프로그래밍된다. "열전자 주입(hot electron injection)"에서, 드레인에 인가된 고전압은 기판 채널 영역 양단에 전자들을 가속화한다. 동시에, 제어 게이트에 인가된 고전압은 얇은 게이트 유전체를 통해 플로팅 게이트로 열전자를 끌어당긴다. "터널링 주입(tunneling injection)"에서, 고전압은 기판에 대한 제어 게이트에 인가된다. 이러한 방식으로, 전자들은 기판으로부터 개재한 플로팅 게이트로 당겨진다.The transistor serving as the memory cell is typically programmed to a "programmed" state by one of two mechanisms. In "hot electron injection", the high voltage applied to the drain accelerates the electrons across the substrate channel region. At the same time, the high voltage applied to the control gate attracts hot electrons through the thin gate dielectric to the floating gate. In "tunneling injection", a high voltage is applied to the control gate for the substrate. In this way, electrons are drawn from the substrate to the intervening floating gate.
메모리 디바이스는 다수의 메커니즘들에 의해 소거될 수 있다. EPROM에 대해, 메모리는 자외선에 의해 플로팅 게이트로부터 전하를 제거함으로써 대량 소거가 가능하다. EEPROM에 대해, 메모리 셀은, 얇은 산화물을 통해 기판 채널 영역으로 터널링하도록{즉, 파울러-노르드하임 터널링(Fowler-Nordheim tunneling)} 플로팅 게이트의 전자를 유도하기 위해 제어 게이트에 대해 기판으로 고전압을 인가함으로써 전기적으로 소거 가능하다. 통상적으로, EEPROM은 한 바이트씩 소거 가능하다. 플래시 EEPROM에 대해, 메모리는 한번에 모두 또는 한번에 하나 이상의 블록들을 전기적으로 소거 가능하며, 한 블록은 512 바이트 이상의 메모리로 구성될 수 있다. The memory device may be erased by a number of mechanisms. For EPROM, the memory can be bulk erased by removing the charge from the floating gate by ultraviolet light. For EEPROM, the memory cell applies a high voltage to the substrate with respect to the control gate to induce electrons in the floating gate to tunnel through the thin oxide (ie, Fowler-Nordheim tunneling). It is electrically erasable by applying. Typically, the EEPROM is erasable by one byte. For a flash EEPROM, the memory can electrically erase one or more blocks all at once or at one time, and one block may consist of more than 512 bytes of memory.
메모리 디바이스는 통상적으로, 카드상에 장착될 수 있는 하나 이상의 메모리 칩들을 포함할 수 있다. 각각의 메모리 칩은 디코더들, 소거, 기록 및 판독 회로들과 같은 주변 회로들에 의해 지원되는 메모리 셀의 어레이를 포함한다. 더욱 정교한 메모리 디바이스는 지적이고 보다 높은 수준의 메모리 동작과 인터페이싱을 수행하는 외부 메모리 제어기와 함께 동작한다.The memory device typically can include one or more memory chips that can be mounted on a card. Each memory chip includes an array of memory cells supported by peripheral circuits such as decoders, erase, write and read circuits. More sophisticated memory devices work with external memory controllers that perform intelligent and higher levels of memory operation and interfacing.
현재 이용되고 있는 상업적으로 흥행한 많은 비휘발성 고체 상태 메모리 디바이스들이 있다. 이들 메모리 디바이스는 플래시 EEPROM이 될 수 있거나, 다른 형태의 비휘발성 메모리 셀을 이용할 수 있다. 플래시 메모리 및 시스템들과 이들의 제조 방법들의 예들은 미국 특허 번호들 제5,070,032호, 제5,095,344호, 제5,315,541호, 제5,343,063호 및 제5,661,053호, 제5,313,421호 및 제6,222,762호에 기재되어 있다. 특히, NAND 스트링 구조들을 갖는 플래시 메모리디바이스는 미국 특허 번호들 제5,570,315호, 제5,903,495호, 제6,046,935호에 기재되어 있다. 또한, 비휘발성 메모리 디바이스들도, 전하를 저장하기 위한 유전체층을 갖는 메모리 셀들로부터 제조된다. 이전에 기술된 도전성 플로팅 게이트 소자들 대신에, 유전체층이 이용된다. 유전체 저장 소자를 이용하는 이러한 메모리 디바이스는: 2000년 11월 IEEE 전자 디바이스 레터들 21권 제 11호 543 내지 545쪽에서 Eitan 등에 의한 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell"에 기재되어 있다. ONO 유전체층은 소스와 드레인 확산들 사이의 채널 양단으로 확장한다. 한 데이터 비트에 대한 전하는 드레인에 인접한 유전체층에 배치되고, 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체층에 배치된다. 예를 들면, 미국 특허 번 호들 제5,768,192호 및 제6,011,725호는 2개의 실리콘 이산화물층들 사이에 끼워진 트랩핑 유전체(trapping dielectric)를 갖는 비휘발성 메모리 셀을 개시한다. 다중-상태 데이터 저장장치는 유전체 내의 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 개별적으로 판독함으로써 구현된다. There are many commercially available nonvolatile solid state memory devices currently in use. These memory devices may be flash EEPROM or may use other forms of nonvolatile memory cells. Examples of flash memories and systems and their fabrication methods are described in US Pat. Nos. 5,070,032, 5,095,344, 5,315,541, 5,343,063 and 5,661,053, 5,313,421 and 6,222,762. In particular, flash memory devices having NAND string structures are described in US Pat. Nos. 5,570,315, 5,903,495, 6,046,935. In addition, nonvolatile memory devices are also fabricated from memory cells having a dielectric layer for storing charge. Instead of the conductive floating gate elements described previously, a dielectric layer is used. Such a memory device using a dielectric storage element is described in "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" by Eitan et al., November 2000, IEEE Electronic Device Letters 21, pp. 543-545. . The ONO dielectric layer extends across the channel between the source and drain diffusions. Charges for one data bit are disposed in the dielectric layer adjacent to the drain and charges for the other data bits are disposed in the dielectric layer adjacent to the source. For example, US Pat. Nos. 5,768,192 and 6,011,725 disclose nonvolatile memory cells having a trapping dielectric sandwiched between two silicon dioxide layers. Multi-state data storage is implemented by individually reading the binary states of spatially separated charge storage regions within the dielectric.
판독 및 프로그램 성능을 개선시키기 위하여, 어레이 내의 다수의 전하 저장 소자들 또는 메모리 트랜지스터들이 병렬로 판독되거나 프로그래밍된다. 따라서, 한 "페이지(page)"의 메모리 소자들이 함께 판독되거나 프로그래밍된다. 기존의 메모리 아키텍처들에서, 로우(row)는 통상적으로 여러 개의 인터리브된 페이지들을 포함하거나 하나의 페이지를 구성할 수 있다. 한 페이지의 모든 메모리 소자들은 함께 판독되거나 프로그래밍될 것이다. In order to improve read and program performance, multiple charge storage elements or memory transistors in an array are read or programmed in parallel. Thus, one "page" of memory elements are read or programmed together. In existing memory architectures, a row typically includes several interleaved pages or may constitute one page. All memory elements on a page will be read or programmed together.
통상적인 메모리 아키텍처에 있어서, 메모리 소자들의 로우는 공동의 워드 라인을 공유한다. 그러나, 메모리 소자들의 더 많은 감손(further shrinkage)과 메모리 칩의 더 높은 집적화로 인해, 와이어들은 더욱 얇아지고 더욱 저항력이 있다. 이것은 워드 라인에서 발견되는 것과 같은 와이어 RC 지연이 크게 증가하도록 한다. 예를 들면, 이것은 로우 디코더에 가까운 메모리 소자들과 로우 디코더로부터 떨어진 메모리 소자들 사이의 프로그래밍된 임계(VT) 값들에서 0.4V 차가 유발되는 것으로 알려졌다. 페이지의 프로그래밍 동안, 부가의 프로그래밍 펄스들은 차들을 처리하도록 요구될 수 있고, 따라서 성능이 저하된다. In a typical memory architecture, rows of memory elements share a common word line. However, due to the more shrinkage of the memory elements and the higher integration of the memory chips, the wires are thinner and more resistant. This causes a significant increase in wire RC delay, such as that found on word lines. For example, this is known to cause a 0.4V difference in programmed threshold (VT) values between memory elements close to the row decoder and memory elements away from the row decoder. During the programming of the page, additional programming pulses may be required to handle the differences, thus degrading performance.
따라서, 고용량 및 고효율의 비휘발성 메모리에 대한 일반적인 필요성이 존재한다. 특히, 큰 블록들에서 고성능으로 메모리 동작들을 행할 수 있는 고용량 비 휘발성 메모리를 가질 필요성이 있다.Thus, there is a general need for high capacity and high efficiency nonvolatile memory. In particular, there is a need to have a high capacity non-volatile memory that can perform memory operations at high performance in large blocks.
본 발명의 일반적인 양태에 따라, 메모리 평면 양단에 걸치는 워드 라인에 따른 시상수들의 변동으로 인한 프로그래밍 효력의 변동은 프로그래밍 속도들을 수정하도록 평면 양단의 비트 라인 전압들을 조정함으로써 보상된다. 이러한 방식으로, 프로그래밍 효력의 변동들은 워드 라인에 결합된 메모리 셀의 그룹의 프로그래밍 동안에 실질적으로 감소된다. According to a general aspect of the present invention, variations in programming effectiveness due to variations in time constants along word lines across the memory plane are compensated by adjusting the bit line voltages across the plane to modify the programming speeds. In this way, variations in programming effectiveness are substantially reduced during programming of a group of memory cells coupled to a word line.
이것은 메모리 셀의 그룹을 프로그래밍하는데 요구되는 프로그래밍 펄스들의 수를 감소시킬 것이고, 그에 의해 성능을 개선할 것이다.This will reduce the number of programming pulses required to program a group of memory cells, thereby improving performance.
하나의 실시예에서, 프로그래밍 동안에, 워드 라인 전압원에 더 가까운 메모리 평면의 제 1 절반에 있는 비트 라인들은 제 1 전압으로 설정되고, 워드 라인 전압원로부터 더 먼 메모리 평면의 제 2 절반에 있는 비트 라인들은 제 2 전압으로 설정된다. 특히, 제 1 전압은 2개의 절반들 사이의 프로그래밍 효력의 변동이 실질적으로 최소화되도록 제 2 전압보다 크다. In one embodiment, during programming, the bit lines in the first half of the memory plane closer to the word line voltage source are set to the first voltage and the bit lines in the second half of the memory plane farther from the word line voltage source. It is set to the second voltage. In particular, the first voltage is greater than the second voltage such that variations in programming effectiveness between the two halves are substantially minimized.
본 발명의 다른 실시예에 따라, 상이한 비트 라인 전압들은 각각의 비트 라인 전압 시프터들에 의해 구동된다. 예를 들면, 메모리 평면의 제 1 절반에 있는 비트 라인들은 제 1 전압 시프터에 의해 제 1 전압으로 구동되도록 결합되고, 메모리 평면의 제 2 절반에 있는 비트 라인들은 제 2 전압 시프터에 의해 제 2 전압으로 구동되도록 결합된다. According to another embodiment of the present invention, different bit line voltages are driven by respective bit line voltage shifters. For example, bit lines in the first half of the memory plane are coupled to be driven to the first voltage by a first voltage shifter, and bit lines in the second half of the memory plane are coupled to the second voltage by the second voltage shifter. Coupled to drive.
일반적으로, 로우 디코더와 같은 워드 라인 전압원로부터의 거리에 기초하여 2개보다 많은 비트 라인 전압들이 구현될 수 있다. In general, more than two bit line voltages may be implemented based on distance from a word line voltage source, such as a row decoder.
본 발명의 부가의 특징들 및 이점들은 첨부된 도면들과 함께 기술된 바람직한 실시예들로부터 이해될 것이다.Additional features and advantages of the invention will be understood from the preferred embodiments described in conjunction with the accompanying drawings.
도 1은, 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개략적으로 도시한 도면.1 schematically illustrates the functional blocks of a nonvolatile memory chip in which the present invention may be implemented.
도 2는 비휘발성 메모리 셀을 개략적으로 도시한 도면.2 schematically illustrates a nonvolatile memory cell.
도 3은, 플로팅 게이트가 임의의 한 시간에 선택적으로 저장되고 있을 수 있는 4개의 상이한 전하들 Q1 내지 Q4에 대한 제어 게이트 전압 VCG와 소스-드레인 전류 ID 사이의 관계를 도시한 도면.FIG. 3 shows the relationship between the control gate voltage V CG and the source-drain current I D for the four different charges Q1 to Q4, in which the floating gate may be selectively stored at any one time.
도 4는, 메모리 셀의 NOR 어레이의 예를 도시한 도면.4 shows an example of an NOR array of memory cells.
도 5a는, NAND 스트링으로 구성된 메모리 셀의 스트링을 개략적으로 도시한 도면.5A schematically illustrates a string of memory cells consisting of a NAND string.
도 5b는, 도 5a에 도시된 바와 같은 NAND 스트링들(50)로부터 구성된 메모리 셀의 NAND 어레이(200)의 예를 도시한 도면.FIG. 5B shows an example of a
도 6은, 선택된 워드 라인에 인가되는 계단형 파형의 형태로 일련의 프로그래밍 전압 펄스들을 도시한 도면.6 illustrates a series of programming voltage pulses in the form of a stepped waveform applied to a selected word line.
도 7a는, 복수의 메모리 셀에 결합된 워드 라인을 도시한 도면.7A illustrates a word line coupled to a plurality of memory cells.
도 7b는, 액세스 노드에 대한 워드 라인의 소정의 세그먼트의 저항 및 용량 의 곱을 도시한 도면.7B shows the product of the resistance and capacitance of a given segment of a word line for an access node.
도 7c는, 액세스 노드로부터 다양한 위치들에서 프로그래밍 펄스의 응답을 도시한 도면.7C shows the response of a programming pulse at various locations from an access node.
도 7d는, 프로그래밍 동안 워드 라인에 따른 RC 변동들을 보상하기 위한 본 발명의 일반적인 방식을 도시한 도면.FIG. 7D illustrates a general scheme of the present invention for compensating for RC variations along a word line during programming. FIG.
도 8a는, 복수의 메모리 셀에 결합된 워드 라인을 도시한 도면.8A shows a word line coupled to a plurality of memory cells.
도 8b는, 프로그래밍 동안 워드 라인에 따른 RC 변동들을 보상하기 위한 본 발명의 일반적인 방식을 도시한 도면.FIG. 8B illustrates a general scheme of the present invention for compensating for RC variations along a word line during programming. FIG.
도 8c는, 바람직한 실시예에 따라 비트 라인 전압이 각각의 메모리 셀의 거리의 함수로서 로우 디코더로부터 나오는 것을 도시한 도면.8C shows the bit line voltage coming from the row decoder as a function of the distance of each memory cell in accordance with a preferred embodiment.
도 8d는, 다른 바람직한 실시예에 따라 비트 라인 전압이 각각의 메모리 셀의 거리의 함수로서 로우 디코더로부터 나오는 것을 도시한 도면.8D illustrates bit line voltage coming from the row decoder as a function of the distance of each memory cell in accordance with another preferred embodiment.
도 9는, 도 8c의 비트 라인 전압 프로파일에 따른 메모리 평면에서 비트 라인 전압들을 인가하는 한 실시예를 도시한 도면.9 illustrates one embodiment of applying bit line voltages in a memory plane according to the bit line voltage profile of FIG. 8C.
도 10은, 비트 라인 전압을 더욱 상세하게 설정하기 위한 바람직한 센스 모듈을 도시한 도면.10 shows a preferred sense module for setting the bit line voltage in more detail.
도 11은, 도 9 및 도 10에 도시된 VBL 시프터의 한 실시예를 도시한 도면. FIG. 11 shows an embodiment of the VBL shifter shown in FIGS. 9 and 10.
도 12는, 본 발명의 일반적인 기술에 따라, 워드 라인에 따라 비트 라인을 보상하는 프로그래밍을 도시한 흐름도.12 is a flow diagram illustrating programming to compensate for a bit line according to a word line, in accordance with the general technique of the present invention.
메모리 시스템Memory system
도 1 내지 도 5는 본 발명의 다양한 양태들이 구현될 수 있는 예시적 메모리 시스템들을 도시한다.1-5 illustrate example memory systems in which various aspects of the present invention may be implemented.
도 6 내지 도 12는 본 발명의 워드 라인 보상 기술들 및 디바이스의 실시예들을 도시한다.6-12 show embodiments of the word line compensation techniques and device of the present invention.
도 1은, 본 발명이 구현될 수 있는 비휘발성 메모리 칩의 기능 블록들을 개략적으로 도시한다. 메모리 칩(100)은 메모리 셀들(200)의 2차원 어레이, 제어 회로(210), 및 디코더들, 판독/기록 회로들 및 멀티플렉서들과 같은 주변 회로들을 포함한다.1 schematically shows the functional blocks of a nonvolatile memory chip in which the present invention may be implemented.
메모리 어레이(200)는 로우 디코더들(230)(230A, 230B로 나누어짐)을 통해 워드 라인들에 의해, 그리고 컬럼 디코더들(260)(260A, 260B로 나누어짐)을 통해 비트 라인들에 의해 어드레스 가능하다(또한, 도 4 및 도 5 참조). 판독/기록 회로들(270)(270A, 270B로 나누어짐)은 한 페이지의 메모리 셀들이 병렬로 판독되거나 프로그래밍되도록 허용한다. 데이터 I/O 버스(231)는 판독/기록 회로들(270)에 결합된다.
바람직한 실시예에서, 한 페이지는 동일한 워드 라인을 공유하는 메모리 셀의 연속적인 로우로부터 구성된다. 메모리 셀의 로우가 다수의 페이지들로 분할되는 다른 실시예에서, 블록 멀티플렉서들(250)(250A 및 250B로 나누어짐)은 판독/기록 회로들(270)을 개별 페이지들로 멀티플렉싱하도록 제공된다. 예를 들면, 각각이 메모리 셀의 홀수 및 짝수 컬럼들에 의해 형성되는 2개의 페이지들은 판독/기록 회 로들로 멀티플렉싱된다. In a preferred embodiment, one page consists of successive rows of memory cells sharing the same word line. In another embodiment where a row of memory cells is divided into multiple pages, block multiplexers 250 (divided into 250A and 250B) are provided to multiplex read / write circuits 270 into individual pages. For example, two pages, each formed by odd and even columns of a memory cell, are multiplexed into read / write circuits.
도 1은, 다양한 주변 회로들에 의한 메모리 어레이(200)에 대한 액세스가 어레이의 반대면들에서 대칭 방식으로 구현되어, 각각의 면상의 액세스 라인들 및 회로의 밀도들이 절반으로 감소되는 바람직한 실시예를 도시한다. 따라서, 로우 디코더는 로우 디코더들(230A 및 230B)로 나누어지고, 컬럼 디코더는 컬럼 디코더들(260A 및 260B)로 나누어진다. 메모리 셀의 로우가 다수의 페이지들로 분할되는 실시예에서, 페이지 멀티플렉서(250)는 페이지 멀티플렉서들(250A 및 250B)로 나누어진다. 유사하게, 판독/기록 회로들(270)은 하부로부터의 비트 라인들에 접속하는 판독/기록 회로들(270A)과, 어레이(200)의 상부로부터의 비트 라인들에 접속하는 판독/기록 회로들(270B)로 나누어진다. 이러한 방식으로, 판독/기록 모듈들의 밀도와, 이에 따른 센스 모듈들(380)의 밀도는 본질적으로 1/2만큼 감소된다. 1 illustrates a preferred embodiment in which access to the
제어 회로(110)는 메모리 어레이(200)에 대한 메모리 동작들을 수행하기 위해 판독/기록 회로들(270)과 협력하는 온-칩 제어기이다. 제어 회로(110)는 통상적으로, 상태 머신(112), 및 온-칩 어드레스 디코더와 전력 제어 모듈(명시적으로 도시되지 않음)과 같은 다른 회로들을 포함한다. 상태 머신(112)은 메모리 동작들의 칩 레벨 제어를 제공한다. 제어 회로는 외부 메모리 제어기를 통해 호스트와 통신한다. Control circuit 110 is an on-chip controller that cooperates with read / write circuits 270 to perform memory operations on
메모리 어레이(200)는 통상적으로, 로우들 및 컬럼들로 배열된 메모리 셀의 2차원 어레이로서 구성되고 워드 라인들 및 비트 라인들에 의해 어드레스 가능하다. 어레이는 NOR 형 또는 NAND형 아키텍처에 따라 형성될 수 있다.
도 2는 비휘발성 메모리 셀을 개략적으로 도시한다. 메모리 셀(10)은, 플로팅 게이트 또는 유전체층과 같은 전하 저장 유닛(20)을 갖는 전계 효과 트랜지스터에 의해 구현될 수 있다. 메모리 셀(10)은 또한, 소스(14), 드레인(16) 및 제어 게이트(30)를 포함한다. 2 schematically illustrates a nonvolatile memory cell. The
오늘날 이용되고 있는 상업적으로 흥행한 많은 비휘발성 고체 상태 메모리 디바이스들이 있다. 이들 메모리 디바이스는 상이한 형태들의 메모리 셀을 이용할 수 있으며, 각각의 형태는 하나 이상의 전하 저장 소자를 갖는다. There are many commercially available nonvolatile solid state memory devices in use today. These memory devices may use different types of memory cells, each type having one or more charge storage elements.
통상적인 비휘발성 메모리 셀들은 EEPROM 및 플래시 EEPROM을 포함한다. EEPROM 셀들 및 이들을 제조하는 방법들의 예들은 미국 특허 번호 제5,595,924호에 기재되어 있다. 플래시 EEPROM 셀들, 메모리 시스템들에서의 이들의 이용들 및 이들을 제조하는 방법들의 예들은 미국 특허 번호들, 제5,070,032호, 제5,095,344호, 제5,315,541호, 제5,343,063호, 제5,661,053호, 제5,313,421호 및 제6,222,762호에 기재되어 있다. 특히, NAND 셀 구조들을 갖는 메모리 디바이스들의 예들은 미국 특허 번호들, 제5,570,315호, 제5,903,495호, 제6,046,935호에 기재되어 있다. 또한, 유전체 저장 소자를 이용한 메모리 디바이스들의 예들은 2000년 11월 IEEE 전자 디바이스 레터들 21권 제 11호 543 내지 545쪽에서 Eitan 등에 의한 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell"과 미국 특허 번호들, 제5,768,192호 및 제6,011,725호에 기재되어 있다. Typical nonvolatile memory cells include EEPROM and flash EEPROM. Examples of EEPROM cells and methods of making them are described in US Pat. No. 5,595,924. Examples of flash EEPROM cells, their uses in memory systems and methods of manufacturing them are described in US Pat. Nos. 5,070,032, 5,095,344, 5,315,541, 5,343,063, 5,661,053, 5,313,421 and 6,222,762. In particular, examples of memory devices having NAND cell structures are described in US Pat. Nos. 5,570,315, 5,903,495, 6,046,935. Also, examples of memory devices using dielectric storage devices are described by Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," in the November 2000 IEEE Electronic Device Letters 21, pages 543 to 545. Patent Nos. 5,768,192 and 6,011,725.
실제로, 셀의 메모리 상태는 일반적으로, 기준 전압이 제어 게이트에 인가될 때 셀의 소스 및 드레인 전극들 양단의 도전 전류를 감지함으로써 판독된다. 따라 서, 셀의 플로팅 게이트 상의 각각의 소정의 전하에 대해, 고정된 기준 제어 게이트 전압에 대한 대응 도전 전류가 검출될 수 있다. 유사하게, 플로팅 게이트 상으로 프로그래밍 가능한 전하의 범위는 대응 임계 전압 윈도우 또는 대응 도전 전류 윈도우를 규정한다. In practice, the memory state of a cell is generally read by sensing the conduction current across the cell's source and drain electrodes when a reference voltage is applied to the control gate. Thus, for each predetermined charge on the floating gate of the cell, the corresponding conduction current for a fixed reference control gate voltage can be detected. Similarly, the range of charges programmable onto the floating gate defines a corresponding threshold voltage window or corresponding conductive current window.
대안적으로, 분할된 전류 윈도우 중에서 도전 전류를 검출하는 대신에, 제어 게이트에서 테스트 하에 소정의 메모리 상태에 대한 임계 전압을 설정하고 도전 전류가 임계 전류보다 낮거나 높은 경우를 검출하는 것이 가능하다. 하나의 실시예에서, 임계 전류에 대한 도전 전류의 검출은 도전 전류가 비트 라인의 용량을 통해 방전하고 있는 속도를 조사함으로써 달성된다. Alternatively, instead of detecting the conduction current among the divided current windows, it is possible to set a threshold voltage for a given memory state under test at the control gate and to detect when the conduction current is lower or higher than the threshold current. In one embodiment, detection of the conduction current with respect to the threshold current is achieved by examining the rate at which the conduction current is discharging through the capacity of the bit line.
도 3은, 플로팅 게이트가 임의의 시간에 선택적으로 저장될 수 있는 4개의 서로 상이한 전하들 Q1 내지 Q4에 대한 제어 게이트 전압 VCG와 소스-드레인 전류 ID 사이의 관계를 도시한다. 4개의 고체 ID 대 VCG 곡선들은, 메모리 셀의 플로팅 게이트 상에서 프로그래밍될 수 있는 4개의 가능한 전하 레벨들을 표현하며 각각 4개의 가능한 메모리 상태들에 대응한다. 예를 들면, 셀의 개체수(population)의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위가 될 수 있다. 소거된 하나와 6개의 프로그래밍된 상태들을 각각 표현하는 7개의 가능한 메모리 상태들, "Gr", "A", "B", "C", "D", "E", "F"는 임계 윈도우를 각각 0.5V의 간격으로 5개의 영역들로 분할함으로써 분리될 수 있다. 예를 들면, 2㎂의 기준 전류, IREF가 도시된 바와 같이 이용되면, Q1로 프로그래밍된 셀은 그 곡선이 VCG = 0.5 V 및 1.0V에 의해 분리된 임 계 윈도우의 영역에서 IREF와 교차하기 때문에 메모리 상태 "A"에 있는 것으로 고려될 수 있다. 유사하게, Q4는 메모리 상태 "E"에 있다. 3 shows the relationship between the control gate voltage V CG and the source-drain current I D for the four different charges Q1 to Q4 in which the floating gate can be selectively stored at any time. Four solid I D versus V CG curves, represent four possible charge levels that can be programmed on a floating gate of the memory cell, respectively corresponding to four possible memory states. For example, the threshold voltage window of a population of cells can range from 0.5V to 3.5V. Seven possible memory states, "Gr", "A", "B", "C", "D", "E", and "F", representing the erased one and six programmed states respectively Can be separated by dividing into 5 regions at intervals of 0.5V each. For example, when using as a reference current, I REF of 2㎂ shown, the cell programmed with Q1 is in the region of the window system being that the curve is separated by V CG = 0.5 V and 1.0V, and I REF It can be considered to be in memory state "A" because it intersects. Similarly, Q4 is in memory state "E".
상술된 기재로부터 알 수 있는 바와 같이, 메모리 셀이 저장하게 되는 상태들이 많을수록, 그 임계 윈도우는 더욱 미세하게 나누어진다. 이것은 요구된 분해를 달성할 수 있기 위하여 프로그래밍 및 판독 동작들에서 더욱 높은 정밀도를 요구할 것이다. As can be seen from the above description, the more states the memory cell is to store, the finer the threshold window is divided. This will require higher precision in programming and read operations in order to be able to achieve the required resolution.
도 4는 메모리 셀의 NOR 어레이의 예를 도시한다. 메모리 어레이(200)에서, 메모리 셀의 각각의 로우는 소스들(14) 및 드레인들(16)에 의해 데이지 체인 방식으로 접속된다. 이 설계는 때로는 가상 접지 설계라고도 칭해진다. 로우의 셀들(10)은 워드 라인(42)과 같은 워드 라인에 접속된 제어 게이트들(30)을 갖는다. 컬럼의 셀들은 비트 라인들(34 및 36)과 같은 선택된 비트 라인들에 각각 접속된 소스들 및 드레인들을 갖는다. 4 shows an example of an NOR array of memory cells. In the
도 5a는 NAND 스트링으로 구성된 메모리 셀의 스트링을 개략적으로 도시한다.NAND 스트링(50)은 소스들 및 드레인들에 의해 데이지 체인으로 된 일련의 메모리 트랜지스터들 Ml, M2,... Mn (예를 들면, n = 4, 8, 16 이상)으로 구성된다. 선택 트랜지스터들의 쌍(Sl, S2)은 NAND 스트링들의 소스 단자(54) 및 드레인 단자(56)를 각각 통해 외부에 대한 메모리 트랜지스터들의 체인 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온되면, 소스 단자는 소스 라인에 결합된다(도 5B 참조). 유사하게, 드레인 선택 트랜지스터(S2)가 턴 온되면, NAND 스트링의 드레인 단자는 메모리 어레이의 비트 라인에 결합된다. 체인의 각각의 메모리 트랜지스터(10)는 메모리 셀로서 동작한다. 그것은 의도된 메모리 상태를 표현하기 위해 소정량의 전하를 저장하기 위한 전자 저장 소자(20)를 갖는다. 각각의 메모리 트랜지스터의 제어 게이트(30)는 판독 및 기록 동작을 제어한다. 도 5b에서 알게 되는 바와 같이, NAND 스트링의 로우의 대응 메모리 트랜지스터들의 제어 게이트들(30)은 동일한 워드 라인에 모두 접속된다. 유사하게, 선택 트랜지스터들(S1, S2)의 각각의 제어 게이트(32)는 소스 단자(54) 및 드레인 단자(56) 각각을 통해 NAND 스트링에 대한 제어 액세스를 제공한다. 마찬가지로, NAND 스트링의 로우의 대응 선택 트랜지스터들의 제어 게이트들(32)은 동일한 선택 라인에 모두 접속된다. Figure 5a schematically illustrates a string of memory cells consisting of a NAND string.
NAND 스트링 내의 어드레스된 메모리 트랜지스터(10)가 판독되거나 프로그래밍 동안 검증되면, 제어 게이트(30)에는 적당한 전압이 공급된다. 동시에, NAND 스트링(50)에서 어드레스되지 않은 메모리 트랜지스터들의 나머지는 제어 게이트들 상에 충분한 전압의 인가에 의해 완전히 턴 온된다. 이러한 방식으로, 도전 경로는 개별 메모리 트랜지스터의 소스로부터 NAND 스트링의 소스 단자(54)로 생성되는 것이 효과적이고, 셀의 드레인 단자(56)에 대한 개별 메모리 트랜지스터의 드레인에 대해서도 마찬가지이다. 이러한 NAND 스트링 구조들을 갖는 메모리 디바이스는 미국 특허 번호들, 제5,570,315호, 제5,903,495호, 제6,046,935호에 기재되어 있다. When the addressed
도 5b는 도 5a에 도시된 바와 같은 NAND 스트링들(50)로부터 구성된 메모리 셀의 NAND 어레이(200)의 예를 도시한다. NAND 스트링들의 각각의 컬럼을 따라, 비 트 라인(36)과 같은 비트 라인이 각각의 NAND 스트링의 드레인 단자(56)에 결합된다. NAND 스트링들의 각각의 뱅크를 따라, 소스 라인(34)과 같은 소스 라인이 각각의 NAND 스트링의 소스 단자들(54)에 결합된다. 또한, NAND 스트링들의 뱅크에 있는 메모리 셀의 로우에 따른 제어 게이트들은 워드 라인(42)과 같은 워드 라인에 접속된다. NAND 스트링들의 뱅크에 있는 선택 트랜지스터들의 로우에 따른 제어 게이트들은 선택 라인(44)과 같은 선택 라인에 접속된다. NAND 스트링들의 뱅크에 있는 메모리 셀의 전체 로우는 NAND 스트링들의 뱅크의 워드 라인들 및 선택 라인들 상의 적당한 전압들에 의해 어드레스될 수 있다. NAND 스트링 내의 메모리 트랜지스터가 판독되고 있을 때, 스트링의 나머지 메모리 트랜지스터들은 연관된 워드 라인들을 통해 거의 턴 온되기 어려워서, 스트링을 통해 흐르는 전류는 본질적으로 판독되고 있는 셀에 저장된 전하의 레벨에 의존한다. FIG. 5B shows an example of a
메모리 동작 동안 워드 라인에 따른 변동에 대한 보상Compensation for variations due to word lines during memory operation
통상적인 메모리 아키텍처에서, 한 로우의 메모리 소자들은 공동 워드 라인을 공유한다. 예를 들면, 한 로우의 메모리 셀들 각각은 워드 라인에 접속된 제어 게이트를 갖는다. 그러나, 메모리 소자들의 더 많은 손감(shrinkage) 및 메모리 칩의 더 높은 집적화로 인해, 와이어들은 더욱 얇아지고 더욱 저항적이게 된다. 이것은 워드 라인에서 발견되는 것과 같은 와이어 RC 지연이 상당히 증가되게 한다. 예를 들면, 이것은, 로우 디코더에 가까운 메모리 소자들과 로우 디코더로부터 먼 메모리 소자들 사이의 프로그래밍된 임계(VT) 값들의 0.4V 차를 유발하는 것을 알게 되었다. 페이지의 프로그래밍 동안, 부가의 프로그래밍 펄스들은 차들을 어드레스 하도록 요구될 수 있고, 그에 의해 성능이 저하된다. In a typical memory architecture, one row of memory elements share a common word line. For example, each row of memory cells has a control gate connected to a word line. However, due to the more shrinkage of memory elements and the higher integration of memory chips, the wires become thinner and more resistant. This causes the wire RC delay such as found on the word line to be significantly increased. For example, it has been found that this causes a 0.4V difference in programmed threshold (VT) values between memory elements close to the row decoder and memory elements far from the row decoder. During programming of the page, additional programming pulses may be required to address the differences, thereby degrading performance.
하나의 가능한 해법은 워드 라인들에 대해 덜 저항적인 재료들을 이용함으로써 메모리 칩을 제조하는 공정을 개선하는 것이다. 그러나, 공정 변경들은 구현하기가 어렵고, 실행 가능한 경우에도, 결국에는 한계에 도달할 것이다. One possible solution is to improve the process of manufacturing a memory chip by using materials that are less resistant to word lines. However, process changes are difficult to implement and, if practicable, will eventually reach their limits.
본 발명의 하나의 양태에 따라, 메모리 평면 양단에 걸치는 워드 라인에 따른 시상수들의 변동으로 인한 프로그래밍 효력의 변동은 프로그래밍 속도들을 수정하도록 평면 양단의 비트 라인 전압들을 조정함으로써 보상된다. 이러한 방식으로, 프로그래밍 효력의 변동들은 워드 라인에 결합된 메모리 셀의 그룹의 프로그래밍 동안에 실질적으로 감소된다. According to one aspect of the present invention, variations in programming effectiveness due to variations in time constants along word lines across the memory plane are compensated by adjusting the bit line voltages across the plane to modify the programming speeds. In this way, variations in programming effectiveness are substantially reduced during programming of a group of memory cells coupled to a word line.
도 6은 선택된 워드 라인에 인가되는 계단형 파형의 형태로 일련의 프로그래밍 전압 펄스들을 도시한다. 셀이 소정의 상태로 프로그래밍되면, 연속적인 프로그래밍 전압 펄스들이 요구되고, 매 시간마다 플로팅 게이트에 증가하는 전하들을 부가하도록 시도한다. 프로그래밍 펄스들 사이에서, 셀은 중단점 레벨에 대한 소스-드레인 전류를 결정하기 위해 다시 판독되거나 검증된다. 원하는 상태에 도달하기 위해 검증되었을 때 셀에 대한 프로그래밍이 중단한다. 이용된 프로그래밍 펄스 트레인은 메모리 셀의 전하 저장 유닛으로 프로그래밍된 축적 전자들을 없애기 위하여 증가하는 주기 또는 진폭을 가질 수 있다. 프로그래밍 회로들은 일반적으로 선택된 워드 라인에 일련의 프로그래밍 펄스들을 인가한다. 이러한 방식으로, 그 제어 게이트들이 워드 라인에 접속되는 한 페이지의 메모리 셀들은 함께 프로그래밍될 수 있다. 그 페이지의 한 메모리 셀이 타겟 상태로 프로그래밍될 때마다, 프로 그램 금지되지만, 다른 셀들은 그 페이지의 모든 셀들이 프로그램 검증될 때까지 계속 프로그래밍된다. 6 shows a series of programming voltage pulses in the form of a stepped waveform applied to a selected word line. When the cell is programmed to a predetermined state, successive programming voltage pulses are required and attempt to add increasing charges to the floating gate every hour. Between programming pulses, the cell is read back or verified to determine the source-drain current for the breakpoint level. Programming for the cell stops when it is verified to reach the desired state. The programming pulse train used may have an increasing period or amplitude to eliminate accumulated electrons programmed into the charge storage unit of the memory cell. Programming circuits generally apply a series of programming pulses to a selected word line. In this way, a page of memory cells whose control gates are connected to a word line can be programmed together. Each time one memory cell of the page is programmed to the target state, the program is inhibited, but the other cells continue to be programmed until all the cells of the page are program verified.
도 7a 내지 도 7d는 본 발명의 일반적 실시예에 따라, 워드 라인에 따른 다양한 동작 전압들의 변동들을 개략적으로 도시한다. 7A-7D schematically illustrate variations in various operating voltages along a word line, in accordance with a general embodiment of the present invention.
도 7a는 복수의 메모리 셀에 결합된 메모리 라인을 도시한다. 메모리 아키텍처의 형태에 의존하여, 각각의 메모리 셀(10)은 도 4에 도시된 것과 같은 NOR 셀로부터 또는 도 5a에 도시된 것과 같은 NAND 스트링(50)으로부터 나올 수 있다. 하나의 실시예에서, 워드 라인 WL(42)은 워드 라인 디코더(230)에 결합된 단부에서 액세스 노드(46)로부터 액세스 가능하다. 메모리 동작 동안에, 동작 워드 라인 전압은 워드 라인 디코더로부터 액세스 노드(46)에 공급된다. 따라서, 액세스 노드(46)는 워드 라인 전압원로 간주될 수 있다. 메모리 어레이에서 한 로우의 메모리 셀들은 워드 라인 WL(42)을 공유한다. 각각의 메모리 셀(10)은 액세스 노드(46)로부터 다양한 위치들에서 WL(42)에 결합된 제어 게이트(30)를 갖는다. 7A illustrates a memory line coupled to a plurality of memory cells. Depending on the type of memory architecture, each
도 7b는 액세스 노드에 대한 워드 라인의 소정의 세그먼트의 저항 및 용량의 곱을 도시한다. 워드 라인 WL(42)은 한정된 저항을 갖는 도전체로부터 형성된다. 워드 라인의 세그먼트의 저항은 세그먼트의 길이에 비례한다. 한편, 세그먼트의 용량은 길이와 실질적으로 무관하다. 따라서, 워드 라인의 세그먼트에 대한 RC의 곱은 액세스 노드에 대한 길이의 함수로서 선형적으로 증가한다. 7B shows the product of the resistance and capacitance of a given segment of a word line for an access node. The
도 7c는 액세스 노드로부터 다양한 위치들에서 프로그래밍 펄스의 응답을 도시한다. 개별 프로그래밍 펄스(도 6 참조)가 워드 라인에 대한 액세스 노드에 공급 되면, 필수적으로 RC 회로와 마주친다. 일반적으로, 액세스 노드로부터의 위치 r에서, RC의 값은 RC(r)로 주어진다. 그 위치에서, 전압 VWL(r)은 최대 r까지 워드 라인의 세그먼트에 대한 입력 프로그래밍 펄스에 대한 응답이다. 응답은 워드 라인의 일부의 충전이며, 시상수는 RC(r)로 주어진다. 위치 r 및 시간 t에서의 충전 전압은 VWL(r,t) = VWL(r=0) [1 - EXP(-t/RC(r))]이다. 위치 r 및 시간 t에서의 방전 전압은 VWL(r,t) = VWL(r=0) EXP(-t/RC(r))이다. 달리 말하면 곱 RC(r)은 위치 r에서 워드 라이의 충전 또는 방전의 속도를 결정하는 시상수이다. 한 단위의 시상수 후에, 워드 라인은 63.2%로 충전될 것이다. 두 단위의 시상수 후에, 워드 라인은 86.5% 등으로 충전될 것이다. 따라서, RC가 클수록 충전 및 방전이 느려질 것이다. 직사각 프로그래밍 펄스에 대해, 워드 라인은 펄스의 상승 에지와 함께 충전되고 펄스의 하강 에지와 함께 방전될 것이다. 7C shows the response of a programming pulse at various locations from an access node. When a separate programming pulse (see Figure 6) is fed to the access node for the word line, it essentially encounters the RC circuit. In general, at position r from an access node, the value of RC is given by RC (r). At that location, the voltage V WL (r) is in response to an input programming pulse for a segment of the word line up to r. The response is the charging of a portion of the word line and the time constant is given by RC (r). The charging voltage at position r and time t is V WL (r, t) = V WL (r = 0) [1-EXP (-t / RC (r))]. The discharge voltage at position r and time t is V WL (r, t) = V WL (r = 0) EXP (-t / RC (r)). In other words, the product RC (r) is a time constant that determines the rate of charge or discharge of the word lie at position r. After one unit of time constant, the word line will be charged to 63.2%. After two units of time constant, the word line will be charged to 86.5% and so on. Therefore, the larger the RC, the slower the charge and discharge will be. For a rectangular programming pulse, the word line will charge with the rising edge of the pulse and discharge with the falling edge of the pulse.
워드 라인에 따른 RC 변동의 효과는 로우 디코더로부터 더 멀리 떨어진 셀에 대한 것이며, RC 지연은 더 크고, 따라서 프로그래밍 퍼스의 효력은 떨어진다. 이 효과는 56nm 기술을 이용하여 집적 회로 칩들에서 충분한 것으로 관측되었다. 예를 들면, 로우 디코더에 가까운 셀들과 로우 디코더로부터 떨어진 셀들 사이의 프로그래밍된 VT 값들에서 0.4V의 차를 유발한 것으로 알려졌다(동일한 수의 프로그램 펄스들에 대해). 프로그래밍된 VT 값들의 이러한 차는 부가의 프로그래밍 펄스들이 로우 디코더로부터 가장 멀리 떨어진 셀에 대해 동일한 VT에 도달하도록 요구할 수 있다. The effect of RC variation along the word line is for cells farther away from the row decoder, and the RC delay is greater, thus reducing the effectiveness of the programming purse. This effect has been observed to be sufficient in integrated circuit chips using 56nm technology. For example, it has been known to cause a difference of 0.4V in the programmed VT values between cells close to the row decoder and cells away from the row decoder (for the same number of program pulses). This difference in the programmed VT values may require additional programming pulses to reach the same VT for the cell furthest from the row decoder.
도 7d는 프로그래밍 동안 워드 라인에 따른 RC 변동들을 보상하기 위한 본 발명의 일반적인 방식을 도시한다. 본질적으로, 프로그래밍 동안의 비트 라인 전압은 액세스 노드(46) 또는 로우 디코더(230)로부터 각각의 셀의 거리에 따라 조정된다. 일반적으로, 프로그래밍 동안에, 프로그래밍 효력은 제어 게이트와 기판 사이의 전계 또는 제어 게이트와 비트 라인 사이의 전위차에 의존한다. 종래의 프로그래밍 동안의 비트 라인 전압은 일반적으로 VBL= 0으로 최소로 유지된다. 비트 라인 전압이 더 높으면, 기판에서 플로팅 게이트로의 전자 터널링을 행하기 위한 전계가 감소될 것이므로, 프로그래밍 효력은 감소될 것이다. 로우 디코더에 더 가까운 셀들이 더 고속으로 프로그래밍하기 때문에, 로우 디코더에서 더 멀리 떨어진 셀에 비해 늦추기 위해 프로그래밍 동안에 더 높은 비트 라인 전압이 인가된다. 이것은 동일한 수의 프로그래밍 펄스들이 거의 동일한 VT로 워드 라인에 따른 모든 셀을 프로그래밍할 수 있게 할 것이다. 7d illustrates the general scheme of the present invention for compensating for RC variations along a word line during programming. In essence, the bit line voltage during programming is adjusted according to the distance of each cell from
도 8a 내지 도 8d는 본 발명의 바람직한 실시예들에 따라, 워드 라인에 따른 다양한 동작 전압들의 변형들을 개략적으로 도시한다. 워드 라인 WL은 4개의 부분들로 분할되며, 부분 1은 로우 디코더(230)의 액세스 노드(46)에 가장 가깝고, 부분 4는 가장 멀다. 비교의 편의를 위해, 도 8a는 도 7a와 동일하고 도 8b는 도 7d와 동일하다.8A-8D schematically illustrate variations of various operating voltages along a word line, in accordance with preferred embodiments of the present invention. The word line WL is divided into four parts,
도 8c는 바람직한 실시예에 따른 로우 디코더로부터 나오는 각각의 메모리 셀의 거리의 함수로서 비트 라인 전압을 도시한다. 본질적으로, 배선 및 회로를 간 단히 하기 위하여, 워드 라인 양단의 비트 라인 전압은 한정된 수의 값들로 양자화된다. 도 8c는 2개의 절반들로 분할되는 워드 라인에 의해 횡단된 평면을 도시한다. 로우 디코더에 가장 가까운 평면의 왼쪽 절반은 워드 라인의 부분들 1 및 2를 포함하고, 로우 디코더로부터 떨어진 평면의 오른쪽 절반은 워드 라인의 부분들 3 및 4를 포함한다. 비트 라인 전압 VBL(r)은 평면의 왼쪽 절반에 대해 V1이고, VBL(r)는 평면의 오른쪽 절반에 대해 V0이다. V1 및 V0의 최적의 값들은 특정 메모리 디바이스에 의존할 것이며 테스트에 의해 결정될 수 있다. 대부분의 경우 V0 = 0이다. 8C shows the bit line voltage as a function of the distance of each memory cell coming from the row decoder according to the preferred embodiment. In essence, to simplify wiring and circuitry, the bit line voltage across the word line is quantized to a limited number of values. 8C shows a plane traversed by a word line divided into two halves. The left half of the plane closest to the row decoder includes
도 8d는 다른 바람직한 실시예에 따른 로우 디코더로부터 나오는 각각의 메모리 셀의 거리의 함수로서 비트 라인 전압을 도시한다. 이 실시예에서, 워드 라인에 의해 횡단된 평면은 부분들 1 내지 4에 대응하는 4개의 부분들로 분할된다. 비트 라인 전압 VBL(r)은 부분들 1, 2, 3 및 4에 대해 각각 V11, V10, V01 및 V00이다. 8D shows the bit line voltage as a function of the distance of each memory cell coming out of the row decoder according to another preferred embodiment. In this embodiment, the plane traversed by the word line is divided into four parts corresponding to
도 9는 도 8c의 비트 라인 전압 프로파일에 따른 메모리 평면에서 비트 라인 전압들을 인가하는 한 실시예를 도시한다. 예를 들면, 메모리 평면은, 로우 방향의 워드 라인들과 컬럼 방향의 비트 라인들(32)에 의해 걸쳐진 전체 메모리 어레이(200)를 형성한다. 워드 라인 전압은 로우 디코더(230)의 액세스 노드(46)를 통해 WL(42)과 같은 선택된 워드 라인에 공급된다. 비트 라인들은 판독/기록 회로(270)의 센스 모듈들에 개별적으로 결합된다(도 1에서는 판독/기록 회로(270A 및 270B) 사이에 분포됨). 각각의 센스 모듈은, 결합된 비트 라인을 접지 전위 또는 미리 결정된 비트 라인 전압으로 설정할 수 있는 노드 A를 갖는다. 도 8c에 도시된 이진 실시예에 대해, 도 9에 도시된 평면의 왼쪽 절반의 비트 라인들은 노드 A-1(701-1)에 모두 결합되며, VBL 시프터(710)를 이용하여 미리 결정된 전압 V1로 설정된다. 한편, 평면의 오른쪽 절반의 비트 라인들은 노드 A-0(701-0)에 모두 결합되며, 미리 결정된 전압 V0(예를 들면 접지 전위)으로 설정된다.FIG. 9 illustrates one embodiment of applying bit line voltages in a memory plane according to the bit line voltage profile of FIG. 8C. For example, the memory plane forms the
도 10은 비트 라인 전압을 더욱 상세하게 설정하기 위한 바람직한 센스 모듈을 도시한다. 센서 모듈(480)은 노드 SEN2(481)에서 전류를 감지하기 위한 감지 증폭기(600)를 포함한다. 감지 노드 SEN2는 전압 클램프(610) 및 분리 트랜지스터(482)를 통해 판독 버스(499) 또는 비트 라인(36) 및 메모리 셀(10)에 선택적으로 결합될 수 있다. 그러나, 프로그래밍 동안에 감지 증폭기(600) 및 전압 클램프(610)는 디스에이블된다. 본질적으로, 비트 라인 전압은 노드, 즉 노드 A(701)에서 설정된다. 분리 트랜지스터가 신호 BLS로 턴 온되면, 비트 라인은 노드(613)에 결합되어, 풀다운 회로(486)(신호 INV에 의해 인에이블됨) 및 풀다운 분리 트랜지스터(550)(신호 GRS에 의해 인에이블됨)와 같이 다수의 회로 단계들을 통해 노드 A(701)에 결합된다. 프로그래밍 동안에, 비트 라인 전압이 노드 A(701)를 통해 설정되면, 트랜지스터들(482, 550) 및 풀다운 회로(486)는 모두 턴 온되어, 비트 라인(36)은 노드 A(701)에 결합된다. 10 shows a preferred sense module for setting the bit line voltage in more detail.
도 9에 관련하여 기술된 바와 같이, 메모리 평면의 왼쪽 절반 상의 개별 센스 모듈들의 노드 A(701)는 노드, 즉 노드 A-1(701-1)에 결합되어, VBL 시프터(700)에 의해 전압 V1로 구동되고 있다. 유사하게, 메모리 평면의 오른쪽 절반 상 의 개별 센스 모듈들의 노드 A(701)는 노드, 즉 노드 A-0(701-0)에 결합되어, 접지 전위로 설정된다. As described in relation to FIG. 9, node A 701 of the individual sense modules on the left half of the memory plane is coupled to a node, node A-1 701-1, and is powered by a
도 8c의 이진 실시예에 대한 기술이 제공되었지만, 평면이 다수의 부분들로 분할되는 경우에 대해, 각각의 부분들의 각각의 비트 라인들은 미리 결정된 전압에 결합된 노드 A들을 가질 것임이 명확하다. 미리 결정된 전압은 로우 디코더로부터 가장 멀리 떨어진 부분에 대해 접지 전위로 설정된다. 다른 부분들에 대해서는, 미리 결정된 전압은 각각의 VBL 시프터에 의해 설정된다. Although the technique for the binary embodiment of FIG. 8C has been provided, it is clear that for a case where the plane is divided into multiple parts, each bit line of each of the parts will have Node As coupled to a predetermined voltage. The predetermined voltage is set to the ground potential for the part furthest from the row decoder. For other parts, the predetermined voltage is set by each VBL shifter.
도 11은 도 9 및 도 10에 도시된 VBL 시프터의 한 실시예를 도시한다. VBL 시프터(700)는 개별 센스 모듈들의 노드 A와 접지 사이에 삽입된다. 특히, 직렬로 된 2개의 저항기들 R1 및 R2에 의해 형성된 전위 분할기(potential divider)가 노드 A와 접지 사이에 삽입된다. 하나의 실시예에서, 저항기 R2는 DAC 제어 회로에 의해 디지털로 조정 가능하다. 차동 증폭기(720)는 노드 A를 구동하는데 이용된다. 차동 증폭기(720)는 2개의 차동 입력들(722 및 724)을 갖는다. 기준 전압 VREF는 입력(722)에 접속되고 R1과 R2 사이로부터 탭핑된 전압은 입력(724)에 접속된다. 이러한 방식으로, 노드 A의 전압은 R2의 값을 조정함으로써 바람직한 갓으로 설정될 수 있다. FIG. 11 illustrates one embodiment of the VBL shifter shown in FIGS. 9 and 10. The
도 12는 본 발명의 일반적인 기술에 따라, 워드 라인에 따라 비트 라인을 보상하는 프로그래밍을 도시한 흐름도이다.12 is a flow diagram illustrating programming to compensate for a bit line along a word line, in accordance with the general technique of the present invention.
단계 800: 워드 라인에 결합된 메모리 셀의 그룹과 비트 라인에 의해 액세스 가능한 그 그룹의 각각의 메모리 셀을 포함하는 비휘발성 메모리를 제공한다.Step 800: Provide a nonvolatile memory comprising a group of memory cells coupled to a word line and each memory cell of the group accessible by a bit line.
단계 810: 프로그래밍 전압을 인가하기 위한 워드 라인에 대한 액세스 노드를 제공하며, 그 그룹의 각각의 메모리 셀은 액세스 노드에 대한 워드 라인의 대응 거리에 있다. 예를 들면, 액세스 노드는 로우 디코더(230)로부터 나온다.Step 810: Provide an access node for a word line to apply a programming voltage, wherein each memory cell of the group is at a corresponding distance of the word line to the access node. For example, the access node comes from the
단계 820: 그 그룹의 각각의 셀의 비트 라인 전압을 그 대응 거리의 함수로서 설정한다. 예를 들면, 도 8c 또는 도 8d의 비트 라인 전압 프로파일들이 인가될 수 있다. Step 820: Set the bit line voltage of each cell of the group as a function of its corresponding distance. For example, the bit line voltage profiles of FIG. 8C or 8D may be applied.
단계 830: 액세스 노드에 프로그래밍 전압을 인가함으로써 메모리 셀의 그룹을 병렬로 프로그래밍한다. Step 830: Program a group of memory cells in parallel by applying a programming voltage to the access node.
신속 통과 기록 구현Fast pass record implementation
다른 바람직한 실시예에서, "신속 통과 기록" ("QPW") 프로그래밍 기술이 또한 구현된다. 셀의 프로그래밍 접근방식들이 검증 한계 지점에 가까울 때마다, 프로그래밍은 비트 라인 전압의 적절한 바이어싱에 의해 또는 프로그래밍 펄스들을 수정함으로써 더 느린(즉, 더 미세한) 모드로 스위칭될 것이다. 이러한 방식으로, 타겟 상태를 오버슈팅할 위험 없이 신속한 수렴을 위해 더 큰 프로그래밍 단계들이 초기에 이용될 수 있다. "QPW" 프로그래밍 알고리즘은 2005년 12월 29일에 출원되고 발명의 명칭이 "Methods for Improved Program- Verify Operations in Non- Volatile Memories"인 미국 특허 출원 일련번호 제 11/323,596호에 개시되어 있으며, 그 전체 개시내용은 본 명세서에 참조로서 통합되어 있다. In another preferred embodiment, a "fast pass write" ("QPW") programming technique is also implemented. Whenever the cell's programming approaches are close to the verify limit point, programming will switch to a slower (ie, finer) mode by proper biasing of the bit line voltage or by modifying the programming pulses. In this way, larger programming steps can be used initially for rapid convergence without risking overshooting the target state. The "QPW" programming algorithm is disclosed in US patent application Ser. No. 11 / 323,596, filed Dec. 29, 2005 and entitled "Methods for Improved Program-Verify Operations in Non-Volatile Memories." The entire disclosure is incorporated herein by reference.
QPW 프로그래밍 기술은 본 보상 기술과 조합될 수 있다. 2개의 기술들은 둘 다 그 목적들을 달성하기 위해 비트 라인 전압을 조정한다. QPW 기술은 특정 시간 에 비트 라인 전압을 조정하지만, 워드 라인 변동들에 대한 보상은 로우 디코더로부터 셀 변위의 함수로서 비트 라인 전압을 조정한다. 따라서, 2개의 조정들은 서로에 대해 손상없이 선형적으로 적용될 수 있다. 도 8c에 도시된 이진 프로파일을 갖는 비트 라인 전압들에 대한 예를 들면, 평면의 왼쪽 절반은 비트 라인들을 0.35V로 설정시킬 수 있지만, 오른쪽 절반은 0V로 남아 있다. QPW가 구현되면 초기 비트 라인 전압들은 도 8c와 동일하다. 소정의 셀이 한계 지점에 가깝게 프로그래밍하면, 셀의 비트 라인은 한계 지점에 가까운 프로그래밍을 늦추기 위하여 예를 들면 0.7V의 증가를 가질 것이다. 따라서, 셀이 평면의 왼쪽 절반에 있으면, 비트 라인 전압은 1.05V가 될 것이고, 셀이 평면의 오른쪽 절반에 있으면, 비트 라인 전압은 0.7V가 될 것이다. QPW programming techniques can be combined with the present compensation techniques. Both techniques adjust the bit line voltage to achieve their goals. QPW technology adjusts the bit line voltage at a specific time, but compensation for word line variations adjusts the bit line voltage as a function of cell displacement from the row decoder. Thus, the two adjustments can be applied linearly without damage to each other. For the bit line voltages with the binary profile shown in FIG. 8C, for example, the left half of the plane can set the bit lines to 0.35V, while the right half remains at 0V. If QPW is implemented, the initial bit line voltages are the same as in FIG. 8C. If a given cell is programmed close to the threshold, the bit line of the cell will have an increase of, for example, 0.7V to slow down programming near the threshold. Thus, if the cell is in the left half of the plane, the bit line voltage will be 1.05V and if the cell is in the right half of the plane, the bit line voltage will be 0.7V.
본 발명의 다른 구현은 또한 평면의 왼쪽 절반 상에 QPW를 구현하지만, 평면의 오른쪽 절반 상에는 QPW를 이용하지 않는 것이다. Another implementation of the invention also implements QPW on the left half of the plane, but does not use QPW on the right half of the plane.
프로그래밍 동안에 워드 라인 양단의 이진(도 8c) 또는 4진(quaternary) 프로파일(도 8d)을 갖는 비트 라인 전압들에 대한 예들이 제공되었지만, 다른 프로파일들도 가능하다. 이상적인 경우, 그것은 프로그래밍 효력의 감소를 보상하기 위하여 액세스 지점 또는 로우 디코더로부터 멀리 떨어져 감에 따라 아날로그 방식(도 8b)으로 비트 라인 전압들을 감소시킨다. Examples have been provided for bit line voltages having a binary (FIG. 8C) or quaternary profile (FIG. 8D) across a word line during programming, although other profiles are possible. Ideally, it reduces the bit line voltages in an analog manner (Fig. 8B) as it moves away from the access point or row decoder to compensate for the reduction in programming effectiveness.
모든 특허들, 특허 출원들, 물품들, 도서들, 명세들, 다른 공보들, 문헌들 및 본 명세서에서 참조한 도구들은 모든 목적들을 위해 본 명세서에 참조로서 완전히 통합되었다. 통합된 공보들, 문헌들 또는 본 명세서의 문장 및 도구들 사이에서 임의의 불일치성 또는 규정 또는 용어 사용의 대립의 범위에 대해, 본 명세서의 규정 또는 용어의 사용이 유력할 것이다. All patents, patent applications, articles, books, specifications, other publications, documents, and tools referenced herein are fully incorporated herein by reference for all purposes. For the purposes of any inconsistency or conflict between regulations or terminology between the integrated publications, documents, or text and tools herein, the use of the terminology or terminology herein will be predominant.
본 발명의 다양한 양태들이 특정 실시예들에 관해 기술되었지만, 본 발명은 첨부된 청구항들의 전체 범위 내의 보호에 권리가 있음을 이해한다.While various aspects of the invention have been described with respect to specific embodiments, it is understood that the invention is entitled to protection within the full scope of the appended claims.
상술한 바와 같이, 본 발명은, 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM)와 플래시 EEPROM과 같은 비휘발성 반도체 메모리를 제공하는데 사용된다.As noted above, the present invention is used to provide electrically erasable programmable read only memory (EEPROM) and nonvolatile semiconductor memory such as flash EEPROM.
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