KR20100012453A - 이산 웨이블릿 변환기의 ＬＵＴ(Ｌｏｏｋ ＵｐＴａｂｌｅ) 기반 병렬 곱셈방법 - Google Patents

이산 웨이블릿 변환기의 ＬＵＴ(Ｌｏｏｋ ＵｐＴａｂｌｅ) 기반 병렬 곱셈방법 Download PDF

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이승권
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Abstract

컨볼루션 방식의 이산 웨이블릿 변환에서 성능에 많은 영향을 미치는 곱셈연산을 LUT를 이용하여 입력샘플과 다수의 필터계수와의 병렬 곱셈연산처리한는 방법, 병렬 곱셈연산으로 커진 LUT의 크기를 최소화하는 방법, 다운샘플링(Downsampling) 과정과 업샘플링(Upsampling) 과정에서 불필요한 곱셈연산을 줄이는 방법들을 제시한다.
wavelet, 곱셈기, 웨이블릿, LUT

Description

이산 웨이블릿 변환기의 ＬＵＴ(Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ) 기반 병렬 곱셈방법 {LUT-based parallel multiplication of Discrete Wavelet Transform}
본 발명은 VLSI의 구조에 관한 것으로 컨볼루션 방식의 이산 웨이블릿 변환에서, ①성능에 많은 영향을 미치는 곱셈연산을 LUT를 이용하여 입력샘플과 다수의 필터계수와의 병렬 곱셈연산처리를 하고, ②병렬 곱셈연산으로 커진 LUT의 크기를 최소화하고, ③다운샘플링(Downsampling) 과정과 업샘플링(Upsampling) 과정에서 불필요한 곱셈연산을 줄이는 방법을 제시한다.
이산 웨이블릿 변환은 JPEG2000과 MPEG-4와 같은 정지영상 / 동영상의 압축 표준안에 채택된 알고리즘으로 영상압축을 위한 효과적인 솔루션이다. 하지만 이산 웨이블릿 변환은 연산량이 많고 변환방식이 복잡하다. 이산 웨이블릿 변환에서 필터링 컨볼루션 과정은 곱셈연산과 덧셈 연산으로 구성되고, 곱셈연산은 덧셈연산에 비해 연산 처리속도가 상대적으로 느리므로 컨볼루션의 곱셈처리의 효율적인 구현이 웨이블릿 변환기의 동작속도, 면적, 전력 소모 등 성능에 많은 영향을 미친다.
곱셈연산을 위한 고속화된 구조의 곱셈기는 다음과 같다.
1)Booth곱셈기
2)CSD(Canonical Signed Digit)곱셈기
3)DA(Distributed Arithmetic)곱셈기
1)번의 Booth곱셈기는 Booth 알고리즘을 이용하여 부분곱의 수를 줄여 고속의 곱셈연산을 수행하지만 승수의 비트가 연속적인 ‘1’이 많지 않을 경우 연산의 수가 전혀 줄어들지 않는 문제점이 있다.
2)번의 CSD곱셈기는 Booth곱셈기보다 효과적으로 부분곱의 수를 줄일수 있는 장점이 있지만 하드웨어로 구현이 힘들다는 단점이 있다.
3)번의 DA곱셈기는 곱셈연산을 위해 LUT를 사용하기 때문에 곱셈연산이 필요하지 않다는 장점이 있으나 내부 Precision이 증가함에 따라 큰 크기의 ROM을 필요로 하는 단점이 있다.
컨볼루션 방식의 이산 웨이블릿 변환에 쓰이는 곱셈기로는 LUT-DA(Distributed Arithmetic)가 있다. LUT-DA는 입력 데이터의 비트 단위 병렬성을 구현하고 있으며 입력 데이터에 대한 부분곱(Partial Product) 병렬성으로 확장 시킬수 있다.
본 발명의 목적은 컨볼루션 방식의 이산 웨이블릿 변환에서 하나의 입력샘플과 다수의 필터계수와의 곱셈연산 결과를 병렬 생성하는데 있다.
위에서 상술한 바와 같이 다수의 필터계수와의 곱셈결과(Product)단위로 병렬화하면 입력샘플과 필터계수들과의 곱셈결과(Product)를 LUT에 저장해야하기 때문에 필터계수의 갯수(Filter Tap)에 비례하여 LUT의 크기가 증가한다. 따라서 LUT의 크기를 최적화하는 방법이 필요하다.
이산 웨이블릿 변환의 정방향 이산 웨이블릿 변환에서 수행되는 다운샘플링(Downsampling) 과정과, 역방향 이산 웨이블릿 변환에서 수행되는 업샘플링(Upsampling) 과정의 불필요한 곱셈연산을 줄임으로써 전력소모를 감소시키는 것을 목표로 한다.
먼저 위의 상술한 문제를 해결하기 위해서는 컨볼루션 방식 이산 웨이블릿 변환의 필터연산방법을 살펴볼 필요가 있다. 필터계수와 입력샘플간의 곱셈방법을 살펴보면 제 1도와 같이 나타내진다. 각각의 샘플은 모든 필터계수와의 곱셈연산을 수행하므로, 하나의 샘플당 모든 필터계수의 병렬곱셈 연산형태로 바꿀 수 있다. 입력샘플을 승수로 여러 필터계수들은 피승수들로 하면, 하나의 승수가 여러 피승수들과 동시에 곱셈이 이루어지도록 피승수들를 병렬화시키는 방법을 생각할 수 있다. 이러한 병렬화된 피승수들을 LMW(Long Multiplicand Word)라 한다. 입력샘플과 병렬화된 필터계수 LMW와의 곱셈결과를 미리 연산하여 LUT에 저장하고, 입력샘플을 LUT의 주소로 사용하여 곱셈결과(Product)를 병렬 생성함으로써, 입력샘플과 다수의 필터계수와의 곱셈결과(Product) 과정의 병렬성을 구현하였다.
위의 상술한 바와 같이 다수의 필터계수와의 곱셈결과(Product)단위로 병렬화하면 LUT의 크기가 커지는 문제가 발생한다. 제 2도의 Daubechies(9,7) 필터를 살펴보면 도시된 바와 같이 필터계수가 대칭성을 가지고 있다. 9탭의 경우 필터계수 C[-4] 와 C[4], C[-3] 과 C[3], C[-2] 와 C[2], C[-1] 과 C[1]이 동일한 값을 지니고 있으며, 7탭의 경우 필터계수 C[-3] 과 C[3], C[-2] 와 C[2], C[-1] 과 C[1]은 동일한 값을 지닌다. 따라서 제 3도와 같이 동일한 값을 지니는 필터계수와의 곱셈연산을 하지 않음으로써, LUT의 크기와 전력 소모를 줄일 수 있다.
위의 상술한 문제를 해결하기 위해선 이산 웨이블릿 변환의 변환과정을 살펴볼 필요가 있다. 이산 웨이블릿 변환은 정방향 웨이블릿 변환과 역방향 웨이블릿 변환으로 나뉘어 진다. 정방향 웨이블릿 변환의 경우 필터연산을 통해 생성된 결과샘플들에 대해 다운샘플링(Downsampling)을 수행한다. 다운샘플링(Downsampling)은 필터연산으로 생성된 결과샘플들에 대해 저대역 필터의 경우 홀수번째 결과샘플들을 사용하지 않고, 짝수번째 결과샘플들만을 사용하게 하며, 고대역 필터의 경우 짝수번째 결과샘플들을 사용하지 않고, 홀수번째 결과샘플들만을 사용하게 한다. 따라서 다운샘플링(Downsampling)을 통해 사용되지 않을 결과샘플들에 대해 필터연산의 곱셈연산을 하지 않음으로써 곱셈연산량을 줄일 수 있다. 역방향 웨이블릿 변환의 경 우에는 먼저 업샘플링(Upsampling) 과정을 실시하고 그 후에 필터연산을 수행한다. 업샘플링(Upsampling) 과정은 정방향 웨이블릿 변환에서 다운샘플링(Downsampling)의 결과로 생략된 샘플들을 재생하기 위해서 샘플 사이사이에 ‘0’을 넣어서 보간하는 과정이다. 업샘플링(Upsampling)에 의해 ‘0’으로 채워진 샘플들의 곱셈결과는 ‘0’이 된다. 따라서 곱셈연산은 필요없게 되며, 역방향 이산 웨이블릿 변환에서 삽입된 ‘0’값에 대한 곱셈연산은 줄어들게 되어 전력소모를 감소시킨다.
상술한 바와 같이 본 발명에 의하면 이산 웨이블릿 변환기의 곱셈연산을 LUT를 이용하여 다수의 필터계수와의 곱셈결과(Product) 단위로 병렬화함으로써 변환기의 처리성능을 높였다. 또한 웨이블릿 필터가 가지는 대칭성을 이용하여 LUT의 크기 및 곱셈연산량을 줄였다. 그리고 이산 웨이블릿 변환과정의 다운샘플링(Downsampling)과 업샘플링(Upsampling) 과정에서 불필요한 곱셈연산을 줄여 전력소모를 줄였다.
1) 알고리즘 설계
이산 웨이블릿 변환은 2차원 영상을 분해하는 정방향 이산웨이블릿 변환과 분해된 영상을 복원하는 역방향 이산 웨이블릿 변환이 있다. 정방향 이산 웨이블릿 변환은 제 2도에 나와 있는 Daubechies(9,7)의 분해필터(analysis Filter)를 사용해 변환을 수행한다. 분해필터의 고대역 필터는 7탭이고, 저대역 필터는 9탭이다. 역방향 이산웨이블릿 변환은 Daubechies(9,7)의 합성필터(synthesis filter)를 사용해 영상을 복원한다. 합성필터의 고대역 필터는 9탭이며, 저대역 필터는 7탭이다. 이산 웨이블릿 변환에서 필터연산의 곱셈연산과정은 입력샘플 데이터와 Daubechies(9,7) 웨이블릿 필터간에 이루어진다. 제 1도는 7탭 길이의 필터와 입력샘플간의 곱셈연산과정을 보여주고 있다. 제 1도의 ①번에서 필터의 곱셈과정을 살펴보면 필터계수 C(-3)과 입력샘플 p(i-6), C(-2)와 p(i-5), C(-1)과 p(i-4), C(0)와 p(i-3), C(1)와 p(i-2), C(2)와 p(i-1), C(1)와 p(i)가 서로 곱셈연산을 수행하게 된다. 그 후 필터는 제 1도의 ②번과 같이 한 칸 이동한 후 입력샘플 p(i-5)부터 p(i+1)까지 다시 필터 길이만큼 곱셈을 수행하게 된다. 이산 웨이블릿 변환에서 필터와 입력샘플의 곱셈연산은 이러한 동작의 반복으로 이루어진다. 제 1도의 ③번은 필터와 입력샘플간의 곱셈 동작이 반복되면서 결국에는 하나의 샘플이 모든 필터계수와 곱셈연산을 하게 되는 것을 보여준다. 따라서 제 1도의 ④번과 같이 필터와 입력샘플간의 곱셈은 하나의 샘플과 모든 필터계수와의 곱셈연산 형태로 바뀔 수 있다. 제 3도는 바뀐 입력샘플과 필터계수들과의 곱셈연산 형태를 보여주는 도면이다. 도면에서 입력샘플 P0를 승수라 하고, 다수의 필터계수 C[-3] ~ C[3]들을 피승수들이라 하면, 다수의 필터계수들 C[-3] ~ C[3]을 연접시켜(concatenated) 하나의 긴 워드 단위의 피승수로 병렬화시킨 것을 LMW라 한다. LMW와 입력샘플과의 곱셈결과(Product)는 미리 연산되어 LUT에 저장된다. LUT는 입력샘플의 값을 주소로 하여 해당 주소에 저장되어 있는 입력샘플과 다수의 필터계수와의 곱셈결과(Product)들을 출력한다. LUT를 이용해 입력샘플과 LMW의 곱셈결과를 생성하는 곱셈기를 LUT-LMW라 하며, LUT-LMW를 통해 입력샘플과 다수의 필터계수와의 병렬성을 구현했다.
위에서 상술한 바와 같이 Daubechies(9,7) 웨이블릿 필터는 제 2도에 나타난 것처럼 필터계수의 대칭성을 가지고 있다. 따라서 제 4도와 같이 동일한 값을 지니는 필터계수와의 곱셈연산을 재사용하여 곱셈연산량, LUT의 크기 및 전력 소모를 줄일 수 있다. 9탭 필터의 경우 하나의 입력샘플이 9개의 필터계수들과 곱셈연산을 수행하는데 중복된 곱셈연산을 하지 않음으로써 5개의 곱셈연산으로 줄였으며, LMW 또한 9개의 필터계수에서 5개의 필터계수로 감소시켜 LUT크기를 줄였다. 7탭 필터의 경우 하나의 입력샘플이 7개의 필터계수들과 곱셈연산을 수행하는데 중복된 곱셈연산을 하지 않음으로써 4개의 곱셈연산으로 줄였으며, LMW 또한 7개의 필터계수에서 4개의 필터계수로 감소시켜 LUT크기를 줄였다. 그 결과 입력샘플과 Daubechies(9,7) 웨이블릿 필터와의 곱셈연산은 (5,4)개의 곱셈연산을 각각 한번에 병렬 곱셈한다.
제 5도는 정방향 이산 웨이블릿 변환 과정을 나타내고 있다. 도면에서 도시된 바와 같이 2차원 이미지는 가로방향으로 고대역과 저대역 필터를 거쳐 두 개로 나눠진 후 다운샘플링(Downsampling)된다. 나눠진 두 개의 이미지는 각각 세로방향으로 고대역과 저대역 필터를 거쳐 둘로 나눠진 후 다운샘플링(Downsampling)되어 4개의 서브밴드 LL, LH, HL, HH를 만들어 낸다. 다운샘플링(Downsampling) 과정에서 저대역 필터를 통과하여 생성된 결과샘플들은 짝수번째 결과샘플만 남게 되고 나머지는 사용되지 않는다. 제 6도는 정방향 이산 웨이블릿 변환에서 저대역 필터를 통과하여 생성된 곱셈결과(product)들을 보여주고 있다. 생성된 곱셈결과(Product)들 중 에서 다운샘플링(Downsampling) 과정에 의해 사용되지 않는 결과샘플들의 곱셈연산을 하지 않으면, 짝수번째 샘플은 C[0], C[2], C[4]와의 곱셈연산이 남게 되고, 홀수번째 샘플은 C[1], C[3]와의 곱셈연산이 남게 된다. 제 7도는 고대역 필터를 통과하여 생성된 곱셈결과(Product)들을 보여주고 있다. 고대역 필터의 경우 결과샘플들은 홀수번째 결과샘플만 남게 되고 나머지는 사용되지 않는다. 생성된 곱셈결과(Product)들 중 다운샘플링(Downsampling) 과정에 의해 사용되지 않는 결과샘플들의 곱셈연산을 하지 않으면, 짝수번째 샘플은 C[1], C[3]와의 곱셈연산이 남게 되고, 홀수번째 샘플은 C[0], C[2]와의 곱셈연산이 남는다. 이를 통해 정방향 이산 웨이블릿 변환에서 고대역 필터의 곱셈연산을 홀수/짝수 번째 샘플에 대해 각각 4개의 곱셈연산에서 2개의 곱셈연산으로 50%의 곱셈연산량을 줄였다. 저대역 필터의 경우는 짝수번째 샘플에 대해 5개의 곱셈연산에서 3개의 곱셈연산으로 40%감소시켰으며, 홀수번째 샘플에 대해선 5개의 곱셈연산에서 2개의 곱셈연산으로 곱셈연산량을 60%감소시켜 총 50%의 곱셈연산을 줄였다.
역방향 이산 웨이블릿 변환의 과정은 제 8도에 나타나 있다. 역방향 웨이블릿 변환의 과정은 서브밴드 LL, LH에 대해 업샘플링(Upsampling) 과정을 수행하고 저대역필터를 거친 LL과 고대역 필터를 거친 LH를 하나를 합쳐 L을 만들고, HL과 HH에 대해 업샘플링(Upsampling)을 수행하고 저대역 필터를 거친 HL과 고대역 필터를 거친 HH를 합쳐 H를 만든다. 만들어진 L과 H에 대해 다시 업샘플링(Upsampling)을 수행하고 저대역 필터를 거친 L과 고대역 필터를 거친 H를 합쳐 복원된 2차원 이미지를 만들어낸다. 업샘플링(Upsampling) 과정은 정방향 웨이블릿 변환에서 다운샘플 링(Downsampling) 과정을 통해 생략된 샘플들을 재생하기 위해 서브밴드 LL, HL를 세로방향으로 홀수번째에 ‘0’의 값을 갖는 샘플들을 채우며, L은 가로방향으로 홀수번째에 ‘0’의 값을 갖는 샘플들을 채운다. 서브밴드 HL, HH는 세로방향으로 짝수번째에 ‘0’의 값을 갖는 샘플들을 채우며, 서브밴드 H는 가로방향으로 짝수번째에 ‘0’의 값을 갖는 샘플들을 채운다. 제 9도는 업샘플링(Upsampling)의 과정을 보여주고 있다. ‘0’으로 채워진 샘플들에 대해 필터연산의 곱셈연산을 수행하면 필터계수들과의 곱셈연산결과(Product)들은 ‘0’이므로 곱셈연산을 수행하지 않아도 된다. 업샘플링(Upsampling)을 통해 ‘0’으로 채워진 샘플들을 제외하여 입력되는 샘플들의 수를 반으로 줄임으로써 필터 연산의 곱셈연산을 1/2로 줄였다.
2)아키텍처 설계
정방향 이산 웨이블릿 변환의 병렬적인 곱셈연산을 위한 하드웨어 아키텍처는 제 10도에 도시되어 있다. 제 10도는 본 발명에 따른 정방향 이산 웨이블릿 변환의 LUT-LMW이다. LUT-LMW의 구성은 MUX와 DEMUX, 홀수번째 샘플의 고대역 필터 곱셈결과(Product)들을 생성하기 위한 LUT, 홀수번째 샘플의 저대역 필터 곱셈결과(Product)들을 생성하기 위한 LUT, 짝수번째 샘플의 고대역 필터 곱셈결과(Product)들을 생성하기 위한 LUT, 짝수번째 샘플의 저대역 필터 곱셈결과(Product)들을 생성하기 위한 LUT들로 구성되어진다. 전반적인 동작은 다음과 같다. LUT는 각각의 고대역 필터와, 저대역 필터에 대해 짝수와 홀수 부분으로 나뉘어 연산을 수행한다. 입력샘플이 짝수번째 샘플이면 입력샘플은 MUX를 통해 고대역 필터와, 저대역 필터의 짝수 LUT들의 주소의 입력으로 들어간다. 들어온 입력에 대해 고대역 필터의 짝수 LUT는 필터계수 C[1], C[3]와의 곱셈연산 곱셈결과(Product)들을 출력하고, 저대역 필터의 짝수 LUT는 필터계수C[0], C[2], C[4]와의 곱셈결과(Product)를 출력한다. 입력샘플이 홀수번째 샘플이면 입력샘플은 MUX를 통해 고대역 필터와, 저대역 필터의 홀수 LUT들의 주소의 입력으로 들어간다. 들어온 입력에 대해 고대역 필터의 홀수 LUT는 필터계수 C[0], C[2]와의 곱셈결과(Product)를 출력하고, 저대역 필터의 홀수 LUT는 필터계수C[1], C[3]와의 곱셈결과(Product)를 출력한다. 각각의 LUT로부터 생성된 곱셈결과(Product)들은 DEMUX를 통해 출력된다. 동작의 결과로 하나의 입력샘플에 대해 짝수번째 입력샘플인 경우 5개의 곱셈결과(Product)를 동시에 병렬생성하고, 홀수번째 입력샘플인 경우 4개의 곱셈결과(Product)를 동시에 병렬생성한다.
제 11도는 본 발명에 따른 역방향 이산 웨이블릿 변환의 LUT-LMW이다. 도시된 바와 같이 MUX와 DEMUX, 저대역 필터 LUT, 고대역 필터 LUT로 구성된다. 서브밴드 LL, HL 또는 L의 샘플들을 필터연산할 경우 샘플들은 MUX를 통해 저대역 필터 LUT의 주소로 입력되며, 필터계수 C[0], C[1], C[2], C[3]와의 곱셈결과(Product)들을 출력한다. 서브밴드 LH, HH 또는 H의 샘플들을 필터연산할 경우 샘플들은 MUX를 통해 고대역 필터 LUT의 주소로 입력되며, 필터계수 C[0], C[1], C[2], C[3], C[4]와의 곱셈결과(Product)들을 출력한다. 저대역 필터 LUT와 고대역 필터 LUT로부터 생성된 곱셈결과(Product)들은 DEMUX를 통해 출력된다. 동작의 결과로 LL, HL, L의 서브밴드로부터 샘플을 입력받은 경우 하나의 입력 샘플에 대해 4개의 곱셈결 과(Product)를 동시에 병렬생성하며, LH, HH, H의 서브밴드로 부터 샘플을 입력받는 경우 하나의 입력샘플에 대해 5개의 곱셈결과(Product)를 동시에 병렬생성한다.
본 발명에 따른 이산 웨이블릿 변환기는 LUT기반 병렬곱셈 방법을 이용해 이산 웨이블릿 변환기를 구현할 때, 전력 소모가 작고, 고속 연산을 수행하는 2차원 이산 웨이블릿 변환기를 제공할 수 있다. 이어서 웨이블릿 변환 기반의 JPEG2000과 MPEG-4가 사용되는 휴대용 DVR(Digital Video Recording), Digtal camera, Digital camcoder, Digital television등에 전력소모가 작고, 고속연산을 수행하는 이산 웨이블릿 변환기를 제공하여 성능을 높이는 등 매우 광범위한 응용분야에 적용될 수 있다.
도면.1은 컨볼루션 방식의 이산 웨이블릿 변환의 필터 연산에서 입력샘플과 필터계수와의 곱셈방법을 샘플과 다수의 필터계수와의 곱형태로 바뀌는 것을 설명한 도면이며,
도면.2는 Daubechies(9,7)필터의 합성필터와 분해필터의 필터계수들이 가지는 대칭성을 보여주며,
도면.3은 필터계수와 입력샘플과의 바뀐 곱셈연산과정을 설명하는 도면이며,
도면.4은 필터계수들이 가지는 대칭성을 이용해 샘플과 곱셈연산될 필터계수들의 수들 줄이는 것을 보여주며,
도면.5는 2차원 이미지를 정방향 이산 웨이블릿 변환되어 4개의 서브밴드로 분해되는 과정을 보여주며,
도면.6는 정방향 이산웨이블릿 변환에서 저대역 필터 곱셈연산을 통해 생성된 곱셈결과들중 다운샘플링(Downsampling) 후 사라지는 샘플들의 곱셈결과(Product)들과 남아있는 샘플들의 곱셈결과들을 보여주고 있으며,
도면.7는 정방향 이산웨이블릿 변환에서 고대역 필터 곱셈연산을 통해 생성된 곱셈결과들중 다운샘플링(Downsampling) 후 사라지는 샘플들의 곱셈결과(Product)들과 남아있는 샘플들의 곱셈결과들을 보여주고 있으며,
도면.8는 역방향 이산 웨이블릿 변환 과정으로 4개의 서브밴드들이 다시 합성되어 하나의 2차원 이미지로 복원되는 과정을 보여주고 있으며,
도면.9는 역방향 이산 웨이블릿 변환의 업샘플링(Upsampling) 과정을 보여주고 있으며,
도면.10은 정방향 이산 웨이블릿 변환의 LUT-LMW로 MUX와 DEMUX, 저대역 필터의 짝수 LUT와 고대역 필터의 짝수 LUT, 저대역 필터의 홀수 LUT와 고대역 필터의 홀수 LUT로 이루어진 구조를 보여주며,
도면.11는 역방향 이산웨이블릿 변환의 LUT-LMW로 MUX와 DEMUX, 저대역 필터의 LUT, 고대역 필터의 LUT로 이루어진 구조를 보여준다.

Claims (6)

  1. 컨볼루션 방식의 이산 웨이블릿 변환에서 필터연산의 곱셈방식을 입력샘플과 모든 필터계수와의 곱 형태로 변형하여 입력 샘플과 다수의 필터계수와의 곱을 LMW형태로 병렬 곱셈하고, 그 결과값을 LUT에 저장하여 입력샘플을 주소로 받아들임으로써 다수의 필터계수와의 곱셈결과(Product)를 생성하도록 병렬화하는 방법
  2. 제 1항에 이어 웨이블릿 변환 필터 Daubechies(9,7)이 가지고 있는 필터계수의 대칭성을 이용하여 중복되는 곱셈을 제거를 통해 9탭 필터의 경우 9개의 곱셈연산에서 5개의 곱셈연산으로 곱셈연산량을 줄이고 7탭 필터의 경우 7개의 곱셈연산에서 4개의 곱셈연산으로 곱셈연산량을 줄임으로써 전력 소모를 줄이고 LUT에 저장되는 곱셈결과(Product)의 수를 줄여 ROM 크기를 줄이는 방법
  3. 제 1항에 이어 정방향 웨이블릿 변환에서 다운샘플링(Downsampling)을 통해 사라지는 샘플의 곱셈연산을 생략하여, 곱셈연산량을 줄여 전력 소모를 줄이는 방법과 이를 위해 고대역 및 저대역 필터 홀수 LUT와 고대역 및 저대역 필터 짝수 LUT로 나누는 방법
  4. 제 1항에 이어 역방향 웨이블릿 변환에서 업샘플링(Upsampling)을 통해 생성되는 ‘0’의 값을 갖는 샘플에 대해 곱셈연산을 하지 않음으로써 곱셈연산량을 줄여 전력 소모를 줄이는 방법
  5. 정방향 웨이블릿 변환의 곱셈연산을 처리하기 위해 MUX와 DEMUX, 짝수번째 샘플을 위한 고대역 필터 LUT, 저대역 필터 LUT와 홀수번째 샘플을 위한 고대역 필터를 LUT, 저대역 필터 LUT로 구성되어 입력샘플에 대해 짝수번째와 홀수번째로 나뉘어 고대역과 저대역 필터계수들과의 곱셈결과들을 병렬 생성하는 구조의 곱셈기
  6. 역방향 웨이블릿 변환의 곱셈연산을 처리하기위해 MUX와 DEMUX, 서브밴드 LL, HL 또는 L의 샘플들을 곱셈연산하기 위한 저대역 필터 LUT, 서브밴드 LH, HH 또는 H의 샘플들을 곱셈연산하기 위한 고대역 필터를 LUT로 구성되어 입력샘플에 대해 서브밴드별로 나누어 고대역과 저대역 필터계수들과의 곱셈결과들을 병렬 생성하는 구조의 곱셈기
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* Cited by examiner, † Cited by third party
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KR101490153B1 (ko) * 2010-11-30 2015-02-05 엠.에스. 라마이아 스쿨 오브 어드밴스드 스터디스 멀티코어 프로세서를 사용하는 웨이블릿 변환
CN116152307A (zh) * 2023-04-04 2023-05-23 西安电子科技大学 一种基于fpga的sar图像配准预处理装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101490153B1 (ko) * 2010-11-30 2015-02-05 엠.에스. 라마이아 스쿨 오브 어드밴스드 스터디스 멀티코어 프로세서를 사용하는 웨이블릿 변환
US9197902B2 (en) 2010-11-30 2015-11-24 M.S. Ramaiah School Of Advanced Studies Wavelet transformation using multicore processors
CN116152307A (zh) * 2023-04-04 2023-05-23 西安电子科技大学 一种基于fpga的sar图像配准预处理装置

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