KR20100003447A - Non-volatile memory device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A nonvolatile memory device and a manufacturing method thereof are provided to reduce lateral leakage of a charge stored at a first floating gate electrode by including a second floating gate electrode with a different conductive type from the first floating gate electrode. CONSTITUTION: A tunnel oxide film pattern(102a) is formed on a substrate(100). A first floating gate electrode(104b) is equipped on the tunnel oxide film pattern and is made of the polysilicon doped with the first conductive impurity. A spacer shaped second floating gate electrode(114b) is equipped on the first and second side walls facing each other on the first floating gate electrode. The second floating gate electrode is made of the polysilicon doped with the second conductive impurity different from the first conductive type. A blocking dielectric film pattern(118a) is deposited along the surface of the first and second floating gate electrodes. A control gate electrode(120a) is equipped on the blocking dielectric layer pattern.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method of manufacturing the same} Non-volatile memory device and method of manufacturing the same

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 플로팅 게이트 전극에 전하가 저장되는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a nonvolatile memory device and a method of manufacturing the same. More particularly, the present invention relates to a nonvolatile memory device in which charge is stored in a floating gate electrode, and a method of manufacturing the same.

일반적으로, 비휘발성 반도체 메모리 소자(non-volatile semiconductor memory device)는 전원의 공급을 중단하여도 저장된 기록을 유지할 수 있는 반도체 메모리 소자이다. 이러한 비휘발성 반도체 소자로는 전기적으로 데이터를 프로그래밍 할 수 있거나, 소거할 수 있는 플래시(flash) 메모리 장치가 주종을 이루고 있다. In general, a non-volatile semiconductor memory device is a semiconductor memory device capable of holding stored records even when the power supply is interrupted. Such nonvolatile semiconductor devices mainly include flash memory devices that can electrically program or erase data.

비휘발성 반도체 소자는 일반적으로 모스(MOS) 트랜지스터의 구조에 전하를 축적할 수 있는 플로팅 게이트 전극을 포함하거나 또는 전하를 트랩핑할 수 있는 전하 트랩막을 포함한다. Nonvolatile semiconductor devices generally include a floating gate electrode capable of accumulating charge in the structure of a MOS transistor or a charge trapping film capable of trapping charge.

상기와 같이, 플로팅 게이트 전극에 전하를 저장하는 구조의 셀을 갖는 비휘발성 메모리 소자의 경우, 긴 데이터 보유 시간(data retention time) 및 빠른 프 로그래밍 속도(programming speed)를 요구한다. 이를 위하여, 상기 플로팅 게이트 전극 내에 저장된 전하들이 누설되어 셀에 저장된 데이터가 바뀌지 않도록 하여야 한다. 또한, 상기 플로팅 게이트 전극에 전하를 주입할 때 전하들이 누설되지 않도록 하여야 한다.As described above, a nonvolatile memory device having a cell having a structure for storing charge in a floating gate electrode requires a long data retention time and a fast programming speed. To this end, the charges stored in the floating gate electrode must be leaked so that the data stored in the cell is not changed. In addition, charges should be prevented from leaking when charges are injected into the floating gate electrode.

그러나, 상기 비휘발성 메모리 소자의 셀 크기가 감소되고, 셀 간의 이격 거리가 감소됨에 따라, 데이터 보유 시간이 증가되면서 빠른 프로그래밍 속도를 갖는 비휘발성 메모리 소자를 제조하는 것이 어려워지고 있다. However, as the cell size of the nonvolatile memory device is reduced and the separation distance between cells is reduced, it is difficult to manufacture a nonvolatile memory device having a high programming speed as the data retention time is increased.

본 발명의 목적은 데이터 보유 시간이 증가되고 빠른 프로그래밍 속도를 갖는 비휘발성 메모리 소자를 제공하는데 있다. An object of the present invention is to provide a nonvolatile memory device having an increased data retention time and a high programming speed.

본 발명의 다른 목적은 상기한 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing the above nonvolatile memory device.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에 터널 산화막 패턴이 구비된다. 상기 터널 산화막 패턴 상에는 제1 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 플로팅 게이트 전극이 구비된다. 상기 제1 플로팅 게이트 전극에서 서로 마주하는 제1 및 제2 측벽에는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 스페이서 형상의 제2 플로팅 게이트 전극이 구비된다. 상기 제1 및 제2 플로팅 게이트 전극의 표면을 따라 블록킹 유전막 패턴이 구비된다. 그리고, 상기 블록킹 유전막 패턴 상에 콘트롤 게이트 전극이 구비된다. In the nonvolatile memory device according to the embodiment of the present invention for achieving the above object, a tunnel oxide film pattern is provided on a substrate. A first floating gate electrode made of polysilicon doped with an impurity of a first conductivity type is provided on the tunnel oxide pattern. First and second sidewalls facing each other in the first floating gate electrode may include a second floating gate electrode having a spacer shape made of polysilicon doped with impurities of the first conductive type and the second conductive type. A blocking dielectric layer pattern is provided along surfaces of the first and second floating gate electrodes. A control gate electrode is provided on the blocking dielectric layer pattern.

본 발명의 일 실시예에서, 상기 제1 도전형의 불순물은 N형 불순물이고, 상기 제2 도전형의 불순물은 P형 불순물일 수 있다. 상기 제2 플로팅 게이트 전극에는 상기 P형 불순물의 확산을 방지하기 위한 탄소 불순물이 추가적으로 도핑될 수 있다. In one embodiment of the present invention, the first conductivity type impurities may be N type impurities, and the second conductivity type impurities may be P type impurities. Carbon impurities may be additionally doped into the second floating gate electrode to prevent diffusion of the P-type impurities.

본 발명의 일 실시예에서, 상기 제1 플로팅 게이트 전극은 상기 터널 산화막 패턴과 동일한 선폭을 가질 수 있다.In one embodiment of the present invention, the first floating gate electrode may have the same line width as the tunnel oxide pattern.

본 발명의 일 실시예에서, 상기 제2 플로팅 게이트 전극은 각각 10 내지 100Å의 두께를 가질 수 있다.In one embodiment of the present invention, the second floating gate electrode may have a thickness of 10 to 100 내지 each.

본 발명의 일 실시예에서, 상기 제2 플로팅 게이트 전극의 기판에는 소자 분리막 패턴이 구비될 수 있다. In one embodiment of the present invention, the substrate of the second floating gate electrode may be provided with an isolation pattern.

본 발명의 일 실시예에서, 상기 제1 플로팅 게이트 전극에서 상기 제1 및 제2 측벽의 연장방향과 수직하게 위치하는 제3 및 제4 측벽과 인접한 기판에는 불순물 영역이 구비될 수 있다. In an exemplary embodiment, an impurity region may be provided in the substrate adjacent to the third and fourth sidewalls positioned perpendicular to the extending directions of the first and second sidewalls of the first floating gate electrode.

본 발명의 일 실시예에서, 상기 제1 플로팅 게이트 전극의 제1 측벽 및 상기 제1 측벽과 마주하는 제2 측벽의 기판 표면 아래로 불순물 영역들이 구비된다. In one embodiment of the present invention, impurity regions are provided below a substrate surface of a first sidewall of the first floating gate electrode and a second sidewall facing the first sidewall.

또한, 상기 제2 플로팅 게이트 전극은 상기 제1 및 제2 측벽의 연장 방향과 수직하게 위치하는 상기 제1 플로팅 게이트 전극의 제3 및 제4 측벽에 각각 구비된다. In addition, the second floating gate electrode is provided on the third and fourth sidewalls of the first floating gate electrode positioned perpendicular to the extending direction of the first and second sidewalls, respectively.

본 발명의 일 실시예에서, 상기 제2 플로팅 게이트 전극의 양 측의 기판에는 소자 분리막 패턴이 구비된다. In one embodiment of the present invention, device isolation layer patterns are provided on substrates on both sides of the second floating gate electrode.

상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는, 기판 상에 터널 산화막이 구비된다. 상기 터널 산화막 상에는 채널 방향과 수직한 방향으로 P형 , N형 및 P형 반도체 패턴이 접합된 구조의 플로팅 게이트 전극이 구비된다. 상기 플로팅 게이트 전극의 표면을 따라 블록킹 유전막이 구비된다. 그리고, 상기 블록킹 유전막을 덮는 콘트롤 게이트 전극이 포함된다. According to another embodiment of the present invention for achieving the above object, a tunnel oxide film is provided on a substrate. A floating gate electrode having a structure in which P-type, N-type, and P-type semiconductor patterns are bonded to the tunnel oxide layer in a direction perpendicular to the channel direction is provided. A blocking dielectric layer is provided along the surface of the floating gate electrode. The control gate electrode may be formed to cover the blocking dielectric layer.

본 발명의 일 실시예에서, 상기 N형 도전막 패턴은 상기 터널 산화막과 동일한 선폭을 갖고, 상기 터널 산화막과 접하도록 배치될 수 있다. In one embodiment of the present invention, the N-type conductive layer pattern may have the same line width as the tunnel oxide layer and may be disposed to contact the tunnel oxide layer.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 상에 제1 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 라인 형상의 예비 제1 플로팅 게이트 전극을 형성한다. 상기 예비 제1 플로팅 게이트 전극 양측벽에, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 스페이서 형상의 예비 제2 플로팅 게이트 전극을 형성한다. 상기 예비 제1 및 제2 플로팅 게이트 전극의 표면을 따라 블록킹 유전막을 형성한다. 다음에, 상기 블록킹 유전막 상에 콘트롤 게이트 전극을 형성한다. 상기 콘트롤 게이트 전극 아래의 블록킹 유전막, 예비 제2 플로팅 게이트 전극 및 예비 제1 플로팅 게이트 전극을 패터닝하여, 블록킹 유전막 패턴, 제2 플로팅 게이트 전극 및 제1 플로팅 게이트 전극을 형성한다. In a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention for achieving the above object, a tunnel oxide film is formed on a substrate. A preliminary first floating gate electrode having a line shape made of polysilicon doped with an impurity of a first conductivity type is formed on the tunnel oxide layer. A preliminary second floating gate electrode having a spacer shape made of polysilicon doped with impurities of the second conductive type different from the first conductive type is formed on both sidewalls of the preliminary first floating gate electrode. A blocking dielectric layer is formed along surfaces of the preliminary first and second floating gate electrodes. Next, a control gate electrode is formed on the blocking dielectric layer. The blocking dielectric layer, the preliminary second floating gate electrode, and the preliminary first floating gate electrode under the control gate electrode are patterned to form a blocking dielectric layer pattern, a second floating gate electrode, and a first floating gate electrode.

본 발명의 일 실시예에서, 상기 예비 제2 플로팅 게이트 전극은 도핑 가스를 인시튜로 도핑하면서 수행되는 화학기상 증착법 또는 도핑 가스를 인시튜로 도핑하면서 수행되는 원자층 적층 방법을 통해 형성될 수 있다. In one embodiment of the present invention, the preliminary second floating gate electrode may be formed through a chemical vapor deposition method performed while doping the doping gas in situ or an atomic layer deposition method performed while doping the doping gas in situ. .

상기 예비 제2 플로팅 게이트 전극을 형성하기 위한 실리콘 소오스 가스의 예로는 SiH4, Si2H6, Si3H8 등을 들 수 있다. 이들은 단독으로 사용되거나 2 이상을 혼합하여 사용될 수 있다. Examples of the silicon source gas for forming the preliminary second floating gate electrode include SiH 4 , Si 2 H 6 , and Si 3 H 8 . These may be used alone or in combination of two or more.

상기 도핑 가스의 예로는 BCl3 및 B2H6 등을 들 수 있다. 이들은 단독으로 사용되거나 서로 혼합하여 사용될 수 있다. Examples of the doping gas include BCl 3 and B 2 H 6 . These may be used alone or in combination with each other.

본 발명의 일 실시예에서, 상기 예비 제2 플로팅 게이트 전극을 형성하는 공정에서, 상기 도핑되는 불순물의 확산 방지를 위하여 탄소를 포함하는 가스를 함께 유입할 수도 있다. In one embodiment of the present invention, in the process of forming the preliminary second floating gate electrode, a gas containing carbon may be introduced together to prevent diffusion of the doped impurities.

상기 탄소를 포함하는 가스의 예로는 C2H4, CH3SiH3 등을 들 수 있다. 이들은 단독으로 사용되거나 서로 혼합하여 사용될 수 있다. Examples of the gas containing carbon include C 2 H 4 , CH 3 SiH 3 , and the like. These may be used alone or in combination with each other.

설명한 것과 같이 본 발명에 따른 비휘발성 메모리 소자는 제1 플로팅 게이트 전극과 다른 도전형을 갖는 제2 플로팅 게이트 전극이 구비됨으로써, 상기 제1 플로팅 게이트 전극에 저장된 전하의 측방 누설이 감소된다. 그러므로, 본 발명에 따른 비휘발성 메모리 소자는 데이터 보유 시간이 증가되고, 프로그래밍 효율이 향상된다. 그 결과, 본 발명에 따른 비휘발성 메모리 소자는 빠른 동작 속도 및 높은 신뢰성을 갖는다. As described above, the nonvolatile memory device according to the present invention includes a second floating gate electrode having a different conductivity type from that of the first floating gate electrode, thereby reducing lateral leakage of the charge stored in the first floating gate electrode. Therefore, the nonvolatile memory device according to the present invention increases data retention time and improves programming efficiency. As a result, the nonvolatile memory device according to the present invention has fast operating speed and high reliability.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않아야 한다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When a component is referred to as being "connected" to another component, it should be understood that there may be a direct connection to that other component, but other components may be present in between.

구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "~에 이웃하는" 등도 마찬가지로 해석되어야 한다.Other expressions describing the relationship between components, such as "between" and "neighboring", should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. .

실시예1Example 1

도 1 및 2는 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 단면도이다. 1 and 2 are cross-sectional views of a nonvolatile memory device according to Embodiment 1 of the present invention.

도 1은 콘트롤 게이트 전극의 연장 방향으로 절단하였을 때 보여지는 단면도이고, 도 2는 액티브 영역의 연장 방향으로 절단하였을 때 보여지는 단면도이다. FIG. 1 is a cross-sectional view when cutting in the extending direction of the control gate electrode, and FIG. 2 is a cross-sectional view when cutting in the extending direction of the active region.

도 1 및 2를 참조하면, 소자 분리막 패턴(116a)이 형성되어 있는 기판(100)이 마련된다. 상기 소자 분리막 패턴(116a)은 액티브 영역 및 소자 분리 영역을 구분하기 위하여 형성된 것이다. 상기 기판(100)은 단결정 실리콘으로 이루어질 수 있다.1 and 2, a substrate 100 on which an isolation layer pattern 116a is formed is provided. The device isolation layer pattern 116a is formed to separate the active region and the device isolation region. The substrate 100 may be made of single crystal silicon.

상기 소자 분리막 패턴(116a)은 트렌치 소자 분리 공정을 통해 형성된 것으로 기판(100)에 형성되어 있는 트렌치 내에 구비된다. 상기 소자 분리막 패 턴(116a)은 제1 방향으로 연장되는 라인 형상을 가진다. 또한, 상기 소자 분리막 패턴(116a)은 일정 간격만큼 이격되면서 서로 평행하게 배치된다. 따라서, 상기 액티브 영역 및 소자 분리 영역은 라인 형상을 가지며 서로 번갈아 가며 형성되어 있다. The device isolation layer pattern 116a is formed through a trench isolation process and is provided in a trench formed in the substrate 100. The device isolation pattern 116a has a line shape extending in the first direction. In addition, the device isolation layer pattern 116a is disposed in parallel with each other while being spaced apart by a predetermined interval. Therefore, the active region and the device isolation region have a line shape and are alternately formed.

상기 액티브 영역의 기판(100) 상에는 터널 산화막 패턴(102a)이 구비된다. 상기 터널 산화막 패턴(102a)은 상기 기판(100) 표면을 열 산화시켜 형성되는 열 산화막으로 이루어질 수 있다. The tunnel oxide layer pattern 102a is provided on the substrate 100 in the active region. The tunnel oxide layer pattern 102a may be formed of a thermal oxide layer formed by thermally oxidizing a surface of the substrate 100.

상기 터널 산화막 패턴(102a) 상에는 N형 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 플로팅 게이트 전극(104b)이 구비된다. 구체적으로, 상기 제1 플로팅 게이트 전극(104b)에는 인 또는 비소가 도핑되어 있을 수 있다. A first floating gate electrode 104b made of polysilicon doped with N-type impurities is provided on the tunnel oxide layer pattern 102a. Specifically, phosphorus or arsenic may be doped into the first floating gate electrode 104b.

상기 제1 플로팅 게이트 전극(104b)은 4개의 측벽을 갖는 직육면체 형상을 갖는다. 또한, 상기 제1 플로팅 게이트 전극(104b)은 고립된 섬 형상을 갖는다. 상기 제1 플로팅 게이트 전극(104b)은 상기 액티브 영역 상에서 반복적으로 배치되어 있다. 상기 제1 플로팅 게이트 전극(104b)은 실질적으로 전하를 저장하는 역할을 한다. The first floating gate electrode 104b has a rectangular parallelepiped shape having four sidewalls. In addition, the first floating gate electrode 104b has an isolated island shape. The first floating gate electrode 104b is repeatedly disposed on the active region. The first floating gate electrode 104b substantially stores charge.

상기 제1 플로팅 게이트 전극(104b)은 상기 터널 산화막 패턴(102a)과 동일한 선폭을 가지면서 상기 터널 산화막 패턴(102a)과 접하도록 배치된다. The first floating gate electrode 104b is disposed to have the same line width as the tunnel oxide layer pattern 102a and to contact the tunnel oxide layer pattern 102a.

상기 제1 플로팅 게이트 전극(104b)의 양 측벽에는 P형 불순물이 도핑된 폴리실리콘으로 이루어지는 제2 플로팅 게이트 전극(114b)이 구비된다. 구체적으로, 상기 제2 플로팅 게이트 전극(114b)에는 붕소가 도핑되어 있을 수 있다. 상기 제2 플로팅 게이트 전극(114b)은 상기 소자 분리막 패턴(116a)과 인접하여 배치된 제1 플로팅 게이트 전극(104b)의 양 측벽에 구비된다. 즉, 상기 액티브 영역과 인접하여 배치되는 제1 플로팅 게이트 전극(104b)의 양 측벽에는 상기 제2 플로팅 게이트 전극(114b)이 구비되지 않는다.Second sidewalls of the first floating gate electrode 104b are provided with second floating gate electrodes 114b made of polysilicon doped with P-type impurities. Specifically, boron may be doped in the second floating gate electrode 114b. The second floating gate electrode 114b is disposed on both sidewalls of the first floating gate electrode 104b disposed adjacent to the device isolation layer pattern 116a. That is, the second floating gate electrode 114b is not provided on both sidewalls of the first floating gate electrode 104b disposed adjacent to the active region.

이하에서는, 상기 제1 플로팅 게이트 전극(104b)에서 상기 제2 플로팅 게이트 전극(114b)이 형성되는 측벽을 제1 및 제2 측벽이라 하고, 상기 제2 플로팅 게이트 전극(114b)이 형성되지 않는 측벽을 제3 및 제4 측벽이라 하면서 설명한다. Hereinafter, sidewalls on which the second floating gate electrode 114b is formed in the first floating gate electrode 104b are referred to as first and second sidewalls, and sidewalls on which the second floating gate electrode 114b is not formed. Will be described as the third and fourth sidewalls.

다른 실시예로, 상기 제2 플로팅 게이트 전극(114b)에는 상기 P형 불순물 뿐 아니라, 상기 P형 불순물의 확산을 방지하기 위한 탄소 불순물이 추가적으로 도핑되어 있을 수도 있다. 상기 제2 플로팅 게이트 전극(114b)은 각각 10 내지 100Å의 얇은 두께를 갖는다. In another embodiment, the second floating gate electrode 114b may be additionally doped with carbon impurities to prevent diffusion of the P-type impurities, as well as the P-type impurities. The second floating gate electrode 114b has a thin thickness of 10 to 100 microseconds, respectively.

즉, 본 실시예의 플로팅 게이트 전극은 채널 방향과 수직하는 방향으로 P형, N형 및 P형 반도체 물질이 서로 접합된 구조를 갖는다. That is, the floating gate electrode of this embodiment has a structure in which P-type, N-type, and P-type semiconductor materials are bonded to each other in a direction perpendicular to the channel direction.

본 실시예에서, 상기 제2 플로팅 게이트 전극(114b)은 전하를 저장하는 역할은 하지 않으며, 상기 제1 플로팅 게이트 전극(104b)에 저장된 전하들이 측방으로 누설되지 않도록 하는 역할을 한다. In the present embodiment, the second floating gate electrode 114b does not play a role of storing charges, and plays a role of preventing charges stored in the first floating gate electrode 104b from leaking laterally.

이에 대해 도 3을 참조로 보다 상세하게 설명한다. This will be described in more detail with reference to FIG. 3.

도 3은 실시예 1의 비휘발성 메모리 소자에 데이터를 프로그래밍하였을 때 제1 및 제2 플로팅 게이트 전극의 에너지 밴드 및 전하 분포를 나타낸 것이다.FIG. 3 shows energy bands and charge distributions of the first and second floating gate electrodes when data is programmed into the nonvolatile memory device of Example 1. FIG.

도 3을 참조하면, 상기 N형 불순물이 도핑된 폴리실리콘과 상기 P형 불순물 이 도핑된 폴리실리콘은 서로 다른 에너지 밴드를 갖는다. 때문에, 상기 에너지 밴드의 차이에 의해 상기 제1 플로팅 게이트 전극에는 포텐셜 우물 구조가 생성된다. Referring to FIG. 3, the polysilicon doped with the N-type impurity and the polysilicon doped with the P-type impurity have different energy bands. Therefore, a potential well structure is generated in the first floating gate electrode due to the difference of the energy bands.

상기 제1 플로팅 게이트 전극(104b)에 저장되는 전하들은 상기 포텐셜 우물 구조에 속박된다. 따라서, 셀에 데이터를 프로그래밍할 때 전하 누설이 발생되지 않음으로써 전하 주입 효율이 향상된다. 또한, 상기 셀에 저장된 데이터가 상기 전하 누설로 인해 변경되지 않음으로써 데이터 보유 시간도 증가된다. Charges stored in the first floating gate electrode 104b are bound to the potential well structure. As a result, charge leakage does not occur when programming data into the cell, thereby improving charge injection efficiency. In addition, data retention time is also increased because data stored in the cell is not altered due to the charge leakage.

상기 제1 및 제2 플로팅 게이트 전극(104b, 114b)의 표면을 따라 블록킹 유전막 패턴(118a)이 증착되어 있다. 구체적으로, 상기 블록킹 유전막 패턴(118a)은 상기 제2 플로팅 게이트 전극(114b) 표면, 상기 제1 플로팅 게이트 전극(104b) 상부 측벽과 상부면 및 상기 소자 분리막 패턴(116a)을 따라 형성되어 있으며, 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. A blocking dielectric layer pattern 118a is deposited along the surfaces of the first and second floating gate electrodes 104b and 114b. Specifically, the blocking dielectric layer pattern 118a is formed along a surface of the second floating gate electrode 114b, an upper sidewall and an upper sidewall of the first floating gate electrode 104b, and the device isolation layer pattern 116a. It has a line shape extending in a second direction perpendicular to the first direction.

상기 블록킹 유전막 패턴(118a)은 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 이와는 달리, 상기 블록킹 유전막 패턴(118a)은 산화막, 질화막 및 산화막을 포함하는 ONO(oxide/nitride/oxide) 구조를 가질 수 있다. The blocking dielectric layer pattern 118a may be formed of a metal oxide having a high dielectric constant. In contrast, the blocking dielectric layer pattern 118a may have an oxide / nitride / oxide (ONO) structure including an oxide layer, a nitride layer, and an oxide layer.

상기 블록킹 유전막 패턴(118a) 상에는 콘트롤 게이트 전극(120a)이 구비된다. 상기 콘트롤 게이트 전극(120a)은 N형 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 콘트롤 게이트 전극(120a)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다. The control gate electrode 120a is provided on the blocking dielectric layer pattern 118a. The control gate electrode 120a may be made of polysilicon doped with N-type impurities. The control gate electrode 120a has a line shape extending in the second direction.

상기 콘트롤 게이트 전극(120a) 상에는 제2 하드 마스크 패턴(122)이 구비된 다. A second hard mask pattern 122 is provided on the control gate electrode 120a.

상기 제1 플로팅 게이트 전극(104b)의 제3 및 제4 측의 기판 표면 아래로 불순물 영역(124)이 구비된다. 상기 불순물 영역은 소오스/드레인으로 제공된다. An impurity region 124 is provided below the substrate surface on the third and fourth sides of the first floating gate electrode 104b. The impurity region is provided as a source / drain.

도 4 내지 도 13은 도 1 및 도 2에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 4 to 13 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device illustrated in FIGS. 1 and 2.

도 4 내지 도 12는 콘트롤 게이트 전극의 연장 방향으로 절단하였을 때 보여지는 단면도이고, 도 13은 액티브 영역의 연장 방향으로 절단하였을 때 보여지는 단면도이다. 4 to 12 are cross-sectional views when cutting in the extending direction of the control gate electrode, and FIG. 13 is a cross-sectional view when cutting in the extending direction of the active region.

도 4를 참조하면, 상기 기판(100) 상에 터널 산화막(102)을 형성한다. 상기 터널 산화막(102)은 상기 액티브 영역의 기판(100)을 열산화함으로써 형성할 수 있다. Referring to FIG. 4, a tunnel oxide layer 102 is formed on the substrate 100. The tunnel oxide layer 102 may be formed by thermally oxidizing the substrate 100 in the active region.

상기 터널 산화막(102) 상에 N형 불순물이 도핑된 제1 폴리실리콘막(104)을 증착한다. A first polysilicon film 104 doped with N-type impurities is deposited on the tunnel oxide film 102.

일 실시예로, 상기 제1 폴리실리콘막(104)은 인시튜로 N형 불순물을 도핑하는 저압 화학기상증착 공정을 통해 형성될 수 있다. In an embodiment, the first polysilicon film 104 may be formed through a low pressure chemical vapor deposition process in which an N-type impurity is doped in situ.

다른 실시예로, 상기 제1 폴리실리콘막(104)은 불순물의 인시튜 도핑을 수행하지 않으면서 저압 화학기상증착 공정을 통해 폴리실리콘막을 증착한 이 후에, 상기 폴리실리콘막에 N형 불순물을 도핑함으로써 형성될 수 있다. In another embodiment, the first polysilicon film 104 is a polysilicon film is deposited through a low pressure chemical vapor deposition process without performing in-situ doping of impurities, and then doped with an N-type impurity on the polysilicon film. It can be formed by.

이와는 또 다른 실시예로, 상기 제1 폴리실리콘막(104)은 먼저 불순물의 인 시튜 도핑을 수행하지 않으면서 저압 화학기상증착 공정을 통해 폴리실리콘막을 얇은 두께로 증착한 이 후에, 인시튜로 N형 불순물을 도핑하는 저압 화학기상증착 공정을 통해 추가적으로 폴리실리콘막을 증착함으로써 형성될 수 있다. 이 경우, 상기 터널 산화막과의 계면에는 도핑되지 않은 폴리실리콘막이 형성됨으로써 폴리실리콘막이 재결정화 될 때의 스트레스를 감소시킬 수 있다. In another embodiment, the first polysilicon film 104 is deposited in a thin thickness through a low pressure chemical vapor deposition process without first performing in-situ doping of impurities. It can be formed by additionally depositing a polysilicon film through a low pressure chemical vapor deposition process of doping the type impurities. In this case, an undoped polysilicon film is formed at the interface with the tunnel oxide film, thereby reducing the stress when the polysilicon film is recrystallized.

도 5를 참조하면, 상기 제1 폴리실리콘막(104) 상에 하드 마스크막(106)을 형성한다. 상기 하드 마스크막(106)은 실리콘 산화물을 화학기상 증착 공정을 통해 증착시켜 형성할 수 있다.Referring to FIG. 5, a hard mask layer 106 is formed on the first polysilicon layer 104. The hard mask layer 106 may be formed by depositing silicon oxide through a chemical vapor deposition process.

상기 하드 마스크막(106) 상에 반사 방지 코팅막(108) 및 반사 방지막(110)을 형성한다. 상기 반사 방지 코팅막(108) 및 반사 방지막(110)은 이 후에 포토레지스트 패턴 형성 시에 난 반사에 의한 패턴 불량을 방지하기 위하여 형성된다. 상기 반사 방지막(110)은 플라즈마 강화 화학기상증착 공정을 통해 실리콘 산 질화물을 증착시켜 형성할 수 있다. An anti-reflection coating film 108 and an anti-reflection film 110 are formed on the hard mask film 106. The anti-reflective coating layer 108 and the anti-reflective coating 110 are then formed to prevent pattern defects due to egg reflection when the photoresist pattern is formed. The anti-reflection film 110 may be formed by depositing silicon oxynitride through a plasma enhanced chemical vapor deposition process.

이 후, 상기 반사 방지막(110) 상에 포토레지스트 패턴(112)을 형성한다. 상기 포토레지스트 패턴(112)에 의해 노출되는 부위와 대향하는 기판(100) 부위는 후속 공정에 의해 소자 분리막 패턴이 형성되는 영역이다.Thereafter, a photoresist pattern 112 is formed on the anti-reflection film 110. The portion of the substrate 100 facing the portion exposed by the photoresist pattern 112 is a region where the device isolation layer pattern is formed by a subsequent process.

도 6을 참조하면, 상기 포토레지스트 패턴(112)을 식각 마스크로 사용하여 상기 반사 방지막(110), 반사 방지 코팅막(108) 및 하드 마스크막(106)을 순차적으로 식각함으로써 제1 하드 마스크 패턴(106a), 반사 방지 코팅막 패턴(도시안됨) 및 반사 방지 패턴(도시안됨)을 형성한다. 이 후, 상기 포토레지스트 패턴(112), 반사 방지 패턴 및 반사 방지 코팅막 패턴을 에싱 및 스트립 공정을 통해 제거한다. Referring to FIG. 6, by using the photoresist pattern 112 as an etching mask, the anti-reflection film 110, the anti-reflection coating film 108, and the hard mask film 106 are sequentially etched to form a first hard mask pattern ( 106a), an antireflective coating film pattern (not shown) and an antireflective pattern (not shown) are formed. Thereafter, the photoresist pattern 112, the antireflective pattern, and the antireflective coating layer pattern are removed through an ashing and strip process.

이 후, 상기 제1 하드 마스크 패턴(106a)을 식각 마스크로 이용하여 상기 제1 폴리실리콘막(104)을 이방성 식각함으로써 예비 제1 플로팅 게이트 전극(104a)을 형성한다. 상기 예비 제1 플로팅 게이트 전극(104a)은 제1 방향으로 연장되는 라인 형상을 갖는다. Thereafter, the first polysilicon layer 104 is anisotropically etched using the first hard mask pattern 106a as an etching mask to form the preliminary first floating gate electrode 104a. The preliminary first floating gate electrode 104a has a line shape extending in a first direction.

이 때, 상기 이방성 식각을 통해 생성된 개구부의 저면에는 상기 제1 폴리실리콘막이 남아있지 않으면서 상기 터널 산화막(102) 상부면이 노출되는 것이 바람직하다. In this case, it is preferable that the top surface of the tunnel oxide film 102 is exposed without the first polysilicon film remaining on the bottom surface of the opening formed through the anisotropic etching.

상기 식각 공정을 통해 형성되는 예비 제1 플로팅 게이트 전극(104a)은 400 내지 3000Å의 선폭을 가질 수 있다. 특히, 본 실시예의 방법을 수행함으로써, 400 내지 500Å 정도의 선폭을 갖는 예비 제1 플로팅 게이트 전극(104a)을 형성할 수 있다. The preliminary first floating gate electrode 104a formed through the etching process may have a line width of 400 to 3000 Å. In particular, by performing the method of the present exemplary embodiment, the preliminary first floating gate electrode 104a having a line width of about 400 to 500 GHz can be formed.

도 7을 참조하면, 상기 예비 제1 플로팅 게이트 전극(104a)의 측벽, 제1 하드 마스크 패턴(106a)의 상부면 및 터널 산화막(102)의 상부면을 따라 P형 불순물이 도핑된 제2 폴리실리콘막(114)을 형성한다. 구체적으로, 상기 제2 폴리실리콘막(114)은 10 내지 100Å의 얇은 두께를 갖도록 형성한다. Referring to FIG. 7, a second poly doped with P-type impurities along a sidewall of the preliminary first floating gate electrode 104a, an upper surface of the first hard mask pattern 106a, and an upper surface of the tunnel oxide layer 102. The silicon film 114 is formed. Specifically, the second polysilicon film 114 is formed to have a thin thickness of 10 to 100Å.

상기 제2 폴리실리콘막(114)은 P형 불순물을 인시튜로 도핑하면서 수행되는 저압 화학기상 증착법을 통해 형성할 수 있다. 이와는 다른 실시예로, P형 불순물을 인시튜로 도핑하면서 수행되는 원자층 적층법을 통해 형성할 수 있다. The second polysilicon film 114 may be formed through a low pressure chemical vapor deposition method performed while doping in-situ P-type impurities. In another embodiment, the P-type impurity may be formed through an atomic layer deposition method performed by doping in situ.

상기 제2 폴리실리콘막을 형성하기 위한 증착 공정에서 사용될 수 있는 실리콘 소오스 가스의 예로는 SiH4, Si2H6, Si3H8 등을 들 수 있다. 이들은 단독으로 사용되거나, 2 이상을 혼합하여 사용될 수 있다. 상기 증착 공정에서 사용될 수 있는 P형 불순물의 도핑 가스의 예로는 BCl3, B2H6 등을 들 수 있다. 이들은 단독으로 사용되거나, 서로 혼합하여 사용될 수 있다.Examples of the silicon source gas that may be used in the deposition process for forming the second polysilicon film include SiH 4 , Si 2 H 6 , and Si 3 H 8 . These may be used alone or in combination of two or more. Examples of the doping gas of the P-type impurity that may be used in the deposition process may include BCl 3 , B 2 H 6 , and the like. These may be used alone or in combination with each other.

상기 제2 폴리실리콘막의 형성 공정에서, 상기 도핑되는 불순물의 확산 방지를 위하여 탄소를 포함하는 가스를 함께 유입할 수도 있다. 이 경우, 상기 제2 폴리실리콘막에는 탄소가 도핑된다. 상기 탄소를 포함하는 가스의 예로는 C2H4 , CH3SiH3 등을 들 수 있다. 이들은 단독으로 사용되거나, 서로 혼합하여 사용될 수 있다.In the process of forming the second polysilicon film, a gas containing carbon may be introduced together to prevent diffusion of the doped impurities. In this case, carbon is doped into the second polysilicon film. Examples of the gas containing carbon include C 2 H 4 , CH 3 SiH 3 , and the like. These may be used alone or in combination with each other.

도 8을 참조하면, 상기 제1 하드 마스크 패턴(106a)을 식각 마스크로 이용하여 상기 터널 산화막(102) 및 기판(100) 표면을 순차적으로 이방성 식각함으로써 소자 분리용 트렌치(107)들을 형성한다. 상기 소자 분리용 트렌치(107)들은 비휘발성 반도체 소자에 요구되는 특성에 따라 각기 소정의 깊이로 형성된다. 상기 소자 분리용 트렌치(107)들은 제1 방향으로 연장되는 형상을 갖고, 일정 간격으로 이격되면서 서로 나란하게 배치된다. Referring to FIG. 8, trench isolations 107 are formed by sequentially anisotropically etching the surface of the tunnel oxide layer 102 and the substrate 100 using the first hard mask pattern 106a as an etching mask. The device isolation trenches 107 are each formed to a predetermined depth according to characteristics required for the nonvolatile semiconductor device. The device isolation trenches 107 have a shape extending in a first direction and are arranged side by side while being spaced at a predetermined interval.

상기 소자 분리용 트렌치(107)를 형성하기 위한 식각 공정을 수행하면, 상기 제1 하드 마스크 패턴(106a)의 상부에 형성되어 있는 제2 폴리실리콘막(114)은 완전히 제거되고, 상기 제1 하드 마스크 패턴(106a)도 일부 제거된다. 때문에, 상기 제2 폴리실리콘막(114)은 상기 예비 제1 플로팅 게이트 전극(104a) 측벽에 형성되는 스페이서의 형상의 예비 제2 플로팅 게이트 전극(114a)이 된다. 또한, 상기 제1 하드 마스크 패턴(106a)은 최초 형성되었을 때에 비해 다소 얇은 두께를 갖게된다. When the etching process for forming the device isolation trench 107 is performed, the second polysilicon layer 114 formed on the first hard mask pattern 106a is completely removed and the first hard layer is removed. The mask pattern 106a is also partially removed. Therefore, the second polysilicon film 114 becomes the preliminary second floating gate electrode 114a in the shape of a spacer formed on the sidewall of the preliminary first floating gate electrode 104a. In addition, the first hard mask pattern 106a may have a thickness slightly thinner than when it was first formed.

도 9를 참조하면, 상기 소자 분리용 트렌치(107)들을 매립하도록 절연막(도시안됨)을 형성한다. Referring to FIG. 9, an insulating film (not shown) is formed to fill the device isolation trenches 107.

상기 절연막은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도-플라즈마 화학 기상 증착(HDP-CVD) 공정 또는 원자층 적층 공정을 이용하여 형성될 수 있다. 상기 절연막은 실리콘 산화물로 이루어질 수 있으며, 사용할 수 있는 실리콘 산화물의 예로는 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 실리콘 산화물 등을 들 수 있다. 이들은 단독으로 증착되거나 2 이상을 적층할 수도 있다. The insulating layer may be formed using a chemical vapor deposition process, a plasma enhanced chemical vapor deposition process, a high density-plasma chemical vapor deposition (HDP-CVD) process, or an atomic layer deposition process. The insulating layer may be made of silicon oxide, and examples of silicon oxide that may be used include BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, or HDP-CVD silicon oxide. These may be deposited alone or may be stacked two or more.

이 후, 상기 제1 하드 마스크 패턴(106a)의 상부면이 노출되도록 상기 절연막을 연마함으로써 각 소자 분리용 트렌치(107)들을 채우는 소자 분리막(116)을 형성한다. Thereafter, the isolation layer 116 is formed to fill the trenches 107 for isolation of the elements by grinding the insulating layer to expose the top surface of the first hard mask pattern 106a.

상기 절연막을 연마하는 공정은 화학 기계적 연마(CMP) 공정 및 에치백 공정을 포함한다. 상기 절연막은 이들 공정 중 어느 하나의 공정으로 연마되거나 이들 공정을 순차적으로 진행하여 연마될 수 있다. The process of polishing the insulating film includes a chemical mechanical polishing (CMP) process and an etch back process. The insulating film may be polished by any one of these processes or may be polished by sequentially performing these processes.

이 후, 상기 제1 하드 마스크 패턴(106a)을 제거한다. Thereafter, the first hard mask pattern 106a is removed.

도 10을 참조하면, 상기 예비 제2 플로팅 게이트 전극(114a)이 노출되도록 상기 소자 분리막 패턴(116a)의 상부를 식각한다. 상기 식각은 습식 식각 공정을 통해 수행하는 것이 바람직하다. 이 때, 상기 식각 공정에 의해 형성된 소자 분리막 패턴(116a)의 상부면은 상기 터널 산화막(102)의 상부면보다 높게 위치하여야 한다. Referring to FIG. 10, an upper portion of the device isolation layer pattern 116a is etched to expose the preliminary second floating gate electrode 114a. The etching is preferably performed through a wet etching process. In this case, the upper surface of the device isolation layer pattern 116a formed by the etching process should be higher than the upper surface of the tunnel oxide layer 102.

도 11을 참조하면, 상기 예비 제2 플로팅 게이트 전극(114a), 예비 제1 플로팅 게이트 전극(104a) 및 소자 분리막 패턴(116a)의 표면을 따라 블록킹 유전막(118)을 형성한다. 상기 블록킹 유전막(118)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 이와는 달리, 상기 블록킹 유전막(118)은 산화막, 질화막 및 산화막을 차례로 증착시켜 형성할 수 있다. Referring to FIG. 11, a blocking dielectric layer 118 is formed along surfaces of the preliminary second floating gate electrode 114a, the preliminary first floating gate electrode 104a, and the device isolation layer pattern 116a. The blocking dielectric layer 118 may be formed by depositing a metal oxide having a high dielectric constant. In contrast, the blocking dielectric layer 118 may be formed by sequentially depositing an oxide layer, a nitride layer, and an oxide layer.

다음에, 상기 블록킹 유전막(118) 상에 콘트롤 게이트 전극막(120)을 형성한다. 상기 콘트롤 게이트 전극막(120)은 N형 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 상기 폴리실리콘을 증착시켜 막을 형성한 이 후에 상기 막의 표면을 평탄화시키는 공정을 더 수행할 수도 있다. Next, a control gate electrode film 120 is formed on the blocking dielectric film 118. The control gate electrode layer 120 may be formed by depositing polysilicon doped with N-type impurities. After depositing the polysilicon to form a film, a process of planarizing the surface of the film may be further performed.

도 12 및 도 13을 참조하면, 상기 콘트롤 게이트 전극막(120) 상에 제2 하드 마스크 패턴(122)을 형성한다. 상기 제2 하드 마스크 패턴(122)은 실리콘 질화물을 증착하고 이를 패터닝함으로써 형성할 수 있다. 상기 제2 하드 마스크 패턴(122)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 12 and 13, a second hard mask pattern 122 is formed on the control gate electrode layer 120. The second hard mask pattern 122 may be formed by depositing and patterning silicon nitride. The second hard mask pattern 122 has a line shape extending in a second direction perpendicular to the first direction.

상기 제2 하드 마스크 패턴(122)을 식각 마스크로 사용하여 상기 콘트롤 게이트 전극막(120)을 이방성 식각함으로써 콘트롤 게이트 전극(120a)을 형성한다. 계속하여, 상기 블록킹 유전막(118), 예비 제1 및 제2 플로팅 게이트 전극(104a, 114a) 및 터널 산화막(102)을 식각함으로써, 터널 산화막 패턴(102a), 제1 및 제2 플로팅 게이트 전극(104b, 114b) 및 블록킹 유전막 패턴(118a)을 각각 형성한다. The control gate electrode 120a is formed by anisotropically etching the control gate electrode layer 120 using the second hard mask pattern 122 as an etching mask. Subsequently, the blocking dielectric layer 118, the preliminary first and second floating gate electrodes 104a and 114a, and the tunnel oxide layer 102 are etched to thereby form the tunnel oxide layer pattern 102a and the first and second floating gate electrodes ( 104b and 114b and blocking dielectric film pattern 118a are formed, respectively.

다음에, 상기 제1 플로팅 게이트 전극(104b) 양측의 기판 표면 아래에 불순물을 주입함으로써 불순물 영역(124)을 형성한다. 상기 불순물 영역(124)은 소오스/드레인으로 사용된다. Next, an impurity region 124 is formed by implanting impurities under the substrate surface on both sides of the first floating gate electrode 104b. The impurity region 124 is used as a source / drain.

본 실시예의 방법에 의하면, 400 내지 500Å의 미세한 선폭을 갖는 플로팅 게이트 전극을 가지면서도 전하의 측방 누설이 감소되는 비휘발성 메모리 소자를 제조할 수 있다. According to the method of the present embodiment, it is possible to manufacture a nonvolatile memory device having a floating gate electrode having a fine line width of 400 to 500 kHz but having reduced lateral leakage of charge.

도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 단면도이다.14 is a cross-sectional view of a nonvolatile memory device according to Embodiment 2 of the present invention.

이하에서 설명하는 실시예 2에 따른 비휘발성 메모리 소자는 플로팅 게이트 전극의 구조를 제외하고는 실시예 1의 비휘발성 메모리 소자와 동일하다. 그러므로, 동일한 구성요소에 대해서는 동일한 도면부호를 사용한다. The nonvolatile memory device according to the second embodiment described below is the same as the nonvolatile memory device of the first embodiment except for the structure of the floating gate electrode. Therefore, the same reference numerals are used for the same components.

구체적으로, 본 실시예의 플로팅 게이트 전극(134)은 채널 방향과 수직하는 방향으로 N형, P형 및 N형 반도체 물질(132, 130, 132)이 서로 접합된 구조를 갖는다. Specifically, the floating gate electrode 134 of the present embodiment has a structure in which the N-type, P-type, and N-type semiconductor materials 132, 130, and 132 are bonded to each other in a direction perpendicular to the channel direction.

상기 구조의 비휘발성 메모리 소자는 상기 플로팅 게이트 전극(134)으로 사용되기 위한 제1 및 제2 폴리실리콘막의 형성 공정을 제외하고는 실시예 1에서 설명한 비휘발성 메모리 소자 제조 방법과 동일한 방법으로 형성할 수 있다. 즉, 실시예 1에서와는 달리, 상기 제1 폴리실리콘막은 P형 불순물이 도핑된 폴리실리콘으 로 형성하고, 상기 제2 폴리실리콘막을 N형 불순물이 도핑된 폴리실리콘으로 형성한다. The nonvolatile memory device having the above structure may be formed by the same method as the method of manufacturing the nonvolatile memory device described in Embodiment 1, except that the first and second polysilicon films are used for the floating gate electrode 134. Can be. That is, unlike in Example 1, the first polysilicon film is formed of polysilicon doped with P-type impurities, and the second polysilicon film is formed of polysilicon doped with N-type impurities.

도 15는 본 발명의 다른 실시예를 도시한 것이다. 15 illustrates another embodiment of the present invention.

도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기에서 설명한 것과 같은 셀을 갖는 비휘발성 메모리 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 비휘발성 메모리 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 비휘발성 메모리 소자에 데이터를 콘트롤할 수 있다.As shown, the present embodiment includes a memory 510 connected to the memory controller 520. The memory 510 may be a nonvolatile memory device having a cell as described above. That is, the memory 510 may be a nonvolatile memory device having a structure according to each embodiment of the present invention. The memory controller 520 provides an input signal for controlling the operation of the memory. For example, the memory controller 520 provides a command (CMD) signal, an address (ADD) signal and an I / O signal, which are input signals of the nonvolatile memory device. The memory controller may control data on the nonvolatile memory device based on the input signal.

도 16은 또 다른 실시예를 도시한 것이다. 16 shows another embodiment.

본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자이면 가능하다. 상기 호스트 시스템(7000)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다. This embodiment includes a memory 510 coupled to the host system 700. The memory 510 may be a nonvolatile memory device having a structure according to embodiments of the present invention. The host system 7000 includes electronic products such as a personal computer, a camera, a mobile device, a game machine, a communication device, and the like. The host system 700 applies an input signal for controlling and operating the memory 510, and the memory 510 is used as a data storage medium.

도 17은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자이면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.17 shows another embodiment. This embodiment shows a portable device 600. The portable device 600 may be an MP3 player, a video player, a multifunction device of video and audio player, or the like. As shown, portable device 600 includes a memory 510 and a memory controller 520. The memory 510 may be a nonvolatile memory device having a structure according to embodiments of the present invention. The portable device 600 may also include an encoder / decoder 610, a display member 620, and an interface 670. Data (audio, video, etc.) is input / output from the memory 510 by the encoder / decoder 610 via the memory controller 520.

도 18은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 비휘발성 메모리 소자이면 가능하다. 도 15에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다. 18 shows another embodiment of the present invention. As shown, the memory 510 is coupled to a central processing unit 810 within the computer system 800. For example, the computer system 800 may be a personal computer, a personal data assistant, or the like. The memory 510 may be directly connected to the CPU or may be connected through a bus. The memory 510 may be a nonvolatile memory device having a structure according to embodiments of the present invention. Although each element is not fully illustrated in FIG. 15, each element may be included in the computer system 800.

상기 설명한 것과 같이, 본 발명의 비휘발성 메모리 소자는 긴 데이터 보유 시간 및 빠른 프로그래밍 속도를 갖는다. 그러므로, 고성능을 요구하는 반도체 소 자에 저장 메모리로써 다양하게 사용될 수 있다. As described above, the nonvolatile memory device of the present invention has a long data retention time and a fast programming speed. Therefore, it can be variously used as a storage memory in semiconductor devices requiring high performance.

도 1 및 2는 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 단면도이다. 1 and 2 are cross-sectional views of a nonvolatile memory device according to Embodiment 1 of the present invention.

도 3은 실시예 1의 비휘발성 메모리 소자에 데이터를 프로그래밍하였을 때 제1 및 제2 플로팅 게이트 전극의 에너지 밴드 및 전하 분포를 나타낸 것이다.FIG. 3 shows energy bands and charge distributions of the first and second floating gate electrodes when data is programmed into the nonvolatile memory device of Example 1. FIG.

도 4 내지 도 13은 도 1 및 도 2에 도시된 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 4 to 13 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device illustrated in FIGS. 1 and 2.

도 14는 본 발명의 실시예 2에 따른 비휘발성 메모리 소자의 단면도이다.14 is a cross-sectional view of a nonvolatile memory device according to Embodiment 2 of the present invention.

도 15는 본 발명의 다른 실시예를 도시한 것이다. 15 illustrates another embodiment of the present invention.

도 16은 또 다른 실시예를 도시한 것이다. 16 shows another embodiment.

도 17은 또 다른 실시예를 도시한 것이다.17 shows another embodiment.

도 18은 본 발명의 또 다른 실시예를 도시한 것이다. 18 shows another embodiment of the present invention.

Claims (15)

기판 상에 구비되는 터널 산화막 패턴;A tunnel oxide film pattern provided on the substrate; 상기 터널 산화막 패턴상에 구비되고, 제1 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 제1 플로팅 게이트 전극; A first floating gate electrode formed on the tunnel oxide layer pattern and made of polysilicon doped with impurities of a first conductivity type; 상기 제1 플로팅 게이트 전극에서 서로 마주하는 제1 및 제2 측벽에 구비되고, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 스페이서 형상의 제2 플로팅 게이트 전극;A second floating gate electrode having a spacer shape formed on the first and second sidewalls facing each other in the first floating gate electrode, and formed of polysilicon doped with impurities of the second conductivity type different from the first conductivity type; 상기 제1 및 제2 플로팅 게이트 전극의 표면을 따라 증착된 블록킹 유전막 패턴; 및A blocking dielectric layer pattern deposited along surfaces of the first and second floating gate electrodes; And 상기 블록킹 유전막 패턴 상에 구비되는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자. And a control gate electrode provided on the blocking dielectric layer pattern. 제1항에 있어서, 상기 제1 도전형의 불순물은 N형 불순물이고, 상기 제2 도전형의 불순물은 P형 불순물인 것을 특징으로 하는 비휘발성 메모리 소자. The nonvolatile memory device of claim 1, wherein the first conductivity type impurity is an N type impurity and the second conductivity type impurity is a P type impurity. 제2항에 있어서, 상기 제2 플로팅 게이트 전극에는 상기 P형 불순물의 확산을 방지하기 위한 탄소 불순물이 추가적으로 도핑된 것을 특징으로 하는 비휘발성 메모리 소자. The nonvolatile memory device of claim 2, wherein the second floating gate electrode is further doped with carbon impurities to prevent diffusion of the P-type impurities. 제1항에 있어서, 상기 제1 플로팅 게이트 전극은 상기 터널 산화막 패턴과 동일한 선폭을 갖는 것을 특징으로 하는 비휘발성 메모리 소자. The nonvolatile memory device of claim 1, wherein the first floating gate electrode has the same line width as the tunnel oxide layer pattern. 제1항에 있어서, 상기 제2 플로팅 게이트 전극은 각각 10 내지 100Å의 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein each of the second floating gate electrodes has a thickness of about 10 μm to about 100 μs. 제1항에 있어서, 상기 제2 플로팅 게이트 전극과 인접하는 기판에는 소자 분리막 패턴이 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein a device isolation layer pattern is provided on the substrate adjacent to the second floating gate electrode. 제1항에 있어서, 상기 제1 플로팅 게이트 전극에서 상기 제1 및 제2 측벽의 연장 방향과 수직하게 위치하는 제3 및 제4 측벽과 인접한 기판에는 불순물 영역이 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.The nonvolatile memory as claimed in claim 1, wherein an impurity region is provided in the substrate adjacent to the third and fourth sidewalls positioned perpendicular to the extending directions of the first and second sidewalls of the first floating gate electrode. device. 기판 상에 구비되는 터널 산화막 패턴;A tunnel oxide film pattern provided on the substrate; 상기 터널 산화막 패턴 상에 구비되고, 채널 방향과 수직한 방향으로 P형 , N형 및 P형 반도체 패턴이 접합된 구조의 플로팅 게이트 전극; A floating gate electrode provided on the tunnel oxide pattern and having a P-type, N-type, and P-type semiconductor pattern bonded in a direction perpendicular to the channel direction; 상기 플로팅 게이트 전극의 표면을 따라 증착된 블록킹 유전막; 및 A blocking dielectric film deposited along a surface of the floating gate electrode; And 상기 블록킹 유전막을 덮는 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자. And a control gate electrode covering the blocking dielectric layer. 제8항에 있어서, 상기 N형 도전막 패턴은 상기 터널 산화막 패턴과 동일한 선폭을 갖고, 상기 터널 산화막 패턴과 접하도록 배치되는 것을 특징으로 하는 비휘발성 메모리 소자. The nonvolatile memory device of claim 8, wherein the N-type conductive film pattern has the same line width as the tunnel oxide film pattern and is disposed to contact the tunnel oxide film pattern. 기판 상에 터널 산화막을 형성하는 단계;Forming a tunnel oxide film on the substrate; 상기 터널 산화막 상에 제1 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 라인 형상의 예비 제1 플로팅 게이트 전극을 형성하는 단계; Forming a line-shaped preliminary first floating gate electrode made of polysilicon doped with a first conductivity type impurity on the tunnel oxide film; 상기 예비 제1 플로팅 게이트 전극 양측벽에, 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 폴리실리콘으로 이루어지는 스페이서 형상의 예비 제2 플로팅 게이트 전극을 형성하는 단계;Forming a spacer-shaped second preliminary floating gate electrode formed of polysilicon doped with impurities of a second conductivity type different from the first conductivity type on both sidewalls of the preliminary first floating gate electrode; 상기 예비 제1 및 제2 플로팅 게이트 전극의 표면을 따라 블록킹 유전막을 형성하는 단계; Forming a blocking dielectric layer along surfaces of the preliminary first and second floating gate electrodes; 상기 블록킹 유전막 상에 콘트롤 게이트 전극을 형성하는 단계; 및Forming a control gate electrode on the blocking dielectric layer; And 상기 콘트롤 게이트 전극 아래의 블록킹 유전막, 예비 제2 플로팅 게이트 전극, 예비 제1 플로팅 게이트 전극 및 터널 산화막을 패터닝하여, 블록킹 유전막 패턴, 제2 플로팅 게이트 전극, 제1 플로팅 게이트 전극 및 터널 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. A blocking dielectric layer, a preliminary second floating gate electrode, a preliminary first floating gate electrode, and a tunnel oxide layer are patterned under the control gate electrode to form a blocking dielectric layer pattern, a second floating gate electrode, a first floating gate electrode, and a tunnel oxide layer pattern. Method of manufacturing a non-volatile memory device comprising the step of. 제10항에 있어서, 상기 예비 제2 플로팅 게이트 전극은 도핑 가스를 인시튜로 도핑하면서 수행되는 화학기상 증착법 또는 도핑 가스를 인시튜로 도핑하면서 수행되는 원자층 적층 방법을 통해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. The method of claim 10, wherein the preliminary second floating gate electrode is formed by a chemical vapor deposition method performed by doping the doping gas in situ or an atomic layer deposition method performed by doping the doping gas in situ. Method of manufacturing a nonvolatile memory device. 제11항에 있어서, 상기 예비 제2 플로팅 게이트 전극을 형성하기 위한 실리콘 소오스 가스는 SiH4, Si2H6 및 Si3H8 로 이루어지는 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. The nonvolatile memory device of claim 11, wherein the silicon source gas for forming the preliminary second floating gate electrode is at least one selected from the group consisting of SiH 4 , Si 2 H 6, and Si 3 H 8 . Method of preparation. 제11항에 있어서, 상기 도핑 가스는 BCl3 및 B2H6 로 이루어지는 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.The method of claim 11, wherein the doping gas is at least one selected from the group consisting of BCl 3 and B 2 H 6 . 제11항에 있어서, 상기 예비 제2 플로팅 게이트 전극을 형성하는 공정에서 도핑된 불순물의 확산 방지를 위하여 탄소를 포함하는 가스를 함께 유입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. 12. The method of claim 11, wherein a gas containing carbon is introduced together to prevent diffusion of doped impurities in the process of forming the preliminary second floating gate electrode. 제14항에 있어서, 상기 탄소를 포함하는 가스는 C2H4 및 CH3SiH3 로 이루어지는 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. The method of claim 14, wherein the carbon-containing gas is at least one selected from the group consisting of C 2 H 4 and CH 3 SiH 3 .
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