KR20090131733A - Method for manufacturing semiconductor package - Google Patents

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KR20090131733A
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김봉찬
정동진
이서원
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앰코 테크놀로지 코리아 주식회사
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Abstract

PURPOSE: A method for manufacturing a semiconductor package is provided to exclude a separate wire bonding process by electrically connecting a conductive line of a wafer to a conductive pattern of a substrate. CONSTITUTION: A wafer(10) before back grinding is provided. A trench(14) is formed according to a sawing line of each semiconductor chip of the wafer. A protective film(16) is deposited to an inner part of the trench and a top surface of the semiconductor chip. A conductive line forming hole(18) is formed by removing a part of the protective film. A conductive line(20) is formed by filling a conductive metal inside the conductive line forming hole. A rear surface of the wafer is back-grinded. The sawing process is performed according to the sawing line of the wafer.

Description

반도체 패키지 제조 방법{Method for manufacturing semiconductor package}Method for manufacturing semiconductor package

본 발명은 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼의 소잉영역에 각 반도체 칩과 전기적 신호 교환 가능하게 연결되는 전기전도라인을 미리 형성하여 기판과 전기적으로 연결시킨 구조의 웨이퍼 레벨 패키지로서, 별도의 와이어 본딩 공정을 배제할 수 있고, 스택 패키지 구현에 유리한 구조를 갖는 반도체 패키지 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package, and more particularly, to a wafer level package having a structure in which an electrically conductive line connected to each semiconductor chip so as to be electrically exchangeable with each semiconductor chip is formed in advance and electrically connected to a substrate. In addition, the present invention relates to a method of manufacturing a semiconductor package having a structure that may exclude a separate wire bonding process and is advantageous for implementing a stack package.

최근 반도체소자의 소형화 추세에 부응하는 웨이퍼 레벨 패키지가 개발되어 왔으며, 웨이퍼에서 소잉된 반도체 칩 하나하나를 패키징하는 기존 방식과는 달리, 반도체 칩이 소잉되지 않은 상태에서 패키징이 이루어지기 때문에 공정수 단축 및 칩 스케일에 가까운 패키지 구현이 가능한 잇점이 있다.In recent years, wafer-level packages have been developed to meet the trend of miniaturization of semiconductor devices, and unlike conventional methods of packaging every single semiconductor chip that has been sawed from the wafer, the number of processes is reduced since the packaging is performed without the semiconductor chips being sawed. In addition, it is possible to implement a package close to the chip scale.

즉, 웨이퍼 레벨 패키지는 웨이퍼상의 각 반도체 칩에 절연물질을 입히고, 반도체 칩의 본딩패드로부터 연장되는 배선을 형성하는 등의 단순한 공정으로 패키징이 이루어짐으로써, 기존의 반도체 패키지에 비하여 그 제조 공정수가 단축되고, 별도의 배선연결용 와이어 등이 필요없어 원가절감을 실현할 수 있다.That is, the wafer-level package is packaged in a simple process such as coating an insulating material on each semiconductor chip on the wafer and forming a wiring extending from the bonding pad of the semiconductor chip, thereby reducing the number of manufacturing processes compared to the conventional semiconductor package. In addition, cost savings can be realized by eliminating the need for a separate wiring connection wire or the like.

특히, 웨이퍼 레벨 패키지는 반도체 칩과 거의 동일한 크기의 패키지 제조가 가능하여 칩스케일 패키지(Chip Scale Package; CSP) 방식의 패키지에 비하여 그 크기를 더욱 줄일 수 있는 잇점이 있다.In particular, the wafer-level package can be manufactured in a package almost the same size as the semiconductor chip has the advantage that the size can be further reduced compared to the chip scale package (CSP) package.

이러한 장점에도 불구하고, 여러개의 웨이퍼 레벨 패키지를 적층시켜 스택 패키지로 적용하는데 어려움이 있다.Despite these advantages, it is difficult to stack several wafer level packages and apply them as a stack package.

이에, 웨이퍼 레벨 패키지를 적층 칩 패키지(Stack Chip Package)를 구현할 수 있는 유사한 종류의 패키지로서, 관통 실리콘 비아(Through silicon via)를 이용한 적층 칩 패키지가 제안되었다.Accordingly, a stacked chip package using through silicon vias has been proposed as a similar kind of package capable of implementing a stacked chip package as a wafer level package.

즉, 웨이퍼 상태의 각 반도체 칩 내에 관통 실리콘 비아를 형성해서 상기 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 구조의 적층 칩 패키지가 제안되어 왔다.That is, a stacked chip package has been proposed to form through silicon vias in each semiconductor chip in a wafer state so that physical and electrical connections between the chips are made vertically by the through silicon vias.

그러나, 관통 실리콘 비아를 형성하는 과정에서 웨이퍼를 견고하게 지지할 수 있는 고가의 웨이퍼 서포트 시스템(Wafer Support System)이 사용되기 때문에 그 제조 비용이 크게 상승하는 단점이 있다.However, since an expensive wafer support system that can firmly support the wafer in the process of forming through silicon vias is used, the manufacturing cost is greatly increased.

본 발명은 상기와 같은 점을 감안하여 웨이퍼의 소잉영역에 각 반도체 칩과 전기적 신호 교환 가능하게 연결되는 전기전도라인을 미리 형성하고, 이 전기전도 라인들을 기판의 전도성패턴과 전기적으로 연결시킨 구조의 웨이퍼 레벨 패키지를 제공하고자 한 것으로서, 별도의 와이어 본딩 공정을 배제할 수 있고, 기존의 관통 실리콘 비아 및 웨이퍼 서포트 시스템을 이용하지 않고도 스택 패키지를 손쉽게 구현할 수 있도록 한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION In view of the above, the present invention has a structure in which an electrically conductive line connected to each semiconductor chip so as to be electrically exchangeable with each semiconductor chip is formed in advance in a sawing area of a wafer, and the electrically conductive lines are electrically connected to a conductive pattern of a substrate. To provide a wafer-level package, it is possible to eliminate a separate wire bonding process, and to provide a semiconductor package manufacturing method for easily implementing a stack package without using a conventional through silicon via and wafer support system. There is this.

상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 백그라인딩 이전의 웨이퍼 제공 단계와; 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성하는 단계와; 상기 반도체 칩의 상면 및 트렌치의 내부에 걸쳐 보호막을 증착하는 단계와; 상기 보호막의 일부를 제거하여 전기전도라인 형성홀을 형성하되, 서로 인접하는 반도체 칩의 본딩패드로부터 상기 트렌치의 상부까지 연장되는 수평홀과, 각 수평홀로부터 상기 트렌치의 바닥면까지 독립적인 공간으로 관통된 수직홀로 이루어진 전기전도라인 형성홀을 형성하는 단계와; 상기 전기전도라인 형성홀내에 전도성 금속을 도금 또는 충진하여, 상기 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전기전도라인을 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 트렌치내의 전기전도라인의 하단이 외부로 노출될 때까지 백그라인딩하는 단계와; 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하여, 측면이 보호막으로 둘러싸인 구조의 반도체 칩을 개개 단위로 분리시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.One embodiment of the present invention for achieving the above object comprises the steps of: providing a wafer before backgrinding; Forming a trench along a sawing line of each semiconductor chip of the wafer; Depositing a protective film over the upper surface of the semiconductor chip and the inside of the trench; A portion of the passivation layer is removed to form a conductive line forming hole, and a horizontal hole extending from a bonding pad of a semiconductor chip adjacent to each other to an upper portion of the trench and an independent space from each horizontal hole to a bottom surface of the trench. Forming a conductive line forming hole formed of a vertical hole therethrough; Plating or filling a conductive metal in the conductive line forming hole to form an conductive line from the bonding pad of the semiconductor chip to the bottom surface of the trench; Backgrinding the back surface of the wafer, but backgrinding until the bottom of the conductive line in the trench is exposed to the outside; Performing a sawing along the sawing line of the wafer to separate the semiconductor chips each having a structure surrounded by a passivation layer in individual units; It provides a method for manufacturing a semiconductor package comprising a.

상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 백그라인딩 이전의 웨이퍼 제공 단계와; 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성하는 단계와; 상기 반도체 칩의 상면 및 트렌치의 내부에 걸쳐 보호막을 증착하는 단계와; 상기 보호막의 일부를 제거하여 전기전도라인 형성홀을 형성하되, 서로 인접하는 반도체 칩의 본딩패드로부터 상기 트렌치의 상부까지 연장되는 수평홀과, 각 수평홀로부터 상기 트렌치의 바닥면까지 하나의 공간으로 관통된 수직홀로 이루어진 전기전도라인 형성홀을 형성하는 단계와; 상기 전기전도라인 형성홀내에 전도성 금속을 도금 또는 충진하여, 상기 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전기전도라인을 형성하는 단계와; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 트렌치내의 전기전도라인의 하단이 외부로 노출될 때까지 백그라인딩하는 단계와; 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하여, 측면이 전기전도라인으로 둘러싸인 구조의 반도체 칩을 개개 단위로 분리시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.Another embodiment of the present invention for achieving the above object comprises the steps of: providing a wafer before backgrinding; Forming a trench along a sawing line of each semiconductor chip of the wafer; Depositing a protective film over the upper surface of the semiconductor chip and the inside of the trench; A portion of the passivation layer is removed to form a conductive line forming hole, and a horizontal hole extending from a bonding pad of a semiconductor chip adjacent to each other to an upper portion of the trench and a space from each horizontal hole to a bottom surface of the trench. Forming a conductive line forming hole formed of a vertical hole therethrough; Plating or filling a conductive metal in the conductive line forming hole to form an conductive line from the bonding pad of the semiconductor chip to the bottom surface of the trench; Backgrinding the back surface of the wafer, but backgrinding until the bottom of the conductive line in the trench is exposed to the outside; Performing a sawing along the sawing line of the wafer to separate the semiconductor chips each having a structure surrounded by a conductive line on each side thereof; It provides a method for manufacturing a semiconductor package comprising a.

바람직한 구현예로서, 상기 반도체 칩을 기판에 탑재시키되, 상기 트렌치내의 전기전도라인 하단끝을 기판의 전도성패턴에 전기적으로 접촉시키며 탑재하는 단계와; 상기 기판의 저면에 형성된 볼랜드에 입출력단자를 융착시키는 단계; 를 더 포함하는 것을 특징으로 한다.In a preferred embodiment, the semiconductor chip is mounted on a substrate, the lower end of the conductive line in the trench electrically contacting the conductive pattern of the substrate; Fusing an input / output terminal to a ball land formed on a bottom surface of the substrate; It characterized in that it further comprises.

다른 바람직한 구현예로서, 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성한 후, 서로 인접하는 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전도성 금속을 도금 또는 충진시켜 전기전도라인을 바로 형성할 수 있는 것을 특징으로 한다.In another preferred embodiment, a trench is formed along a sawing line of each semiconductor chip of the wafer, and then electrically conductive lines are immediately formed by plating or filling a conductive metal from bonding pads of adjacent semiconductor chips to the bottom surface of the trench. It can be characterized by.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.Through the above problem solving means, the present invention can provide the following effects.

웨이퍼의 소잉영역에 각 반도체 칩과 전기적 신호 교환 가능하게 연결되는 전기전도라인을 미리 형성하고, 이 전기전도라인들을 기판의 전도성패턴과 전기적으로 연결시킴으로써, 별도의 와이어 본딩 공정을 배제할 수 있고, 기존의 관통 실리콘 비아 및 웨이퍼 서포트 시스템을 이용하지 않고도 웨이퍼 레벨 패키지를 손쉽게 구현할 수 있다.By forming a conductive line connected to each semiconductor chip so as to exchange electrical signals with each other in the sawing area of the wafer, and electrically connecting the conductive lines with a conductive pattern of the substrate, a separate wire bonding process can be eliminated. Wafer-level packages can be easily implemented without using traditional through-silicon vias and wafer support systems.

또한, 본 발명의 패키지에 형성된 전기전도라인을 서로 접촉시키면서 상하 또는 좌우로 패키지를 용이하게 적층시킬 수 있다.In addition, the package can be easily stacked vertically or horizontally while contacting the conductive lines formed in the package of the present invention.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 웨이퍼 레벨에서 별도의 와이어 본딩 공정 내지 관통 실리콘 비아(TSV) 등을 형성하지 않고 패키지를 제조한 점, 제조된 패키지를 상하좌우 방향으로 적층할 수 있는 구조 등에 특징이 있으며, 이러한 특징을 갖는 본 발명의 반도체 패키지 제조 방법에 대한 각 실시예를 살펴보면 다음과 같다.The present invention is characterized in that the package is manufactured without forming a separate wire bonding process or through-silicon via (TSV) at the wafer level, and the structure in which the manufactured package can be stacked in the vertical, vertical, and horizontal directions. Looking at each embodiment of the semiconductor package manufacturing method of the present invention having as follows.

제1실시예First embodiment

첨부한 도 1은 본 발명에 따른 반도체 패키지 제조 방법에 대한 제1실시예를 순서대로 나타낸 단면도이다.1 is a cross-sectional view sequentially illustrating a first embodiment of a method of manufacturing a semiconductor package according to the present invention.

먼저, 백그라인딩 이전의 웨이퍼(10)가 제공된다.First, the wafer 10 before backgrinding is provided.

다음으로, 상기 웨이퍼(10)의 각 반도체칩(12)의 소잉라인을 따라 트렌치(14)를 형성한다.Next, trenches 14 are formed along the sawing lines of the semiconductor chips 12 of the wafer 10.

즉, 상기 웨이퍼(10)는 다수의 반도체 칩(12)이 가로 및 세로방향으로 집약된 것으로서, 각 반도체 칩(12)의 경계부에 있는 소잉라인을 따라 일정한 깊이의 트렌치(14)를 에칭 또는 소잉장치 등을 이용하여 형성한다.That is, the wafer 10 is a plurality of semiconductor chips 12 are concentrated in the horizontal and vertical direction, etching or sawing a trench 14 of a constant depth along the sawing line at the boundary of each semiconductor chip 12 It forms using an apparatus etc.

이어서, 상기 반도체 칩(12)의 상면 및 상기 트렌치(14)의 내부(벽면 및 바닥면)에 걸쳐 PI 재질과 같은 폴리머를 화학적 증착하여 보호막(16)을 형성한다.Subsequently, a protective film 16 is formed by chemically depositing a polymer such as a PI material over the upper surface of the semiconductor chip 12 and the inside of the trench 14 (wall and bottom surfaces).

연이어, 상기 보호막(16)의 일부를 제거하여 전기전도라인 형성홀(18)을 형성하는 단계가 진행된다.Subsequently, a portion of the protective film 16 is removed to form the conductive line forming hole 18.

보다 상세하게는, 상기 반도체 칩(12)의 상면과 상기 트렌치(14)는 보호막(16)으로 증착된 상태인 바, 이 보호막(16)을 관통시키면서 서로 인접하는 반도체 칩(12)의 본딩패드로부터 상기 트렌치(14)의 상부까지 수평홀(18a)을 먼저 형성하고, 연이어 상기 수평홀(18a)로부터 상기 트렌치(14)의 바닥면까지 수직홀(18b)을 관통 형성한다.In more detail, the upper surface of the semiconductor chip 12 and the trench 14 are in a state of being deposited by the passivation layer 16. The bonding pads of the semiconductor chips 12 adjoining each other while penetrating the passivation layer 16. A horizontal hole 18a is first formed from the horizontal hole 18a to the upper portion of the trench 14, and subsequently, a vertical hole 18b is penetrated from the horizontal hole 18a to the bottom surface of the trench 14.

이때, 상기 수평홀(18a)로부터 트렌치(14)의 바닥면까지 관통되는 수직홀(18b)은 트렌치(14)내에 증착된 보호막(16)내에서 독립적인 공간을 이루며 관통 형성된다.At this time, the vertical hole 18b penetrating from the horizontal hole 18a to the bottom surface of the trench 14 is formed through an independent space in the protective film 16 deposited in the trench 14.

다음으로, 상기 수평홀(18a)과 수직홀(18b)로 이루어진 전기전도라인 형성홀(18)내에 전도성 금속을 도금 또는 충진함으로써, 상기 반도체 칩(12)의 본딩패드로부터 트렌치(14)의 바닥면까지 전기전도라인(20)이 형성된다.Next, the conductive metal is plated or filled in the conductive line forming hole 18 formed of the horizontal hole 18a and the vertical hole 18b to form the bottom of the trench 14 from the bonding pad of the semiconductor chip 12. The conductive line 20 is formed to the surface.

이어서, 상기 웨이퍼(10)의 후면을 백그라인딩하되, 상기 트렌치(14)내의 전기전도라인(20)의 하단이 외부로 노출될 때까지 백그라인딩을 실시하고, 연이어 상기 웨이퍼(10)의 소잉라인을 따라 소잉을 실시함으로써, 전기전도라인(20)을 갖는 개개의 반도체 칩(12)으로 분리된다.Subsequently, the backside of the wafer 10 is backgrinded, and the backgrinding is performed until the lower end of the conductive line 20 in the trench 14 is exposed to the outside, followed by a sawing line of the wafer 10. By sawing along this, it isolate | separates into the individual semiconductor chip 12 which has the electrically conductive line 20. FIG.

소잉된 개개의 반도체 칩(12) 구조를 보면, 반도체 칩(12)의 상면 및 측면이 보호막(16)으로 둘러싸인 구조이면서, 전기전도라인 형성홀(18)의 수평홀(18a)에 충진된 전기전도라인(20)의 상부가 외부로 노출된 구조를 갖는다.In the sawed individual semiconductor chip 12 structure, the top and side surfaces of the semiconductor chip 12 are surrounded by the protective film 16, and the electric charges filled in the horizontal holes 18a of the conductive line forming holes 18 are used. An upper portion of the conductive line 20 is exposed to the outside.

이어서, 기판(22)에 반도체 칩(12)을 탑재하는 공정이 진행될 수 있다.Subsequently, a process of mounting the semiconductor chip 12 on the substrate 22 may proceed.

이때, 상기와 같이 개개 단위로 소잉된 반도체 칩(12)을 기판(22)에 실장할 수 있지만, 소잉 이전의 웨이퍼(10)를 기판(22)에 직접 실장할 수 있다.At this time, the semiconductor chips 12 sawed in individual units as described above may be mounted on the substrate 22, but the wafer 10 before sawing may be directly mounted on the substrate 22.

물론, 소잉 이전의 웨이퍼(10)를 기판(22)에 실장한 경우, 상기 기판(22)의 각 반도체 패키지영역라인과, 이 기판(22)에 실장된 웨이퍼(10)의 각 소잉라인을 따라 소잉이 동시에 진행되어, 개개 단위의 반도체 칩(12)으로 분리되는 동시에 기판(22)도 개개 단위의 패키지로 분리되어진다.Of course, when the wafer 10 before sawing is mounted on the substrate 22, the semiconductor package region lines of the substrate 22 and along the sawing lines of the wafer 10 mounted on the substrate 22 are formed. The sawing proceeds simultaneously to separate the semiconductor chips 12 in individual units and the substrate 22 in separate packages.

이와 같이, 상기 반도체 칩(12)을 기판(22)에 탑재시키되, 상기 트렌치(14)내의 전기전도라인(20) 하단끝을 기판(22)의 전도성패턴에 전기적으로 접촉시키며 탑재하고, 상기 기판(22)의 저면에 형성된 볼랜드에 입출력단자인 솔더볼(24)을 융 착시킴으로써, 본 발명의 웨이퍼 레벨 패키지(100)가 완성된다.As described above, the semiconductor chip 12 is mounted on the substrate 22, and the lower end of the conductive line 20 in the trench 14 is mounted in electrical contact with the conductive pattern of the substrate 22. By welding the solder balls 24 serving as input / output terminals to the ball lands formed on the bottom surface of 22, the wafer level package 100 of the present invention is completed.

한편, 제1실시예에 따른 웨이퍼 레벨 패키지(100)의 기판(22)에 융착된 솔더볼(24)의 하단을 동일한 웨이퍼 레벨 패키지(100)의 전기전도라인(20) 상단에 융착시킴으로써, 제1실시예에 따른 웨이퍼 레벨 패키지(100)를 상하로 적층 구성할 수 있다.Meanwhile, the first lower end of the solder ball 24 fused to the substrate 22 of the wafer level package 100 according to the first embodiment is fused to the upper end of the conductive line 20 of the same wafer level package 100. The wafer level package 100 according to the embodiment may be stacked up and down.

제2실시예Second embodiment

첨부한 도 2는 본 발명에 따른 반도체 패키지 제조 방법에 대한 제2실시예를 순서대로 나타낸 단면도이다.2 is a cross-sectional view sequentially showing a second embodiment of a method of manufacturing a semiconductor package according to the present invention.

제1실시예와 같이, 백그라인딩 이전의 웨이퍼(10)를 구비하고, 이 웨이퍼(10)의 각 반도체 칩(12)의 소잉라인을 따라 트렌치(14)를 형성하며, 상기 반도체 칩(12)의 상면 및 상기 트렌치(14)의 내부(벽면 및 바닥면)에 걸쳐 PI 재질과 같은 폴리머를 화학적 증착하여 보호막(16)을 형성한다.As in the first embodiment, a wafer 10 is provided before backgrinding, and trenches 14 are formed along the sawing line of each semiconductor chip 12 of the wafer 10, and the semiconductor chip 12 A protective film 16 is formed by chemically depositing a polymer such as a PI material over the upper surface of the trench and the inside of the trench 14 (wall and bottom).

이어서, 상기 보호막(16)의 일부를 제거하여 전기전도라인 형성홀(18)을 형성하는 단계가 제1실시예와 다른 방식으로 진행된다.Subsequently, the forming of the conductive line forming hole 18 by removing a part of the protective film 16 is performed in a manner different from that of the first embodiment.

즉, 상기 반도체 칩(12)의 상면과 상기 트렌치(14)는 보호막(16)으로 증착된 상태인 바, 이 보호막(16)을 관통시키면서 서로 인접하는 반도체 칩(12)의 본딩패드로부터 상기 트렌치(14)의 상부까지 수평홀(18a)을 먼저 형성하고, 연이어 상기 수평홀(18a)로부터 상기 트렌치(14)의 바닥면까지 하나의 공간으로 이루어진 수직홀(18b)을 관통 형성한다.That is, the upper surface of the semiconductor chip 12 and the trench 14 are in a state of being deposited by the passivation layer 16, and the trenches are bonded to the trench pads of the semiconductor chip 12 adjacent to each other while penetrating the passivation layer 16. A horizontal hole 18a is first formed up to an upper portion of the 14, followed by a vertical hole 18b formed through a single space from the horizontal hole 18a to the bottom surface of the trench 14.

다음으로, 상기 전기전도라인 형성홀(18)내에 전도성 금속을 도금 또는 충진하되, 상기 반도체 칩(12)의 본딩패드로부터 트렌치(14)의 상부까지 이어진 수평홀(18a)내에는 전도성 금속이 도금 내지 충진되는 동시에 이 수평홀(18a)로부터 트렌치(14)의 바닥면까지 하나의 공간을 이루는 수직홀(18b)내에 전도성 금속을 도금 또는 충진함으로써, 상기 반도체 칩(12)의 본딩패드로부터 트렌치(14)의 바닥면까지 전기전도라인(20)이 형성된다.Next, the conductive metal is plated or filled in the conductive line forming hole 18, and the conductive metal is plated in the horizontal hole 18a extending from the bonding pad of the semiconductor chip 12 to the upper portion of the trench 14. Or the conductive metal is plated or filled in the vertical hole 18b which forms a space from the horizontal hole 18a to the bottom surface of the trench 14 at the same time, and fills the trench from the bonding pad of the semiconductor chip 12. The conductive line 20 is formed to the bottom of the 14.

이어서, 상기 웨이퍼(10)의 후면을 백그라인딩하되, 상기 트렌치(14)의 수직홀(18b)내의 전기전도라인(20)의 하단이 외부로 노출될 때까지 백그라인딩을 실시하고, 연이어 상기 웨이퍼(10)의 소잉라인을 따라 소잉을 실시함으로써, 전기전도라인(20)을 갖는 개개의 반도체 칩(12)으로 분리된다.Subsequently, the backside of the wafer 10 is backgrinded, and backgrinding is performed until the lower end of the conductive line 20 in the vertical hole 18b of the trench 14 is exposed to the outside. By sawing along the sawing line of (10), it is separated into individual semiconductor chips 12 having the electrically conductive lines 20.

소잉된 개개의 반도체 칩(12) 구조를 보면, 반도체 칩(10)의 상면 및 측면이 전기전도라인(20)으로 둘러싸인 구조 즉, 전기전도라인 형성홀(18)의 수평홀(18a)에 충진된 전기전도라인(20)과 수직홀(18b)내에 충진된 전기전도라인(20)이 각각 상면 및 측면을 통해 외부로 노출된 구조를 갖는다.In the sawed individual semiconductor chip 12 structure, the upper and side surfaces of the semiconductor chip 10 are surrounded by the conductive lines 20, that is, the horizontal holes 18a of the conductive line forming holes 18 are filled. The conductive lines 20 and the conductive lines 20 filled in the vertical holes 18b are exposed to the outside through the top and side surfaces, respectively.

이어서, 기판(22)에 반도체 칩(12)을 탑재하는 공정이 진행될 수 있다.Subsequently, a process of mounting the semiconductor chip 12 on the substrate 22 may proceed.

마찬가지로, 상기와 같이 개개 단위로 소잉된 반도체 칩(12)을 기판(22)에 실장할 수 있지만, 소잉 이전의 웨이퍼(10)를 기판(22)에 실장한 경우 상기 기판(22)의 각 반도체 패키지영역라인과, 이 기판(22)에 실장된 웨이퍼(10)의 각 소잉라인을 따라 소잉이 동시에 진행되어, 개개 단위의 반도체 칩(12)으로 분리되는 동시에 기판(22)도 개개 단위의 패키지로 분리되어진다.Similarly, the semiconductor chips 12 sawed in individual units as described above can be mounted on the substrate 22. However, when the wafer 10 before sawing is mounted on the substrate 22, each semiconductor of the substrate 22 is mounted. The sawing proceeds simultaneously along the package area line and each sawing line of the wafer 10 mounted on the substrate 22 to be separated into individual semiconductor chips 12, and the substrate 22 is also packaged individually. To be separated.

이와 같이, 상기 반도체 칩(12)을 기판(22)에 탑재시키되, 상기 트렌치(14)내의 전기전도라인(20) 하단끝을 기판(22)의 전도성패턴에 전기적으로 접촉시키며 탑재하고, 상기 기판(22)의 저면에 형성된 볼랜드에 입출력단자인 솔더볼(24)을 융착시킴으로써, 제2실시예에 따른 본 발명의 웨이퍼 레벨 패키지(200)가 완성된다.As described above, the semiconductor chip 12 is mounted on the substrate 22, and the lower end of the conductive line 20 in the trench 14 is mounted in electrical contact with the conductive pattern of the substrate 22. By welding the solder balls 24 serving as input / output terminals to the ball lands formed on the bottom surface of 22, the wafer level package 200 of the present invention according to the second embodiment is completed.

한편, 제2실시예에 따른 웨이퍼 레벨 패키지(200)의 기판(22)에 융착된 솔더볼(24)의 하단을 동일한 웨이퍼 레벨 패키지(200)의 전기전도라인(20)에 융착시켜 상하로 적층 구성할 수 있고, 특히 측면으로 노출된 전기전도라인(20)끼리 접촉시키면서 좌우로 적층 구성할 수도 있다.Meanwhile, the lower end of the solder ball 24 fused to the substrate 22 of the wafer level package 200 according to the second embodiment is fused to the conductive lines 20 of the same wafer level package 200 to be stacked up and down. In particular, the conductive lines 20 exposed to the side may be laminated to the left and right while in contact with each other.

제3실시예Third embodiment

첨부한 도 3은 본 발명에 따른 반도체 패키지 제조 방법에 대한 3실시예를 순서대로 나타낸 단면도이다.3 is a cross-sectional view sequentially showing three embodiments of a method of manufacturing a semiconductor package according to the present invention.

제3실시예에 따른 웨이퍼 레벨 패키지(300)는 제2실시예의 구조와 동일하고, 그 제조 방법에서 다소 차이가 있다.The wafer level package 300 according to the third embodiment is the same as the structure of the second embodiment, and differs slightly in its manufacturing method.

즉, 제2실시예에 따르면 백그라인딩 이전의 웨이퍼(10)를 구성하고 있는 각 반도체 칩(12)의 소잉라인을 따라 트렌치(14)를 형성한 후, 상기 반도체 칩(12)의 상면 및 상기 트렌치(14)의 내부(벽면 및 바닥면)에 걸쳐 PI 재질과 같은 폴리머를 화학적 증착하여 보호막(16)을 형성하였지만, 제3실시예에 따르면 보호막을 형성하는 공정을 배제한 채, 상기 웨이퍼(10)의 각 반도체 칩(12)의 소잉라인을 따라 트렌치(14)를 형성한 후, 서로 인접하는 반도체 칩(12)의 본딩패드로부터 트렌치(14) 의 바닥면까지 전도성 금속을 도금 또는 충진시켜 전기전도라인(20)을 바로 형성할 수 있다.That is, according to the second embodiment, after the trenches 14 are formed along the sawing lines of the semiconductor chips 12 constituting the wafer 10 before the backgrinding, the upper surface of the semiconductor chips 12 and the Although the protective film 16 was formed by chemically depositing a polymer such as a PI material over the inside of the trench 14 (wall and bottom), according to the third embodiment, the wafer 10 was excluded, except for the process of forming the protective film. After the trenches 14 are formed along the sawing lines of the respective semiconductor chips 12, the conductive metal is plated or filled from the bonding pads of the semiconductor chips 12 adjacent to each other to the bottom surface of the trenches 14. The conductive line 20 can be formed immediately.

제3실시예에 따른 반도체 칩(12)의 구조를 보면, 제2실시예와 같이 반도체 칩(12)의 상면 및 측면이 전기전도라인(20)으로 둘러싸인 구조 즉, 전기전도라인 형성홀(18)의 수평홀(18a)에 충진된 전기전도라인(20)과 수직홀(18b)내에 충진된 전기전도라인(20)이 각각 상면 및 측면을 통해 외부로 노출된 구조를 갖는다.Referring to the structure of the semiconductor chip 12 according to the third embodiment, as shown in the second embodiment, the top and side surfaces of the semiconductor chip 12 are surrounded by the conductive lines 20, that is, the conductive line forming holes 18. The conductive line 20 filled in the horizontal hole 18a and the conductive line 20 filled in the vertical hole 18b are exposed to the outside through the top and side surfaces, respectively.

이와 같이, 제3실시예에 따른 반도체 칩(12)을 기판(22)에 탑재시키되, 상기 트렌치(14)내의 전기전도라인(20) 하단끝을 기판(22)의 전도성패턴에 전기적으로 접촉시키며 탑재하고, 상기 기판(22)의 저면에 형성된 볼랜드에 입출력단자인 솔더볼(24)을 융착시킴으로써, 본 발명의 제3실시예에 따른 웨이퍼 레벨 패키지(300)가 완성된다.As such, the semiconductor chip 12 according to the third embodiment is mounted on the substrate 22, and the lower end of the conductive line 20 in the trench 14 is electrically contacted with the conductive pattern of the substrate 22. The wafer-level package 300 according to the third embodiment of the present invention is completed by mounting and welding the solder balls 24 serving as input / output terminals to the ball lands formed on the bottom surface of the substrate 22.

한편, 제3실시예에 따른 웨이퍼 레벨 패키지(300)의 기판(22)에 융착된 솔더볼(24)의 하단을 동일한 웨이퍼 레벨 패키지(300)의 전기전도라인(20)의 상단에 융착시켜 상하로 적층 구성할 수 있고, 특히 측면으로 노출된 전기전도라인(20)끼리 접촉시키면서 좌우로 적층 구성할 수도 있다.Meanwhile, the lower end of the solder ball 24 fused to the substrate 22 of the wafer level package 300 according to the third embodiment is fused to the upper end of the electric conduction line 20 of the same wafer level package 300 to move up and down. The laminated structure can be constructed, and in particular, the conductive lines 20 exposed to the sides can be laminated to the left and right while being in contact with each other.

도 1은 본 발명에 따른 반도체 패키지 제조 방법에 대한 제1실시예를 순서대로 나타낸 단면도,1 is a cross-sectional view sequentially showing a first embodiment of a method for manufacturing a semiconductor package according to the present invention;

도 2는 본 발명에 따른 반도체 패키지 제조 방법에 대한 제2실시예를 순서대로 나타낸 단면도,2 is a cross-sectional view sequentially showing a second embodiment of a method for manufacturing a semiconductor package according to the present invention;

도 3은 본 발명에 따른 반도체 패키지 제조 방법에 대한 3실시예를 순서대로 나타낸 단면도.3 is a cross-sectional view sequentially showing a third embodiment of a method for manufacturing a semiconductor package according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 웨이퍼 12 : 반도체 칩10 wafer 12 semiconductor chip

14 : 트렌치 16 : 보호막14 trench 16: shield

18 : 전기전도라인 형성홀 18a : 수평홀18: electric conductive line forming hole 18a: horizontal hole

18b : 수직홀 20 : 전기전도라인18b: vertical hole 20: electric conduction line

22 : 기판 24 : 솔더볼22: substrate 24: solder ball

100, 200, 300 : 웨이퍼 레벨 패키지100, 200, 300: wafer level package

Claims (4)

백그라인딩 이전의 웨이퍼 제공 단계와;Providing a wafer prior to backgrinding; 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성하는 단계와;Forming a trench along a sawing line of each semiconductor chip of the wafer; 상기 반도체 칩의 상면 및 트렌치의 내부에 걸쳐 보호막을 증착하는 단계와;Depositing a protective film over the upper surface of the semiconductor chip and the inside of the trench; 상기 보호막의 일부를 제거하여 전기전도라인 형성홀을 형성하되, 서로 인접하는 반도체 칩의 본딩패드로부터 상기 트렌치의 상부까지 연장되는 수평홀과, 각 수평홀로부터 상기 트렌치의 바닥면까지 독립적인 공간으로 관통된 수직홀로 이루어진 전기전도라인 형성홀을 형성하는 단계와;A portion of the passivation layer is removed to form a conductive line forming hole, and a horizontal hole extending from a bonding pad of a semiconductor chip adjacent to each other to an upper portion of the trench and an independent space from each horizontal hole to a bottom surface of the trench. Forming a conductive line forming hole formed of a vertical hole therethrough; 상기 전기전도라인 형성홀내에 전도성 금속을 도금 또는 충진하여, 상기 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전기전도라인을 형성하는 단계와;Plating or filling a conductive metal in the conductive line forming hole to form an conductive line from the bonding pad of the semiconductor chip to the bottom surface of the trench; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 트렌치내의 전기전도라인의 하단이 외부로 노출될 때까지 백그라인딩하는 단계와;Backgrinding the back surface of the wafer, but backgrinding until the bottom of the conductive line in the trench is exposed to the outside; 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하여, 측면이 보호막으로 둘러싸인 구조의 반도체 칩을 개개 단위로 분리시키는 단계;Performing a sawing along the sawing line of the wafer to separate the semiconductor chips each having a structure surrounded by a passivation layer in individual units; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.Semiconductor package manufacturing method comprising a. 백그라인딩 이전의 웨이퍼 제공 단계와; Providing a wafer prior to backgrinding; 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성하는 단계와;Forming a trench along a sawing line of each semiconductor chip of the wafer; 상기 반도체 칩의 상면 및 트렌치의 내부에 걸쳐 보호막을 증착하는 단계와;Depositing a protective film over the upper surface of the semiconductor chip and the inside of the trench; 상기 보호막의 일부를 제거하여 전기전도라인 형성홀을 형성하되, 서로 인접하는 반도체 칩의 본딩패드로부터 상기 트렌치의 상부까지 연장되는 수평홀과, 각 수평홀로부터 상기 트렌치의 바닥면까지 하나의 공간으로 관통된 수직홀로 이루어진 전기전도라인 형성홀을 형성하는 단계와;A portion of the passivation layer is removed to form a conductive line forming hole, and a horizontal hole extending from a bonding pad of a semiconductor chip adjacent to each other to an upper portion of the trench and a space from each horizontal hole to a bottom surface of the trench. Forming a conductive line forming hole formed of a vertical hole therethrough; 상기 전기전도라인 형성홀내에 전도성 금속을 도금 또는 충진하여, 상기 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전기전도라인을 형성하는 단계와;Plating or filling a conductive metal in the conductive line forming hole to form an conductive line from the bonding pad of the semiconductor chip to the bottom surface of the trench; 상기 웨이퍼의 후면을 백그라인딩하되, 상기 트렌치내의 전기전도라인의 하단이 외부로 노출될 때까지 백그라인딩하는 단계와;Backgrinding the back surface of the wafer, but backgrinding until the bottom of the conductive line in the trench is exposed to the outside; 상기 웨이퍼의 소잉라인을 따라 소잉을 실시하여, 측면이 전기전도라인으로 둘러싸인 구조의 반도체 칩을 개개 단위로 분리시키는 단계; Performing a sawing along the sawing line of the wafer to separate the semiconductor chips each having a structure surrounded by a conductive line on each side thereof; 를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.Semiconductor package manufacturing method comprising a. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 반도체 칩을 기판에 탑재시키되, 상기 트렌치내의 전기전도라인 하단끝을 기판의 전도성패턴에 전기적으로 접촉시키며 탑재하는 단계와; Mounting the semiconductor chip on a substrate, the lower end of the conductive line in the trench electrically contacting the conductive pattern of the substrate; 상기 기판의 저면에 형성된 볼랜드에 입출력단자를 융착시키는 단계; Fusing an input / output terminal to a ball land formed on a bottom surface of the substrate; 를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.Method for manufacturing a semiconductor package further comprising. 청구항 1 또는 2에 있어서, 상기 웨이퍼의 각 반도체칩의 소잉라인을 따라 트렌치를 형성한 후, 서로 인접하는 반도체 칩의 본딩패드로부터 트렌치의 바닥면까지 전도성 금속을 도금 또는 충진시켜 전기전도라인을 바로 형성할 수 있는 것을 특징으로 하는 반도체 패키지 제조 방법.The method of claim 1, wherein the trench is formed along the sawing line of each semiconductor chip of the wafer, and the conductive metal is directly plated or filled from the bonding pads of the adjacent semiconductor chips to the bottom surface of the trench. The semiconductor package manufacturing method characterized by the above-mentioned.
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