KR20090130758A - Semiconductor chip system - Google Patents

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KR20090130758A
KR20090130758A KR1020080056527A KR20080056527A KR20090130758A KR 20090130758 A KR20090130758 A KR 20090130758A KR 1020080056527 A KR1020080056527 A KR 1020080056527A KR 20080056527 A KR20080056527 A KR 20080056527A KR 20090130758 A KR20090130758 A KR 20090130758A
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박윤동
설광수
이승훈
조인성
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삼성전자주식회사
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Abstract

PURPOSE: A semiconductor chip system is provided to recycle a waste current in the normal operation or standby state of a semiconductor chip, thereby minimizing the power consumption. CONSTITUTION: A semiconductor chip system(10) comprises a chip circuit unit(30) and an electric charge recycling unit(50). The chip circuit unit comprises at least one of CPU(Central Processing Unit), a memory, and a semiconductor IC(Integrated Circuit). The electric charge recycling unit recycles a waste current. The electric charge recycling unit comprises an on-chip battery(51) and an electricity storing cluster(55). The on-chip battery and external power supply(20) supply power to the chip circuit unit. The electricity storing cluster is used to concentrate the waste current. The electricity storing cluster is operated in a low-pressure electricity storing mode and high-pressure electricity discharge mode. The electric charge recycling unit comprises a controller. The electric charge recycling unit comprises a blocking unit for preventing the back flow phenomenon of a voltage.

Description

반도체 칩 시스템{Semiconductor chip system} Semiconductor chip system

본 발명은 반도체 칩 시스템에 관한 것으로, 보다 상세하게는 전하를 리사이클링할 수 있는 반도체 집 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip system, and more particularly to a semiconductor collection system capable of recycling charges.

SRAM(static random access memory)과 같은 휘발성 반도체 소자는 소자 내부에 저장된 데이터를 보존하기 위하여 지속적으로 전원이 공급되어야 한다. 또한, LSI 등의 반도체 집적회로나 CPU 등은 스탠바이(stand-by) 상태에서도 처리를 행하고 있던 각 기능을 유지하고, 데이터 손실을 피하기 위해 전원 공급이 지속적으로 이루어져야 한다. Volatile semiconductor devices, such as static random access memory (SRAM), must be powered continuously to preserve data stored within the device. In addition, a semiconductor integrated circuit such as an LSI, a CPU, or the like must maintain each function that is being processed even in a standby state, and supply power continuously to avoid data loss.

이러한 SRAM, LSI, CPU 등은 반도체 기술을 적용하여 반도체 칩 형태로 제작되는데, 이러한 반도체 칩을 구비하는 시스템은 외부의 전원공급수단 예컨대, 배터리에 연결되며, 외부로부터 공급되는 전원을 이용하여 데이터의 입출력, 데이터의 처리 또는 데이터의 보존이 이루어진다. The SRAM, LSI, CPU, etc. are manufactured in the form of a semiconductor chip by applying a semiconductor technology. The system including the semiconductor chip is connected to an external power supply means, for example, a battery, and uses data supplied from an external source to supply data. Input / output, data processing or data storage are performed.

하지만, 휴대 전화나 디지털 카메라 등의 휴대 기기와 같이 배터리로부터 전원을 공급받는 기기나 저전력 소모 구동을 필요로 하는 기기에서는, 이러한 반도체 칩 시스템의 상태 유지를 위한 스탠바이 전류도 문제가 될 수 있다. 따라서, 배터 리 구동시의 연속 사용시간 특성을 향상시키거나 저전력 소모 구동을 위해서는, 전류가 낭비되지 않고 효율적으로 사용될 수 있도록 반도체 칩 시스템을 구성할 필요가 있다.However, in a device powered by a battery such as a mobile phone or a digital camera, or a device requiring low power consumption, a standby current for maintaining the state of the semiconductor chip system may also be a problem. Therefore, in order to improve the continuous use time characteristic when driving a battery or to drive low power consumption, it is necessary to configure a semiconductor chip system so that current can be efficiently used without wasting.

본 발명은 반도체 칩의 통상적인 동작시나 스탠바이시의 칩내 폐전류를 재활용하여, 전력 소모를 최소화할 수 있도록 된 반도체 집 시스템을 제공한다.The present invention provides a semiconductor collection system that can minimize power consumption by recycling the waste current in the chip during normal operation or standby of the semiconductor chip.

본 발명의 실시예에 따른 반도체 칩 시스템은, 칩 회로부와; 전하 리사이클링부;를 포함하며, 상기 전하 리사이클링부는, 외부 전원과 함께 상기 칩 회로부를 위한 전원을 공급하는 온 칩 배터리와; 저압 축전 모드에서는 상기 회로부로부터 들어오는 폐전류를 수집하며, 고압 방전 모드에서는 수집한 전하를 상기 온 칩 배터리로 방출하도록 칩 상에 마련된 축전기;를 포함할 수 있다.A semiconductor chip system according to an embodiment of the present invention, the chip circuit portion; A charge recycling unit, wherein the charge recycling unit includes: an on-chip battery supplying power for the chip circuit unit together with an external power source; The low voltage power storage mode collects the waste current coming from the circuit portion, the high voltage discharge mode may include a capacitor provided on the chip to discharge the collected charge to the on-chip battery.

상기 축전기는, 축전 클러스터를 포함하며, 상기 전하 리사이클링부는, 축전 모드에서 축전 클러스터가 일정 포텐셜로 올라가면 다른 축전 클러스터에서 축전이 이루어지도록 배분하고, 축전 클러스터에 전하가 다 차면 방전 모드로 전환되도록 제어하는 제어기;를 더 포함할 수 있다.The capacitor includes a power storage cluster, and the charge recycling unit distributes the power storage cluster so that power storage is performed in another power storage cluster when the power storage cluster rises to a constant potential in the power storage mode, and controls to switch to the discharge mode when the power storage cluster is full. The controller may further include.

상기 제어기는 상기 온 칩 배터리의 전력을 사용하여 구동될 수 있다.The controller can be driven using the power of the on-chip battery.

상기 칩 회로부와 상기 축전기 사이에 상기 칩 회로부의 하단 전압이 상기 축전기보다 낮게 되어 역류되는 현상을 방지하는 보호기;를 더 포함할 수 있다.And a protector between the chip circuit unit and the capacitor, the lower voltage of the chip circuit unit being lower than that of the capacitor to prevent a reverse flow.

상기 보호기는, nMOS-트랜지스터와; 상기 nMOS-트랜지스터가 상기 칩 회로부와 연결되는 라인과 상기 nMOS-트랜지스터의 게이트 사이에 위치되어, 상기 칩 회로부로부터 폐전류 입력시에 상기 nMOS-트랜지스터의 게이트를 턴-온시키는 버퍼 캐패시터 또는 저항;을 포함할 수 있다.The protector includes an nMOS transistor; A buffer capacitor or a resistor positioned between the line where the nMOS transistor is connected to the chip circuit portion and the gate of the nMOS transistor, to turn on the gate of the nMOS transistor when a closed current is input from the chip circuit portion; It may include.

상기 칩 회로부는, 3차원 스택킹 구조로 형성된 복수의 칩들을 포함하며, 상기 전하 리사이클링부는, 상기 3차원 스택킹 구조로 형성된 칩 회로부와 스택되는 별도의 칩 또는 기판 상에 배치될 수 있다.The chip circuit unit may include a plurality of chips formed in a 3D stacking structure, and the charge recycling unit may be disposed on a separate chip or substrate stacked with the chip circuit unit formed in the 3D stacking structure.

상기 칩 회로부는, CPU, 메모리 및 반도체 집적 회로 중 적어도 어느 하나를 포함할 수 있다.The chip circuit unit may include at least one of a CPU, a memory, and a semiconductor integrated circuit.

도 1은 외부 전원(1)에 전기적으로 연결된 반도체 칩(5)을 개략적으로 보여준다. 도 1을 참조하면, CPU, SRAM, 반도체 집적 회로 등의 다양한 반도체 칩(5)은 외부 전원(1)으로부터 정전압을 공급받아 데이터의 입출력, 데이터의 처리 또는 데이터의 보존 등의 동작이 이루어진다. 1 schematically shows a semiconductor chip 5 electrically connected to an external power source 1. Referring to FIG. 1, various semiconductor chips 5 such as a CPU, an SRAM, and a semiconductor integrated circuit are supplied with a constant voltage from an external power supply 1 to perform operations such as data input / output, data processing, or data storage.

반도체 칩의 동작시나 스탠바이(stand-by)시 버려지는 폐전류가 존재하게 되는데, 본 발명의 실시예에 따른 반도체 칩 시스템은 이러한 폐전류를 재활용하여 전력소모를 최소화할 수 있도록 구성된다.There is a waste current that is discarded during operation or standby of the semiconductor chip. The semiconductor chip system according to the embodiment of the present invention is configured to minimize power consumption by recycling such waste current.

도 2는 본 발명의 일 실시예에 따른 반도체 칩 시스템(10)을 개략적으로 보여준다.2 schematically shows a semiconductor chip system 10 according to an embodiment of the present invention.

도 2를 참조하면, 반도체 칩 시스템(10)은, 칩 회로부(30)와 전하 리사이클 링부(50)를 포함한다.Referring to FIG. 2, the semiconductor chip system 10 includes a chip circuit unit 30 and a charge recycling unit 50.

상기 칩 회로부(30)는, CPU, 메모리(예를 들어, SRAM) 및 반도체 집적 회로(예를 들어, LSI) 중 적어도 어느 하나를 포함할 수 있다. 이외에도 상기 칩 회로부(30)는 다양한 반도체 소자 또는 그 연결 구조를 구비할 수 있다. 여기서, 칩 회로부(30)에서 회로부는 반드시 논리 소자 등으로 이루어진 회로만을 의미하는 것은 아니며, 메모리를 의미할 수도 있으며, 이외에도 다양한 반도체 소자 및 그 연결 구조를 의미할 수 있다.The chip circuit unit 30 may include at least one of a CPU, a memory (eg, SRAM), and a semiconductor integrated circuit (eg, LSI). In addition, the chip circuit unit 30 may include various semiconductor devices or connection structures thereof. Here, in the chip circuit unit 30, the circuit unit does not necessarily mean a circuit made of a logic element or the like, but may also mean a memory, and may also mean various semiconductor elements and a connection structure thereof.

상기 전하 리사이클링부(50)는, 폐전류를 재활용하기 위한 것으로, 온 칩 배터리(On-chip battery:51)와 축전기 예컨대, 축전 클러스터(cluster)(55)를 포함할 수 있다.The charge recycling unit 50 is for recycling the waste current, and may include an on-chip battery 51 and a capacitor, for example, a storage cluster 55.

상기 온 칩 배터리(51)는 정 전원으로서, 외부 전원(20)과 함께 상기 칩 회로부(30)를 위한 전원을 공급한다. 이 온 칩 배터리(51)는 마이크로 고체상태 배터리(Micro solid state battery) 기술로 실현될 수 있다. 상기 온 칩 배터리(51)는 예를 들어, 박막 전지일 수 있다. 마이크로 고체상태 배터리는 고 전압으로 저장해야 하는데, 칩내의 폐전류는 전압이 낮다. 하지만, 상기 축전 클러스터(55)에서 폐전류가 모아지므로 마이크로 고체 상태 배터리로 된 온 칩 배터리(51)를 고전압으로 충전하는 것이 가능하다. The on-chip battery 51 is a constant power supply and supplies power for the chip circuit unit 30 together with an external power supply 20. The on-chip battery 51 may be realized by a micro solid state battery technology. The on chip battery 51 may be, for example, a thin film battery. Micro solid-state batteries need to be stored at high voltages, while the on-chip closed current is low voltage. However, since the waste current is collected in the power storage cluster 55, it is possible to charge the on-chip battery 51 made of a micro solid state battery at a high voltage.

상기 축전 클러스터(55)는 저압 축전 모드(mode) 및 고압 방전 모드로 동작한다. 상기 축전 클러스터(55)는 저압 축전 모드(mode)에서는 상기 칩 회로부(30)로부터 들어오는 폐전류를 수집하며, 고압 방전 모드에서는 수집한 전하를 온 칩 배터리(51)로 방출한다.The power storage cluster 55 operates in a low pressure power storage mode and a high pressure discharge mode. The power storage cluster 55 collects the waste current coming from the chip circuit unit 30 in the low voltage storage mode, and discharges the collected charge to the on-chip battery 51 in the high voltage discharge mode.

상기 축전 클러스터(55)는 병렬 축전기 연결을 직렬 축전기 연결로 전환되어, 저압 충전 모드에서 고압 방전 모드로 스위칭될 필요가 있다. The power storage cluster 55 needs to be switched from a parallel capacitor connection to a series capacitor connection to switch from a low pressure charging mode to a high pressure discharge mode.

이를 위하여, 상기 전하 리사이클링부(50)는, 축전 모드에서 축전 클러스터(55)의 일 축전기가 일정 포텐셜로 올라가면 축전 클러스터(55)의 다른 축전기에서 축전이 이루어지도록 배분하고, 이 축전 클러스터(55)에 전하가 다 차면 방전 모드로 전환되도록 제거하는 제어기(controller:53)를 더 포함할 수 있다. 이때, 상기 제어기(53)는 도 2에 도시된 바와 같이, 전하 리사이클링부(50)를 구비함에 의한 외부 전원(20)에 대한 부가적인 전력 사용을 배제하도록, 온 칩 배터리(51)의 전력을 사용하여 구동될 수 있다. To this end, the charge recycling unit 50, in the power storage mode, when one capacitor of the power storage cluster 55 rises to a certain potential, the power storage cluster 55 distributes so that the power storage is made in another power storage cluster 55, the power storage cluster 55 The controller may further include a controller 53 for removing the charge mode when the charge is full. At this time, the controller 53, as shown in FIG. 2, the power of the on-chip battery 51, so as to exclude the use of additional power to the external power source 20 by having the charge recycling unit 50. Can be driven using.

한편, 상기 전하 리사이클링부(50)는, 상기 칩 회로부(30)와 축전 클러스터(55) 사이에 칩 회로부(30)의 하단 전압이 축전 클러스터(55)보다 낮게 되어 역류되는 현상을 방지하는 보호기(57)를 더 포함할 수 있다.Meanwhile, the charge recycling unit 50 may include a protector that prevents a phenomenon in which the lower voltage of the chip circuit unit 30 is lower than that of the power storage cluster 55 between the chip circuit unit 30 and the power storage cluster 55 so as to prevent backflow. 57) may be further included.

상기 보호기(57)는 칩 회로부(30)로부터 들어오는 폐전류는 상기 축전 클러스터(55)로 전달하며, 칩 회로부(30)의 하단 전압이 축전 클러스터(55)보다 낮을 때, 축전 클러스터(55)로부터 전류가 칩 회로부(30)로 역류하는 것을 방지하도록 예를 들어, 도 3a 또는 도 3b의 구성을 가질 수 있다.The protector 57 transfers the closed current coming from the chip circuit unit 30 to the power storage cluster 55. For example, it may have a configuration of FIG. 3A or 3B to prevent current from flowing back into the chip circuit unit 30.

도 3a를 참조하면, 보호기(57)는, nMOS-트랜지스터(58)와, 버퍼 캐패시터(59)를 포함할 수 있다. Referring to FIG. 3A, the protector 57 may include an nMOS transistor 58 and a buffer capacitor 59.

도 3b를 참조하면, 보호기(57)는 nMOS-트랜지스터(58)와, 저항(59')을 포함 할 수 있다. Referring to FIG. 3B, the protector 57 may include an nMOS transistor 58 and a resistor 59 ′.

버퍼 캐패시터(59) 또는 저항(59')은 nMOS-트랜지스터(58)가 칩 회로부(30)와 연결되는 라인과 nMOS-트랜지스터(58))의 게이트(58a)에 연결된다. 상기 버퍼 캐패시터(59) 또는 저항(59)은 칩 회로부(30)로부터 폐전류 입력시에 상기 nMOS-트랜지스터(58)의 게이트(58a)를 턴-온(turn-on)시키며, 이에 의해 폐전류가 축전 클러스터(55)로 전달되어 축전된다. 반대로, 칩 회로부(30)의 하단 전압이 축전 클러스터(55)보다 낮을 때에는, nMOS-트랜지스터(58)의 게이트(58a)가 턴-온되지 않으므로, 축전 클러스터(55)로부터 전류가 칩 회로부(30)로 전달되지 않아, 상기한 역류 현상 방지효과가 얻어진다.The buffer capacitor 59 or resistor 59 'is connected to the line where the nMOS transistor 58 is connected to the chip circuit 30 and the gate 58a of the nMOS transistor 58. The buffer capacitor 59 or the resistor 59 turns on the gate 58a of the nMOS transistor 58 at the time of inputting the closed current from the chip circuit unit 30, thereby closing the current. Is transferred to the power storage cluster 55 to be stored. On the contrary, when the lower voltage of the chip circuit unit 30 is lower than the power storage cluster 55, the gate 58a of the nMOS transistor 58 is not turned on, so that current flows from the power storage cluster 55 to the chip circuit unit 30. ), Thus preventing the countercurrent phenomenon.

상기와 같은 칩 회로부(30)와 전하 리사이클링부(50)는, 단일 칩 내에 실장될 수 있다. 또한, 칩 회로부(30)는 단일 칩으로 구성되고, 전하 리사이클링부(50)는 별도의 칩 또는 기판에 실장된 상태로 상기 칩 회로부(30)와 전기적으로 연결될 수도 있다.The chip circuit unit 30 and the charge recycling unit 50 as described above may be mounted in a single chip. In addition, the chip circuit unit 30 may be configured as a single chip, and the charge recycling unit 50 may be electrically connected to the chip circuit unit 30 in a state of being mounted on a separate chip or a substrate.

도 3을 참조로 설명한 전하 리사이클링부(50)는 도 4에서와 같은 복수의 반도체 칩이 3차원적으로 스택킹(3D stacking)된 반도체 칩 시스템(100)에도 적용될 수 있다.The charge recycling unit 50 described with reference to FIG. 3 may be applied to a semiconductor chip system 100 in which a plurality of semiconductor chips as shown in FIG. 4 are three-dimensionally stacked.

도 4는 본 발명의 다른 실시예에 따른 반도체 칩 시스템(100)을 보여준다. 도 4를 참조하면, 칩 회로부(30)는 복수의 반도체 칩들(110)(120)(130)의 3차원 스택킹 구조로 이루어질 수 있다. 그리고, 전하 리사이클링부(50)는, 복수의 반도체 칩들(110)(120)(130)의 3차원 스택킹 구조로 형성된 칩 회로부(30)와 스택되는 별 도의 칩 또는 기판 상에 배치될 수 있다. 4 shows a semiconductor chip system 100 according to another embodiment of the present invention. Referring to FIG. 4, the chip circuit unit 30 may have a three-dimensional stacking structure of the plurality of semiconductor chips 110, 120, and 130. In addition, the charge recycling unit 50 may be disposed on a separate chip or substrate stacked with the chip circuit unit 30 formed as a three-dimensional stacking structure of the plurality of semiconductor chips 110, 120, and 130. .

3차원 스택킹 구조로 된 복수의 반도체 칩들(110)(120)(130) 및 전하 리사이클링부(50) 사이는 연결 단자(101)를 통하여 연결된다. 이 연결단자(101)는 부가적인 웨이퍼(140)에 마련된 외부 연결을 위한 단자(141)에 전기적으로 컨택될 수 있다.The plurality of semiconductor chips 110, 120, 130 and the charge recycling unit 50 having a three-dimensional stacking structure are connected through the connection terminal 101. The connection terminal 101 may be electrically contacted to the terminal 141 for external connection provided on the additional wafer 140.

상기 칩 회로부(30)를 이루는 3차원 스택킹 구조의 복수의 반도체 칩들(110)(120)(130)은, CPU, 메모리(예를 들어, SRAM) 및 반도체 집적 회로(예를 들어, LSI) 중 적어도 어느 하나를 포함할 수 있다. 이외에도 복수의 반도체 칩들(110)(120)(130)은 다양한 반도체 소자 또는 그 연결 구조를 구비할 수 있다. 전술한바와 마찬가지로 여기서도 칩 회로부(30)에서 회로부는 반드시 논리 소자 등으로 이루어진 회로만을 의미하는 것은 아니며, 메모리를 의미할 수도 있으며, 이외에도 다양한 반도체 소자 및 그 연결 구조를 의미할 수 있다.The plurality of semiconductor chips 110, 120, and 130 having a three-dimensional stacking structure constituting the chip circuit unit 30 may include a CPU, a memory (eg, SRAM), and a semiconductor integrated circuit (eg, LSI). It may include at least one of. In addition, the plurality of semiconductor chips 110, 120, and 130 may include various semiconductor devices or connection structures thereof. As described above, in the chip circuit unit 30, the circuit unit does not necessarily mean a circuit made of a logic element or the like, but may also mean a memory, and may also mean various semiconductor elements and connection structures thereof.

전하 리사이클링부(50)는 별도의 칩이나 기판에 마련되거나, 상기 칩 회로부(30)를 이루는 복수의 반도체 칩들(110)(120)(130) 중 어느 하나의 칩에 실장될 수 있다.The charge recycling unit 50 may be provided on a separate chip or substrate, or may be mounted on any one of the plurality of semiconductor chips 110, 120, 130 constituting the chip circuit unit 30.

도 1은 외부 전원에 전기적으로 연결된 반도체 칩을 개략적으로 보여준다. 1 schematically shows a semiconductor chip electrically connected to an external power source.

도 2는 본 발명의 일 실시예에 따른 반도체 칩 시스템을 개략적으로 보여준다.2 schematically shows a semiconductor chip system according to an embodiment of the present invention.

도 3a 및 도 3b는 도 2의 보호기의 실시예들을 개략적으로 보여준다.3A and 3B schematically show embodiments of the protector of FIG. 2.

도 4는 본 발명의 다른 실시예에 따른 반도체 칩 시스템을 보여준다.4 shows a semiconductor chip system according to another embodiment of the present invention.

Claims (8)

칩 회로부와; 전하 리사이클링부;를 포함하며, A chip circuit section; It includes a charge recycling unit; 상기 전하 리사이클링부는,The charge recycling unit, 외부 전원과 함께 상기 칩 회로부를 위한 전원을 공급하는 온 칩 배터리와;An on-chip battery for supplying power for the chip circuit unit together with an external power source; 저압 축전 모드에서는 상기 회로부로부터 들어오는 폐전류를 수집하며, 고압 방전 모드에서는 수집한 전하를 상기 온 칩 배터리로 방출하도록 칩 상에 마련된 축전기;를 포함하는 반도체 칩 시스템. And a capacitor provided on the chip to collect the waste current coming from the circuit unit in the low voltage storage mode, and discharge the collected charge to the on-chip battery in the high voltage discharge mode. 제1항에 있어서, 상기 축전기는, 축전 클러스터를 포함하며,The method of claim 1, wherein the capacitor includes a power storage cluster, 상기 전하 리사이클링부는, The charge recycling unit, 축전 모드에서 축전 클러스터가 일정 포텐셜로 올라가면 다른 축전 클러스터에서 축전이 이루어지도록 배분하고, 축전 클러스터에 전하가 다 차면 방전 모드로 전환되도록 제어하는 제어기;를 더 포함하는 반도체 칩 시스템.And a controller for distributing power storage in another power storage cluster when the power storage cluster rises to a predetermined potential in the power storage mode, and controlling to switch to a discharge mode when the power storage cluster is full of charges. 제2항에 있어서, 상기 제어기는 상기 온 칩 배터리의 전력을 사용하여 구동되는 반도체 칩 시스템.The semiconductor chip system of claim 2, wherein the controller is driven by using power of the on-chip battery. 제1항에 있어서, 상기 칩 회로부와 상기 축전기 사이에 상기 칩 회로부의 하단 전압이 상기 축전기보다 낮게 되어 역류되는 현상을 방지하는 보호기;를 더 포 함하는 반도체 칩 시스템.The semiconductor chip system of claim 1, further comprising a protector between the chip circuit unit and the capacitor to prevent a reverse voltage due to a lower voltage of the chip circuit unit lower than that of the capacitor. 제4항에 있어서, 상기 보호기는,The method of claim 4, wherein the protecting group, nMOS-트랜지스터와;an nMOS transistor; 상기 nMOS-트랜지스터가 상기 칩 회로부와 연결되는 라인과 상기 nMOS-트랜지스터의 게이트 사이에 위치되어, 상기 칩 회로부로부터 폐전류 입력시에 상기 nMOS-트랜지스터의 게이트를 턴-온시키는 버퍼 캐패시터 또는 저항;을 포함하는 반도체 칩 시스템.A buffer capacitor or a resistor positioned between the line where the nMOS transistor is connected to the chip circuit portion and the gate of the nMOS transistor, to turn on the gate of the nMOS transistor when a closed current is input from the chip circuit portion; Semiconductor chip system comprising. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 칩 회로부는, 3차원 스택킹 구조로 형성된 복수의 칩들을 포함하며,The chip circuit of claim 1, wherein the chip circuit part comprises a plurality of chips formed in a three-dimensional stacking structure. 상기 전하 리사이클링부는, 상기 3차원 스택킹 구조로 형성된 칩 회로부와 스택되는 별도의 칩 또는 기판 상에 배치되는 반도체 칩 시스템.The charge recycling unit is disposed on a separate chip or substrate stacked with the chip circuit portion formed of the three-dimensional stacking structure. 제6항에 있어서, 상기 칩 회로부는, CPU, 메모리 및 반도체 집적 회로 중 적어도 어느 하나를 포함하는 반도체 칩 시스템.The semiconductor chip system of claim 6, wherein the chip circuit unit comprises at least one of a CPU, a memory, and a semiconductor integrated circuit. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 칩 회로부는, CPU, 메모리 및 반도체 집적 회로 중 적어도 어느 하나를 포함하는 반도체 칩 시스템.The semiconductor chip system according to any one of claims 1 to 5, wherein the chip circuit unit includes at least one of a CPU, a memory, and a semiconductor integrated circuit.
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