KR20090129095A - System for processing high speed data using duplex buffer - Google Patents

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Abstract

PURPOSE: A high-speed data processing system using a double buffer is provided to efficiently perform read/write operations for high-capacity data by using the double buffer. CONSTITUTION: An interface(11) is connected to an external host and a controller(12) is connected to the interface. The controller controls data read/write operation of a flash memory unit(15) by a control command of the external host. A first/second buffer(13) temporarily store data to be written to the flash memory unit or temporarily stores the data to be read from the flash memory through the interface.

Description

이중버퍼를 이용한 고속 데이터 처리 시스템{System for processing high speed data using duplex buffer}System for processing high speed data using duplex buffer

본 발명은 이중버퍼를 이용한 고속 데이터 처리 시스템에 관한 것으로, 보다 상세하게는, ATA/IDE 인터페이스 또는 기타 다른 인터페이스를 통해 외부에서 입력된 데이터를 이중 버퍼를 통함으로써 고속으로 플래시 메모리부에 기록하거나 플래시 메모리부에 기록된 데이터를 이중 버퍼를 통하여 고속으로 외부로의 독출을 제어할 수 있도록 하는 시스템에 관한 것이다.The present invention relates to a high-speed data processing system using a double buffer, and more particularly, to write or flash data to a flash memory unit at high speed by a double buffer of data input from the outside through the ATA / IDE interface or other interface The present invention relates to a system capable of controlling the reading of data recorded in the memory unit to the outside at high speed through a double buffer.

종래의 데이터 처리 시스템에 있어서, 데이터의 입출력시 병목 현상 등으로 인한 시스템 성능 저하를 해결하고자, 플래시 메모리를 기반으로 한 데이터 저장장치가 개발되고 있다. 이러한 저장장치는 작동시 열, 소음 등이 발생하지 않고, 충격에도 강한 특성을 갖고 있으며, 데이터의 처리속도도 또한 고속으로 처리할 수 있는 이점을 갖고 있다.In a conventional data processing system, a data storage device based on a flash memory has been developed to solve a system performance degradation caused by a bottleneck or the like during input / output of data. Such a storage device does not generate heat, noise, etc. during operation, has a strong characteristic against shock, and also has an advantage of processing data at a high speed.

도 3은 종래의 데이터 처리 시스템을 나타내는 것으로, 도 3에 나타낸 바와 같이, 외부의 호스트와 연결되는 인터페이스(31)와 데이터의 기록 및 독출을 행하는 플래시 메모리부(34a 내지 34n)와 데이터의 기록 및 독출을 제어하는 컨트롤 러(32)와 플래시 메모리부(34a 내지 34n)에 대한 데이터의 기록 및 독출을 임시 저장하는 버퍼(33)로 구성된다.FIG. 3 shows a conventional data processing system. As shown in FIG. 3, an interface 31 connected to an external host, flash memory units 34a to 34n for recording and reading data, and recording of data and A controller 32 for controlling the reading and a buffer 33 for temporarily storing the reading and writing of data to the flash memory units 34a to 34n.

일반적으로, 데이터에 대한 기록 시 플래시 메모리부(34a 내지 34n)의 동작은 SDRAM과 같은 버퍼(33)의 동작시간에 비하여 긴 시간 특성을 갖는다.In general, the operation of the flash memory units 34a to 34n when writing data has a longer time characteristic than the operation time of the buffer 33 such as the SDRAM.

따라서, 최근의 대용량의 데이터가 증가하고 이를 고속으로 처리하는 시스템에 있어서, 종래의 데이터 처리 시스템은 데이터에 대해 기록 및 독출시 병목현상으로 인한 효율적인 데이터 처리에 문제가 발생한다.Therefore, in a system of recently increasing a large amount of data and processing it at high speed, a conventional data processing system has a problem in efficient data processing due to a bottleneck when writing and reading data.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 이중 버퍼를 사용함으로써 대용량의 데이터를 효율적이고 또한 고속으로 처리할 수 있는 데이터 처리 시스템을 제공할 수 있도록 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a data processing system capable of efficiently and rapidly processing a large amount of data by using a double buffer.

상기와 같은 목적을 달성하기 위한 본 발명의 이중버퍼를 이용한 고속 데이터 처리시스템은 플래시 메모리부와, 외부 호스트와 연결되는 인터페이스와, 상기 인터페이스에 연결되어 외부 호스트의 제어명령에 따라 상기 플래시 메모리부에 데이터의 기록 및 독출 동작을 제어하는 컨트롤러와, 상기 플래시 메모리부에 기록될 상기 데이터를 상기 인터페이스틀 통하여 임시로 저장하거나, 상기 플래시 메모리부로부터 독출될 상기 데이터를 임시 저장하는 제 1 및 제 2버퍼를 포함하여 구성된다.A high-speed data processing system using a double buffer of the present invention for achieving the above object is a flash memory unit, an interface connected to an external host, and connected to the interface in accordance with the control command of the external host in the flash memory unit A controller for controlling the operation of writing and reading data, and first and second buffers for temporarily storing the data to be written to the flash memory unit through the interface frame or temporarily storing the data to be read from the flash memory unit. It is configured to include.

또한, 본 발명에 따른 이중버퍼를 이용한 고속 데이터 처리시스템에서 제 1버퍼에 데이터가 저장될 공간이 없으면, 제 2버퍼에 데이터가 저장되며 동시에 제 1버퍼에 저장된 데이터는 인터페이스 또는 플래시 메모리부로 출력되고, 또한 제 2버퍼에 데이터가 저장될 공간이 없으면, 제 1버퍼에 데이터가 저장되며 동시에 제 2버퍼에 저장된 데이터는 인터페이스 또는 플래시 메모리부로 출력되는 것을 특징으로 한다.In addition, in the high-speed data processing system using the double buffer according to the present invention, if there is no space to store the data in the first buffer, the data is stored in the second buffer and at the same time the data stored in the first buffer is output to the interface or flash memory unit In addition, if there is no space to store data in the second buffer, the data is stored in the first buffer and at the same time the data stored in the second buffer is characterized in that output to the interface or flash memory unit.

상기와 같은 본 발명에 따르면, 이중 버퍼를 사용함으로써 플래시 메모리부에 있어서 대용량의 데이터에 대한 기록 및 독출 동작을 효율적으로 행할 뿐만 아니라 고속으로 처리할 수 있는 효과가 있다.According to the present invention as described above, the use of the double buffer has the effect that the flash memory unit can efficiently perform the writing and reading operations for a large amount of data as well as processing at high speed.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명에 따른 이중버퍼를 이용한 고속 데이터 처리 시스템의 개념적인 구성을 도시한 블록도이다.1 is a block diagram showing the conceptual configuration of a high-speed data processing system using a double buffer according to the present invention.

도 1에 도시된 바와 같이, 데이터 처리 시스템은 ATA/IDE 인터페이스(11), 인터페이스(11)와 연결되는 컨트롤러(12), SDRAM으로 구성된 제 1버퍼(13) 및 제 2버퍼(14)와, 데이터를 저장하기 위한 플래시 메모리부(15)로 구성된다.As shown in FIG. 1, the data processing system includes an ATA / IDE interface 11, a controller 12 connected to the interface 11, a first buffer 13 and a second buffer 14 including SDRAM, It consists of a flash memory section 15 for storing data.

인터페이스(11)는 도시하지는 않았지만, 외부 호스트(host)와 연결되고, 이 외부 호스트의 제어 명령에 따라 컨트롤러(12)는 플래시 메모리부(15a 내지 15n)에 대하여 데이터의 기록 및 독출 동작을 제어한다. 또한, 컨트롤러(12)는 제 1버퍼(13) 및 제 2버퍼(14)에 대한 제어동작도 수행한다.Although not shown, the interface 11 is connected to an external host, and the controller 12 controls writing and reading of data to and from the flash memory units 15a to 15n according to a control command of the external host. . In addition, the controller 12 also performs control operations on the first buffer 13 and the second buffer 14.

플래시 메모리부(15)는 데이터 기록 및 삭제 가능한 적어도 하나의 플래시 메모리(15a 내지 15n)를 포함하여 구성되어, 컨트롤러(12)의 제어 따라 동작이 수행된다.The flash memory unit 15 includes at least one flash memory 15a to 15n capable of data writing and erasing, and an operation is performed under the control of the controller 12.

또한, 제 1버퍼(13) 및 제 2버퍼(14)는 휘발성 메모리, 예를 들면, SDRAM으로 구성되어 컨트롤러(12)의 제어에 따라 플래시 메모리부(15)에 대한 데이터의 기 록 및 독출 동작 시 데이터가 임시로 저장된다.In addition, the first buffer 13 and the second buffer 14 are composed of volatile memory, for example, SDRAM, and write and read data to and from the flash memory unit 15 under the control of the controller 12. The hour data is temporarily stored.

다음은, 상기와 같이 구성된 이중버퍼를 이용한 고속 데이터 처리 시스템에 대한 동작을 설명한다.The following describes the operation of the high speed data processing system using the double buffer configured as described above.

도 2는 본 발명에 따른 이중버퍼를 이용한 고속 데이터 처리를 도시한 것으로, 도 2에 나타낸 바와 같이, 외부 호스트의 제어 명령에 따라, 데이터를 플래시 메모리부(15)에 저장하는 경우, ATA/IDE 인터페이스(11)를 통해 입력된 데이터는 컨트롤러(12)의 제어에 의해 제 1버퍼(13)에 저장된다(S21). 이후, 제 1버퍼(13)에 데이터가 가득 찼는지를 확인 한 후(S22), 제 1버퍼(13)에 빈 공간이 없으면, 이후 입력되는 데이터는 제 2버퍼(14)에 저장된다(S23). 이와 동시에, 제 1버퍼(13)에 저장된 데이터는 적어도 하나의 플래시 메모리(15a 내지 15n)로 구성된 플래시 메모리부(15)에 출력되어 저장된다(S24). FIG. 2 illustrates high-speed data processing using a double buffer according to the present invention. As shown in FIG. 2, when data is stored in the flash memory unit 15 according to a control command of an external host, the ATA / IDE Data input through the interface 11 is stored in the first buffer 13 under the control of the controller 12 (S21). Thereafter, after checking whether the data is full in the first buffer 13 (S22), if there is no empty space in the first buffer 13, the data input thereafter is stored in the second buffer 14 (S23). . At the same time, the data stored in the first buffer 13 is output and stored in the flash memory unit 15 composed of at least one flash memory 15a to 15n (S24).

이후, 제 2버퍼(14)에 빈 공간이 있는지를 확인하여(S25), 빈 공간이 없으면, 컨트롤러(12)는 제 1버퍼(13)에 저장된 데이터가 모두 플래시 메모리부(15)로 출력되었는지를 확인하고(S26), 제 1버퍼(13)에 빈 공간이 있으면, 입력되는 데이터를 제 1버퍼(13)에 저장함(S27)과 동시에 제 2버퍼(14)에 저장된 데이터를 플래시 메모리부(15)로 출력한다(S31). 이때, 제 1버퍼(13)에 데이터가 남아 있으면, 컨트롤러(12)는 인터페이스(11)로부터의 데이터 입력을 잠시 대기시키고(S28), 제 1버퍼의 데이터가 모두 출력되면(S29), 인터페이스(11)에 대한 잠시 대기 상태를 해지한 후(S30), 제 1버퍼(13)에 데이터를 저장한다(S27).Thereafter, the second buffer 14 is checked whether there is an empty space (S25), and if there is no empty space, the controller 12 checks whether all data stored in the first buffer 13 are output to the flash memory unit 15. (S26), if there is an empty space in the first buffer 13, the input data is stored in the first buffer 13 (S27) and at the same time the data stored in the second buffer 14 to the flash memory unit ( 15) (S31). At this time, if data remains in the first buffer 13, the controller 12 waits for data input from the interface 11 for a while (S28), if all the data of the first buffer is output (S29), the interface ( After canceling the waiting state for 11) (S30), data is stored in the first buffer 13 (S27).

다음에, 제 1버퍼(13)에 데이터가 저장된 후, 컨트롤러(12)는 제 2버퍼(14) 에 빈 공간이 있는지를 확인하여(S32) 빈 공간이 있으면, 입력되는 데이터를 제 2버퍼(14)에 저장한다(S33). 만약 제 2버퍼(14)에 빈 공간이 없다고 확인되면, 컨트롤러(12)는 인터페이스(11)로부터의 데이터 입력을 잠시 대기시키고(S34), 제 2버퍼(14)의 데이터가 모두 출력되면(S35), 인터페이스(11)에 대한 잠시 대기 상태를 해지한 후(S36), 제 2버퍼(13)에 데이터를 저장한다(S33). 동시에, 제 1버퍼(13)에 저장된 데이터를 출력한다(S37). 이후, 계속하여 인터페이스(11)를 통하여 데이터가 입력되면(S38), 단계(S26)에서의 일련의 동작을 반복하고, 더이상 입력될 데이터가 없으면, 제 2버퍼(14)에 저장된 데이터를 플래시 메모리부(15)에 출력한 후(S39), 동작을 종료한다.Next, after the data is stored in the first buffer 13, the controller 12 checks whether there is an empty space in the second buffer 14 (S32), and if there is an empty space, the input data is stored in the second buffer ( 14) (S33). If it is confirmed that there is no empty space in the second buffer 14, the controller 12 waits for data input from the interface 11 for a while (S34), and outputs all data of the second buffer 14 (S35). In step S36, the standby state for the interface 11 is released (S36), and then the data is stored in the second buffer 13 (S33). At the same time, the data stored in the first buffer 13 are output (S37). Thereafter, if data is continuously input through the interface 11 (S38), the series of operations in step S26 are repeated, and if there is no more data to be input, the data stored in the second buffer 14 is flash memory. After outputting to the unit 15 (S39), the operation ends.

상술한 이중버퍼를 이용한 고속 데이터 처리는 인터페이스(11)를 통해 입력된 데이터를 플래시 메모리부(15)에 기록하는 경우에 대하여 설명하였으나, 플래시 메모리부(15)에 기록된 데이터를 인터페이스(11)를 통해 외부로 출력하는 경우도 동일한 방법으로 설명될 수 있다.Although the above-described high speed data processing using the double buffer has been described in the case of writing the data input through the interface 11 to the flash memory unit 15, the data recorded in the flash memory unit 15 is interface 11 In the case of outputting to the outside through the same can be described in the same way.

도 1은 본 발명에 따른 이중버퍼를 이용한 고속 데이터 처리 시스템의 개념적인 구성을 도시한 블록도이다.1 is a block diagram showing the conceptual configuration of a high-speed data processing system using a double buffer according to the present invention.

도 2는 본 발명에 따른 이중버퍼를 이용한 고속 데이터 처리를 도시한 플로어 차트이다.2 is a floor chart illustrating high-speed data processing using a double buffer according to the present invention.

도 3은 종래의 데이터 처리 시스템의 개념적인 구성을 도시한 블록도이다.3 is a block diagram showing the conceptual configuration of a conventional data processing system.

Claims (5)

이중버퍼를 이용한 고속 데이터 처리시스템에 있어서,In a high speed data processing system using a double buffer, 플래시 메모리부와,Flash memory unit, 외부 호스트와 연결되는 인터페이스와,An interface to an external host, 상기 인터페이스에 연결되어 외부 호스트의 제어명령에 따라 상기 플래시 메모리부에 데이터의 기록 및 독출 동작을 제어하는 컨트롤러와,A controller connected to the interface to control writing and reading of data in the flash memory unit according to a control command of an external host; 상기 플래시 메모리부에 기록될 상기 데이터를 상기 인터페이스틀 통하여 임시로 저장하거나, 상기 플래시 메모리부로부터 독출될 상기 데이터를 임시 저장하는 제 1 및 제 2버퍼를 포함하여 구성된 것을 특징으로 하는 이중버퍼를 이용한 고속 데이터 처리시스템.And a first buffer and a second buffer configured to temporarily store the data to be recorded in the flash memory unit through the interface frame or temporarily store the data to be read from the flash memory unit. High speed data processing system. 제 1항에 있어서,The method of claim 1, 상기 제 1버퍼에 데이터가 저장될 공간이 없으면, 상기 제 2버퍼에 데이터가 저장되며 동시에 상기 제 1버퍼에 저장된 데이터는 상기 인터페이스 또는 상기 플래시 메모리부로 출력되고, 또한 상기 제 2버퍼에 데이터가 저장될 공간이 없으면, 상기 제 1버퍼에 데이터가 저장되며 동시에 상기 제 2버퍼에 저장된 데이터는 상기 인터페이스 또는 상기 플래시 메모리부로 출력되는 것을 특징으로 하는 이중버퍼를 이용한 고속 데이터 처리시스템.If there is no space to store data in the first buffer, the data is stored in the second buffer and at the same time, the data stored in the first buffer is output to the interface or the flash memory unit, and the data is stored in the second buffer. If there is no space, data is stored in the first buffer and at the same time data stored in the second buffer is output to the interface or the flash memory unit, characterized in that the high-speed data processing system using a double buffer. 제 2항에 있어서,The method of claim 2, 상기 제 1버퍼에서 데이터가 출력되고 상기 제 2버퍼에 데이터가 입력되는 상태에서 상기 제 2버퍼에 데이터가 모두 저장되고 상기 제 1버퍼에 데이터가 남아있는 경우, 상기 컨트롤러는 잠시 대기를 요청하고 상기 제 1버퍼의 데이터를 모두 처리한 다음 잠시 대기를 해지하는 것을 특징으로 하는 이중버퍼를 이용한 고속 데이터 처리시스템.In the state where data is output from the first buffer and data is input to the second buffer, when all data is stored in the second buffer and data remains in the first buffer, the controller requests a brief wait and the A high-speed data processing system using a double buffer, characterized in that after the processing of all the data of the first buffer, the standby is released for a while. 제 2항에 있어서,The method of claim 2, 상기 제 2버퍼에서 데이터가 출력되고 상기 제 1버퍼에 데이터가 입력되는 상태에서 상기 제 1버퍼에 데이터가 모두 저장되고 상기 제 2버퍼에 데이터가 남아있는 경우, 상기 컨트롤러는 잠시 대기를 요청하고 상기 제 2버퍼의 데이터를 모두 처리한 다음 잠시 대기를 해지하는 것을 특징으로 하는 이중버퍼를 이용한 고속 데이터 처리시스템.In the state where data is output from the second buffer and data is input to the first buffer, when all data is stored in the first buffer and data remains in the second buffer, the controller requests a brief wait and the A high-speed data processing system using a double buffer, characterized in that after the processing of all the data of the second buffer, the standby is released for a while. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 제 2버퍼는 휘발성 메모리인 것을 특징으로 하는 이중버퍼를 이용한 고속 데이터 처리시스템.And the first and second buffers are volatile memories.
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KR20200138911A (en) * 2019-06-03 2020-12-11 주식회사 원세미콘 High speed NAND memory system and high speed NAND memory package device

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