KR20090128133A - Method of forming a semiconductor device - Google Patents

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KR20090128133A
KR20090128133A KR1020080054159A KR20080054159A KR20090128133A KR 20090128133 A KR20090128133 A KR 20090128133A KR 1020080054159 A KR1020080054159 A KR 1020080054159A KR 20080054159 A KR20080054159 A KR 20080054159A KR 20090128133 A KR20090128133 A KR 20090128133A
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김정근
김은수
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A manufacturing method of semiconductor device is provided to minimize warping of a wafer by canceling stresses applied to a passivation layer, thereby improving reliability and efficiency of the semiconductor device. CONSTITUTION: A wafer(202) in which an integrated circuit is formed is prepared. A passivation layer is formed on the wafer in order to protect the integrated circuit. A foaming agent is added to the passivation layer in order to reduce stresses caused by volume contraction of the passivation layer. Insulating material without the volume contraction is more added to the passivation layer at a temperature of 300~400°C. In a front side of the wafer, a first passivation layer(204) is formed. In a rear side of the water, a second passivation layer(206) is formed.

Description

반도체 소자의 제조 방법{Method of forming a semiconductor device}Method of manufacturing a semiconductor device {Method of forming a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 웨이퍼의 두께를 얇게 하기 위한 연마 공정 후 웨이퍼 휨(warpage)을 최소화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of minimizing wafer warpage after a polishing process for thinning a wafer.

반도체 소자는 웨이퍼 상에 반도체 소자의 특성에 따른 패턴(pattern)을 형성시키는 패브리케이션(fabrication) 공정과 웨이퍼 상에 형성시킨 패턴의 전기적 특성을 검사하는 EDS(Electrical Die Sorting) 공정 및 웨이퍼 상의 각각의 칩(chip)을 분리하여 조립하는 어셈블리(assembly) 공정 등을 수행함으로써 제조할 수 있다.The semiconductor device includes a fabrication process for forming a pattern according to the characteristics of the semiconductor device on the wafer, an electrical die sorting (EDS) process for examining the electrical characteristics of the pattern formed on the wafer, and a respective process on the wafer. The chip may be manufactured by performing an assembly process of separating and assembling a chip.

이러한 반도체 소자의 제조 공정은 어셈블리 공정의 수행에 앞서 일반적으로 웨이퍼의 두께를 줄이기 위하여 패턴이 형성되지 않은 웨이퍼의 비활성면을 기계적으로 연마하여 두께를 감소시키는 웨이퍼 연마 공정을 거치게 된다. 이때 목표로 하는 웨이퍼의 최종 두께는 반도체 소자의 종류 또는 고객의 요구에 따라 달라지게 된다. In order to reduce the thickness of the wafer, the semiconductor device manufacturing process generally involves a wafer polishing process of mechanically polishing an inactive surface of a wafer on which a pattern is not formed in order to reduce the thickness of the wafer. The final thickness of the target wafer will depend on the type of semiconductor device or the customer's requirements.

한편, 최근에 반도체 패키지가 점점 경박단소화됨에 따라, 반도체 패키지에 내장되는 반도체 칩도 소형화 및 박형화가 지속적으로 요구되고 있다. 이에 웨이퍼 연마 공정을 통해 두께가 매우 얇은 박형의 웨이퍼(예컨대, 80㎛ 이하)가 제조되고 있다. 그러나 이처럼 두께가 얇아진 웨이퍼는 패턴과 실리콘층의 열팽창계수 차이로 인하여 웨이퍼 표면 쪽으로 작용하는 수축력을 얇아진 실리콘막이 견디지 못하여 웨이퍼 휨이 쉽게 발생할 수 있다. On the other hand, as the semiconductor package is increasingly thin and short in recent years, miniaturization and thinning of the semiconductor chip embedded in the semiconductor package are continuously required. Accordingly, a very thin wafer (eg, 80 μm or less) is manufactured through a wafer polishing process. However, such a thin wafer may not easily withstand the shrinkage force acting toward the wafer surface due to the difference in thermal expansion coefficient between the pattern and the silicon layer, and thus the wafer warpage may easily occur.

도 5는 종래 기술에 따라 웨이퍼 연마 공정을 통해 얇아진 웨이퍼의 두께에 따른 웨이퍼의 휨 정도를 나타낸 사진이다.5 is a photograph showing the degree of warpage of the wafer according to the thickness of the wafer thinned through the wafer polishing process according to the prior art.

도 5를 참조하면, 대체로 웨이퍼의 두께가 얇아질수록 웨이퍼의 휨 정도는 더욱 증가하는 것을 알 수 있다. 이와 같이 웨이퍼 휨이 발생하면 웨이퍼의 정확한 픽업 및 이송이 어려움이 있으며, 이로 인하여 후속 공정을 진행함에 있어서 다양한 핸들링 상의 문제가 유발될 수 있다.Referring to FIG. 5, it can be seen that as the thickness of the wafer becomes thinner, the degree of warpage of the wafer further increases. As such, when warping occurs, it is difficult to accurately pick up and transfer the wafer, which may cause various handling problems in the subsequent process.

본 발명은, 웨이퍼 상에 형성되는 보호막이 열처리 공정으로 인해 수축함으로써 발생하는 웨이퍼 휨 현상을 감소시키기 위하여, 보호막에 발포제 또는 열수축이 거의 없는 산화물 또는 질화물을 첨가하거나, 웨이퍼 후면에도 열처리 공정을 통해 수축되는 보호막을 추가로 형성하거나, 금속 배선 주위에 형성되는 절연막을 보호막에 인가되는 스트레스를 상쇄시킬 수 있는 막으로 형성한다.The present invention, in order to reduce the wafer warpage caused by the shrinkage of the protective film formed on the wafer due to the heat treatment process, the oxide or nitride with little foaming agent or heat shrinkage is added to the protective film, or shrinking through the heat treatment process on the back of the wafer An additional protective film is formed, or an insulating film formed around the metal wiring is formed of a film capable of canceling the stress applied to the protective film.

본 발명에 따른 반도체 소자의 제조 방법은, 집적 회로가 형성된 웨이퍼를 구비하는 단계 및 상기 집적 회로를 보호하기 위하여 상기 웨이퍼 상에 보호막을 형성하되, 상기 보호막의 부피 수축으로 인한 스트레스를 상쇄시키기 위하여 상기 보호막에 발포제를 첨가하는 단계를 포함하는 특징이 있다.The method of manufacturing a semiconductor device according to the present invention includes forming a protective film on the wafer to protect the integrated circuit and providing a wafer having an integrated circuit formed thereon, and to compensate for stress caused by volume shrinkage of the protective film. There is a feature comprising the step of adding a blowing agent to the protective film.

상기 보호막에 300∼400℃의 온도에서 부피 수축이 없는 절연물질을 더욱 가할 수 있다. 상기 보호막은 폴리이미드로 형성할 수 있다. 상기 보호막을 형성한 뒤 상기 보호막에 대해 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다.An insulating material without volume shrinkage may be further added to the protective film at a temperature of 300 to 400 ° C. The protective film may be formed of polyimide. After forming the protective film, the method may further include performing a heat treatment process on the protective film.

본 발명의 다른 측면에 따른 반도체 소자의 제조 방법은, 직접 회로가 형성된 웨이퍼를 구비하는 단계와, 상기 웨이퍼 전면에 제1 보호막을 형성하는 단계 및 상기 웨이퍼 후면에 제2 보호막을 형성하되, 상기 제2 보호막으로 인하여 상기 제1 보호막을 형성할 때 발생하는 부피 수축으로 인한 스트레스를 상쇄시키는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: providing a wafer having an integrated circuit, forming a first passivation layer on the front surface of the wafer, and forming a second passivation layer on the back surface of the wafer, And a step of offsetting stress due to volumetric shrinkage that occurs when the first passivation layer is formed due to the second passivation layer.

상기 제1 보호막 또는 제2 보호막은 폴리이미드로 형성할 수 있다. 상기 제1 보호막 또는 제2 보호막을 형성한 뒤 각각의 상기 제1 보호막 또는 제2 보호막에 대해 열처리 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 웨이퍼 상에 상기 보호막의 부피 수축으로 인한 스트레스를 상쇄시킬 수 있는 응력을 갖는 절연막을 형성하는 단계를 더욱 포함할 수 있다. 상기 절연막은 금속 배선 형성 이전에 형성되는 ILD(Inter Layer Dielectric)막 또는 금속 배선 형성 이후에 형성되는 IMD(Inter Metal Dielectric)막을 포함할 수 있다. 상기 절연막은 3∼7W의 파워와 300∼1000mtorr의 압력 및 400∼500℃의 온도에서 형성되는 질화막을 포함할 수 있다. 상기 절연막은 3∼7W의 파워와 300∼1000mtorr의 압력과 400∼500℃의 온도 및 300∼600sccm 의 산소 유량으로 형성되는 산화막을 포함할 수 있다.The first passivation layer or the second passivation layer may be formed of polyimide. The method may further include performing a heat treatment process on the first passivation layer or the second passivation layer after forming the first passivation layer or the second passivation layer. The method may further include forming an insulating layer on the wafer having a stress capable of canceling a stress due to volume shrinkage of the protective layer. The insulating layer may include an inter layer dielectric (ILD) film formed before metal wiring or an intermetal dielectric (IMD) film formed after metal wiring. The insulating film may include a nitride film formed at a power of 3 to 7 W, a pressure of 300 to 1000 mtorr, and a temperature of 400 to 500 ° C. The insulating film may include an oxide film formed at a power of 3 to 7 W, a pressure of 300 to 1000 mtorr, a temperature of 400 to 500 ° C., and an oxygen flow rate of 300 to 600 sccm.

본 발명은 보호막에 인가되는 스트레스를 상쇄시킬 수 있기 때문에 웨이퍼 휨 현상을 최소화할 수 있다. 이에 따라 더욱 신뢰성 있고 효율적인 반도체 소자의 제조가 가능하다.The present invention can minimize the stress applied to the protective film, thereby minimizing wafer warpage. This makes it possible to manufacture more reliable and efficient semiconductor devices.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발 명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application. In addition, when an arbitrary film is described as being formed on another film or on a semiconductor substrate, the arbitrary film may be formed in direct contact with the other film or the semiconductor substrate, or may be formed with a third film interposed therebetween. . In addition, the thickness or size of each layer shown in the drawings may be exaggerated for convenience and clarity of description.

도 2는 열처리 온도에 따라 폴리이미드(polyimide)막에 인가되는 스트레스(stress)를 나타낸 그래프이다. 또한 도 3은 보호막의 두께와 웨이퍼의 두께에 따른 웨이퍼의 휨 정도를 나타낸 그래프이다.FIG. 2 is a graph showing stress applied to a polyimide film according to a heat treatment temperature. 3 is a graph showing the degree of warpage of the wafer according to the thickness of the protective film and the thickness of the wafer.

액상의 폴리이미드가 고형의 폴리이미드막으로 변형될 때에는 필연적으로 부피가 수축한다. 따라서, 웨이퍼 상에 액상의 폴리이미드막을 도포한 뒤 열처리 공정을 실시하여 고형화시켜서 보호막을 형성하게 되면, 도 2의 A 지점에서 폴리이미드막에 가장 큰 스트레스가 인가될 수 있다. 폴리이미드막에 인가되는 스트레스는 웨이퍼의 후면에 대해 연마 공정을 실시할 때 발생하는 웨이퍼 휨의 중요한 원인이 된다. 도 3에 나타난 바와 같이, 이러한 웨이퍼 휨의 정도는 웨이퍼의 두께가 얇을수록 또는 폴리이미드막의 두께가 두꺼울수록 더욱 증가할 수 있다. When the liquid polyimide is transformed into a solid polyimide film, the volume inevitably shrinks. Therefore, when the liquid polyimide film is coated on the wafer and then subjected to a heat treatment process to solidify to form a protective film, the greatest stress may be applied to the polyimide film at point A of FIG. 2. The stress applied to the polyimide film becomes an important cause of wafer warpage that occurs when the polishing process is performed on the back surface of the wafer. As shown in FIG. 3, the degree of warping of the wafer may be increased as the thickness of the wafer is thin or the thickness of the polyimide film is thick.

따라서 본 발명의 실시예들은 보호막에 인가되는 스트레스를 최소화할 수 있도록 폴리이미드막에 첨가물을 추가하거나 스트레스를 상쇄시킬 수 있는 별도의 막 을 형성하는 단계를 포함한다. 이를 하기에서 상세히 설명한다.Therefore, embodiments of the present invention include the steps of adding an additive to the polyimide film or forming a separate film that can cancel the stress so as to minimize the stress applied to the protective film. This is described in detail below.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 웨이퍼의 단면도이다.1 is a cross-sectional view of a wafer for explaining the method of manufacturing a semiconductor device according to the first embodiment of the present invention.

도 1을 참조하면, 집적 회로 등이 형성된 웨이퍼(102)의 전면에 보호막(104)을 형성한다. 보호막(104)은 후속하는 패키징 공정시 집적 회로의 물리적인 손상을 방지하며, 집적 회로의 성능을 열화시킬 수 있는 유해 광선을 차단하기 위하여 형성한다. Referring to FIG. 1, a protective film 104 is formed on an entire surface of a wafer 102 on which an integrated circuit or the like is formed. The protective film 104 is formed to prevent physical damage to the integrated circuit in a subsequent packaging process and to block harmful rays that may degrade the performance of the integrated circuit.

보호막(104)은 발포제가 첨가된 폴리이미드막으로 형성할 수 있다. 보호막(104)을 폴리이미드막으로 형성할 때에는, 발포제가 첨가된 액상인 폴리이미드를 스핀(spin) 방식으로 웨이퍼(102) 상에 코팅한 뒤, 액상의 폴리이미드에 포함된 수분을 제거하고 고형화시키기 위하여 열처리 공정을 실시한다. 이러한 열처리 공정은 300∼400℃의 온도의 질소(N2) 분위기에서 실시할 수 있다. 이때, 발포제는 열처리 공정을 통해 보호막(104) 내부에 미세한 기공(pore; 106)을 다수 형성할 수 있다. 기공(106)의 크기는 지름 1㎛ 이하로 형성되는 것이 바람직하다. The protective film 104 may be formed of a polyimide film to which a blowing agent is added. When the protective film 104 is formed of a polyimide film, the liquid polyimide to which the blowing agent is added is coated on the wafer 102 in a spin method, and then the water contained in the liquid polyimide is removed and solidified. In order to achieve the heat treatment process. This heat treatment step can be performed in a nitrogen (N 2 ) atmosphere at a temperature of 300 to 400 ° C. In this case, the blowing agent may form a plurality of fine pores 106 in the protective film 104 through a heat treatment process. The pore 106 preferably has a diameter of 1 μm or less.

이와 같이, 발포제가 첨가된 액상의 폴리이미드를 웨이퍼(102) 상에 형성한 뒤 폴리이미드를 고형화시키기 위하여 열처리를 실시하면, 기공(106)이 열처리 공정을 통해 팽창하기 때문에 보호막(104) 내부에 형성되는 다수의 기공(106)이 보호막(104)의 수축력을 상쇄시켜 보호막(104)에 인가되는 스트레스를 완화시킬 수 있다. 따라서 보호막(104)을 형성한 뒤 웨이퍼(102) 후면에 대해 연마 공정을 실시하 더라도 보호막(104)에 인가되는 스트레스로 인하여 발생하는 웨이퍼(102) 휨 현상을 완화시킬 수 있다.As such, when the liquid polyimide to which the blowing agent is added is formed on the wafer 102 and then heat treated to solidify the polyimide, the pores 106 are expanded through the heat treatment process. The plurality of pores 106 formed may offset the contraction force of the protective film 104 to relieve stress applied to the protective film 104. Therefore, even if the polishing process is performed on the back surface of the wafer 102 after the protective film 104 is formed, warpage of the wafer 102 caused by the stress applied to the protective film 104 can be alleviated.

한편, 발포제 이외에 300∼400℃의 온도에서 부피 수축이 없는 절연물질인 산화물이나 질화물을 액상의 폴리이미드에 더욱 첨가할 수도 있다. 이와 같이 열수축이 없는 절연물질을 첨가한 뒤 폴리이미드에 대해 열처리 공정을 실시함으로써 보호막(104)에 인가되는 스트레스를 더욱 감소시킬 수 있다.On the other hand, in addition to the blowing agent, oxides or nitrides, which are insulating materials without volume shrinkage, may be further added to the liquid polyimide at a temperature of 300 to 400 ° C. As described above, the stress applied to the passivation layer 104 may be further reduced by performing a heat treatment process on the polyimide after adding an insulating material having no heat shrinkage.

이후에, 다수로 적층되는 웨이퍼(102)의 두께를 감소시키기 위하여 웨이퍼(102)의 후면에 대해 연마 공정을 실시할 수 있다. Thereafter, a polishing process may be performed on the rear surface of the wafer 102 in order to reduce the thickness of the plurality of stacked wafers 102.

도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.4A and 4B are cross-sectional views of a device for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention.

도 4a를 참조하면, 집적 회로 등이 형성된 웨이퍼(202)의 전면에 제1 보호막(204)을 형성한다. 제1 보호막(204)은 폴리이미드막으로 형성할 수 있다. 제1 보호막(204)을 폴리이미드막으로 형성할 때에는, 액상인 폴리이미드를 스핀(spin) 방식으로 웨이퍼(202) 상에 코팅한 뒤 액상의 폴리이미드에 포함된 수분을 제거하고 고형화시키기 위하여 열처리 공정을 실시한다. 이러한 열처리 공정은 300∼400℃의 온도의 질소(N2) 분위기에서 실시할 수 있다. 이때 액상인 폴리이미드가 고체의 제1 보호막(204)으로 변형되면서 수축되기 때문에 제1 보호막(204)에 스트레스가 인가된다. Referring to FIG. 4A, the first passivation layer 204 is formed on the entire surface of the wafer 202 on which the integrated circuit or the like is formed. The first protective film 204 may be formed of a polyimide film. When the first protective film 204 is formed of a polyimide film, a liquid polyimide is coated on the wafer 202 in a spin method, and then heat-treated to remove and solidify water contained in the liquid polyimide. Carry out the process. This heat treatment step can be performed in a nitrogen (N 2 ) atmosphere at a temperature of 300 to 400 ° C. At this time, since the liquid polyimide is deformed while being deformed into the solid first protective film 204, stress is applied to the first protective film 204.

이후에, 웨이퍼(202)의 후면에 대해 연마 공정을 실시한다. 연마 공정은 다 수로 적층되는 웨이퍼(202)의 두께를 감소시키기 위하여 실시한다. 연마 공정 후에얇아진 웨이퍼(202)는 제1 보호막(204)에 인가된 스트레스로 인하여 소정 각도(θ)로 웨이퍼 휨 현상이 발생할 수 있다.Thereafter, a polishing process is performed on the rear surface of the wafer 202. The polishing process is performed to reduce the thickness of the wafer 202 stacked in multiple numbers. The wafer 202 thinned after the polishing process may generate a wafer warpage at a predetermined angle θ due to the stress applied to the first passivation layer 204.

도 4b를 참조하면, 웨이퍼(202)의 후면에 제2 보호막(206)을 형성한다. 제2 보호막(206)은 폴리이미드막으로 형성할 수 있다. 제2 보호막(206)을 폴리이미드막으로 형성할 때에는, 스핀(spin) 방식으로 액상인 폴리이미드를 웨이퍼(202) 상에 코팅한 뒤 액상의 폴리이미드에 포함된 수분을 제거하고 고형화시키기 위하여 열처리 공정을 실시한다. 이러한 열처리 공정은 300∼400℃의 온도의 질소(N2) 분위기에서 실시할 수 있다. 이때 액상인 폴리이미드가 고체의 제2 보호막(206)으로 변형되면서 수축되기 때문에 제2 보호막(206)에 스트레스가 인가될 수 있다. 제2 보호막(206)에 인가되는 스트레스는 제1 보호막(204)에 인가되는 스트레스를 상쇄시켜 웨이퍼 휨 현상을 최소화시킬 수 있다. 따라서 웨이퍼(202)가 평평한 상태를 유지할 수 있다.Referring to FIG. 4B, a second passivation layer 206 is formed on the rear surface of the wafer 202. The second protective film 206 may be formed of a polyimide film. When the second protective film 206 is formed of a polyimide film, a liquid polyimide is coated on the wafer 202 by a spin method, and then heat-treated to remove and solidify water contained in the liquid polyimide. Carry out the process. This heat treatment step can be performed in a nitrogen (N 2 ) atmosphere at a temperature of 300 to 400 ° C. In this case, since the liquid polyimide is deformed while being deformed into the solid second protective film 206, stress may be applied to the second protective film 206. The stress applied to the second passivation layer 206 may cancel the stress applied to the first passivation layer 204 to minimize wafer bending. Therefore, the wafer 202 can be kept flat.

한편, 본 발명의 제1 실시예 및 제2 실시예에서는 웨이퍼 상에 집적 회로의 형성을 완료한 뒤, 웨이퍼 휨 현상을 감소시킬 수 있는 막을 형성하는 단계를 설명하고 있다. 하지만 웨이퍼 휨 현상을 감소시킬 수 있는 막을 집적 회로를 형성하는 단계에서부터 형성할 수도 있다. On the other hand, in the first and second embodiments of the present invention, after forming the integrated circuit on the wafer, the step of forming a film capable of reducing the wafer warpage phenomenon is described. However, a film capable of reducing wafer warpage may be formed from the step of forming the integrated circuit.

예를 들면, 게이트 형성 공정 이후에 금속 배선을 형성하는 공정인 MLM(Multi Layer Metal) 공정에서 금속 배선 주위에 형성되는 절연막을 보호막이 수축됨으로써 인가되는 스트레스를 상쇄시킬 수 있는 막으로 형성할 수 있다. 즉, 이러한 절연막들은 후속하는 열처리 공정에서 수축하는 보호막에 인가되는 스트레스를 상쇄시킬 수 있는 응력을 갖도록 형성할 수 있다. For example, in a multi-layer metal (MLM) process, in which a metal wiring is formed after a gate forming process, an insulating film formed around the metal wiring may be formed as a film capable of canceling stress applied by shrinking of the protective film. . That is, the insulating films may be formed to have a stress that can cancel the stress applied to the protective film shrinking in a subsequent heat treatment process.

이러한 절연막으로는 금속 배선 형성 이전에 형성되는 절연막인 ILD(Inter Layer Dielectric)막 또는 금속 배선 형성 이후에 형성되는 절연막인 IMD(Inter Metal Dielectric)막을 포함할 수 있다. ILD 막 또는 IMD막은 산화막인 TEOS, HDP막, SROx막 또는 질화막인 PE질화막으로 형성할 수 있다. 이러한 산화막 또는 질화막을 형성할 때에는 통상적인 증착 공정에 비해 비교적 높은 파워인 3∼7W와, 비교적 낮은 압력인 300∼1000mtorr 및 비교적 높은 온도인 400∼500℃에서 형성하는 것이 바람직하다. 또한, 산화막을 형성할 때에는 통상적인 증착 공정에 비해 높은 유량인 300∼600sccm 으로 산소를 공급하는 것이 바람직하다.The insulating layer may include an interlayer dielectric (ILD) film formed before forming the metal wiring or an intermetal dielectric (IMD) film formed after forming the metal wiring. The ILD film or IMD film may be formed of an oxide film TEOS, HDP film, SROx film, or PE nitride film. When forming such an oxide film or nitride film, it is preferable to form at 3-7 W which is comparatively high power compared with the conventional vapor deposition process, 300-1000 mtorr which is comparatively low pressure, and 400-500 degreeC which is comparatively high temperature. In addition, when forming an oxide film, it is preferable to supply oxygen at a high flow rate of 300-600 sccm compared with a normal vapor deposition process.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 웨이퍼의 단면도이다.1 is a cross-sectional view of a wafer for explaining the method of manufacturing a semiconductor device according to the first embodiment of the present invention.

도 2는 열처리 온도에 따라 폴리이미드막에 인가되는 스트레스(stress)를 나타낸 그래프이다. 2 is a graph showing stress applied to a polyimide film according to a heat treatment temperature.

도 3은 보호막의 두께와 웨이퍼의 두께에 따른 웨이퍼의 휨 정도를 나타낸 그래프이다.3 is a graph showing the degree of warpage of the wafer according to the thickness of the protective film and the thickness of the wafer.

도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.4A and 4B are cross-sectional views of a device for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention.

도 5는 종래 기술에 따라 웨이퍼 연마 공정을 통해 얇아진 웨이퍼의 두께에 따른 웨이퍼의 휨 정도를 나타낸 사진이다.5 is a photograph showing the degree of warpage of the wafer according to the thickness of the wafer thinned through the wafer polishing process according to the prior art.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

102 : 웨이퍼 104 : 보호막102 wafer 104 protective film

106 : 기공106: pore

Claims (11)

집적 회로가 형성된 웨이퍼를 구비하는 단계; 및Providing a wafer with an integrated circuit formed thereon; And 상기 집적 회로를 보호하기 위하여 상기 웨이퍼 상에 보호막을 형성하되, 상기 보호막의 부피 수축으로 인한 스트레스를 감소시키기 위하여 상기 보호막에 발포제를 첨가하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a protective film on the wafer to protect the integrated circuit, and adding a blowing agent to the protective film to reduce stress due to volume shrinkage of the protective film. 제1항에 있어서,The method of claim 1, 상기 보호막에 300∼400℃의 온도에서 부피 수축이 없는 절연물질을 더욱 첨가하는 단계를 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device comprising the step of further adding an insulating material without volume shrinkage at a temperature of 300 ~ 400 ℃ to the protective film. 제1항에 있어서,The method of claim 1, 상기 보호막은 폴리이미드로 형성하는 반도체 소자의 제조 방법.The protective film is a manufacturing method of a semiconductor device formed of polyimide. 제1항에 있어서,The method of claim 1, 상기 보호막을 형성한 뒤 상기 보호막에 대해 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.And forming a passivation layer and then performing a heat treatment process on the passivation layer. 직접 회로가 형성된 웨이퍼를 구비하는 단계;Providing a wafer on which an integrated circuit is formed; 상기 웨이퍼 전면에 제1 보호막을 형성하는 단계; 및Forming a first passivation layer on the entire surface of the wafer; And 상기 웨이퍼 후면에 제2 보호막을 형성하되, 상기 제2 보호막으로 인하여 상기 제1 보호막을 형성할 때 발생하는 부피 수축으로 인한 스트레스를 상쇄시키는 단계를 포함하는 반도체 소자의 제조 방법.Forming a second passivation layer on the back surface of the wafer, the method of manufacturing a semiconductor device comprising the step of canceling the stress caused by the volume shrinkage that occurs when forming the first passivation layer due to the second passivation layer. 제5항에 있어서,The method of claim 5, 상기 제1 보호막 및 제2 보호막은 폴리이미드로 형성하는 반도체 소자의 제조 방법.The first protective film and the second protective film is a semiconductor device manufacturing method of forming a polyimide. 제5항에 있어서,The method of claim 5, 상기 제1 보호막 또는 제2 보호막을 형성한 뒤 각각의 상기 제1 보호막 또는 제2 보호막에 대해 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.And forming a first passivation layer or a second passivation layer, and then performing a heat treatment process on each of the first passivation layer or the second passivation layer. 제1항 또는 제5항에 있어서,The method according to claim 1 or 5, 상기 웨이퍼 상에 상기 보호막의 부피 수축으로 인한 스트레스를 상쇄시킬 수 있는 응력을 갖는 절연막을 형성하는 단계를 더욱 포함하는 반도체 소자의 제조 방법.And forming an insulating film having a stress capable of canceling a stress due to volume shrinkage of the protective film on the wafer. 제8항에 있어서,The method of claim 8, 상기 절연막은 금속 배선 형성 이전에 형성되는 ILD(Inter Layer Dielectric)막 또는 금속 배선 형성 이후에 형성되는 IMD(Inter Metal Dielectric)막을 포함하는 반도체 소자의 제조 방법.The insulating layer may include an interlayer dielectric (ILD) film formed before metal wiring or an intermetal dielectric (IMD) film formed after metal wiring. 제8항에 있어서,The method of claim 8, 상기 절연막은 3∼7W의 파워와 300∼1000mtorr의 압력 및 400∼500℃의 온도에서 형성되는 질화막을 포함하는 반도체 소자의 제조 방법.The insulating film includes a nitride film formed at a power of 3 to 7 W, a pressure of 300 to 1000 mtorr and a temperature of 400 to 500 ° C. 제8항에 있어서,The method of claim 8, 상기 절연막은 3∼7W의 파워와 300∼1000mtorr의 압력과 400∼500℃의 온도 및 300∼600sccm 의 산소 유량으로 형성되는 산화막을 포함하는 반도체 소자의 제 조 방법.And the insulating film includes an oxide film formed at a power of 3 to 7 W, a pressure of 300 to 1000 mtorr, a temperature of 400 to 500 ° C, and an oxygen flow rate of 300 to 600 sccm.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908839A (en) * 2019-12-03 2021-06-04 上海积塔半导体有限公司 Method for reducing silicon carbide wafer bow
WO2023235841A1 (en) * 2022-06-03 2023-12-07 Avient Corporation Polymer backside film layer for mitigating substrate warpage

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112908839A (en) * 2019-12-03 2021-06-04 上海积塔半导体有限公司 Method for reducing silicon carbide wafer bow
CN112908839B (en) * 2019-12-03 2021-10-01 上海积塔半导体有限公司 Method for reducing silicon carbide wafer bow
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