KR20090124327A - Method for forming fine pattern of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming fine pattern of semiconductor device is provided to form the micro-pattern having the various sizes by using the spacer as the hard mask. CONSTITUTION: The hard mask layer(204) is formed on the semiconductor substrate(200) in which the etched layer(202) is included. The hard mask layer is etched by the lithographically processing using the mask equipped with the space pattern to form the hard mask layer pattern. The spacer stuff film is formed at the upper part of the etched layer including the hard mask layer pattern. The photosensitive film pattern overlapped with the hard mask layer pattern is formed. The spacer stuff film exposing with the photosensitive pattern is etched and the spacer(212a) is formed in the hard mask layer pattern side wall. The photosensitive pattern is eliminated. The etched layer pattern is formed by etching the etching mask as the spacer and hard mask layer pattern.

Description

반도체 소자의 미세 패턴 형성방법{METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING FINE PATTERN OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)을 이용한 반도체 소자의 미세 패턴 형성방법에 관한 기술이다. The present invention relates to a method for forming a fine pattern of a semiconductor device, and more particularly to a method for forming a fine pattern of a semiconductor device using a spacer patterning technology (SPT).

최근 반도체 소자의 고집적화에 따라 패턴의 미세화가 필수적으로 요구되고 있으나, 현재까지 개발된 노광 장비의 해상도 한계로 인하여 40nm 이하의 미세 패턴을 갖는 소자를 구현하는 것은 어려운 실정이다. Recently, the finer the pattern is required according to the higher integration of the semiconductor device, but due to the resolution limitation of the exposure equipment developed so far, it is difficult to implement a device having a fine pattern of 40nm or less.

이러한 문제를 해결하기 위하여 2번의 포토리소그라피 공정을 이용하여 미세 패턴을 형성하는 이중 노광 식각 기술(DEET:Double Exposure and Etch Technology)이 제안되었으나 이는 중첩(overlay) 문제를 초래하여, 최근에는 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)이 연구되고 있다.In order to solve this problem, a double exposure etching technique (DEET) has been proposed to form a fine pattern using two photolithography processes. However, this has caused an overlay problem, and recently, a spacer patterning technique. Spacer Patterning Technology (SPT) has been studied.

도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면이다.1A to 1G illustrate a method of forming a fine pattern of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(100) 상부에 피식각층(102), 제 1 하드마스 크층(104), 제 2 하드마스크층(106), 반사방지막(108) 및 감광막(미도시)을 형성한다. 여기서, 피식각층(102)은 비정질 탄소(amorphous Carbon)막이며, 제 1 하드 마스크층(104)은 실리콘질산화(SiON)막이고, 제 2 하드 마스크층(106)은 폴리실리콘층이다. 그 다음, 감광막을 라인/스페이스 패턴이 구비된 마스크로 노광 및 현상하여 감광막 패턴(110)을 형성한다. Referring to FIG. 1A, an etching target layer 102, a first hard mask layer 104, a second hard mask layer 106, an anti-reflection film 108, and a photoresist film (not shown) are formed on the semiconductor substrate 100. do. Here, the etching target layer 102 is an amorphous carbon film, the first hard mask layer 104 is a silicon nitride oxide (SiON) film, and the second hard mask layer 106 is a polysilicon layer. Then, the photoresist film is exposed and developed with a mask provided with a line / space pattern to form the photoresist pattern 110.

도 1b를 참조하면, 감광막 패턴(110)을 식각 마스크로 반사방지막(108) 및 제 2 하드마스크층(106)을 식각하여 반사방지막 패턴(108a) 및 제 2 하드마스크층 패턴(106a)을 형성한다. Referring to FIG. 1B, the antireflection film 108 and the second hard mask layer 106 are etched using the photoresist pattern 110 as an etch mask to form the antireflection film pattern 108a and the second hard mask layer pattern 106a. do.

도 1c를 참조하면, 감광막 패턴(110) 및 반사방지막 패턴(108a)을 제거한 후, 제 2 하드마스크층 패턴(106a)을 포함한 제 1 하드마스크층(104) 상부에 질화막(미도시)을 형성한다. 그 다음, 질화막을 전면 식각하여 제 2 하드마스크층 패턴(106a) 측벽에 스페이서(112)를 형성한다.Referring to FIG. 1C, after the photoresist pattern 110 and the anti-reflection film pattern 108a are removed, a nitride film (not shown) is formed on the first hard mask layer 104 including the second hard mask layer pattern 106a. do. Next, the nitride layer is etched entirely to form the spacer 112 on the sidewall of the second hard mask layer pattern 106a.

도 1d를 참조하면, 제 2 하드마스크층 패턴(106a)을 제거하여 스페이서(112)만 남겨지도록 한다. 이때, 제 2 하드마스크층 패턴(106a) 제거 공정은 제 2 하드마스크층 패턴(106a)과 스페이서(112) 간의 식각 선택비 차이를 이용하여 수행한다.Referring to FIG. 1D, the second hard mask layer pattern 106a is removed to leave only the spacers 112. In this case, the process of removing the second hard mask layer pattern 106a may be performed using an etching selectivity difference between the second hard mask layer pattern 106a and the spacer 112.

도 1e를 참조하면, 스페이서(112)를 식각 마스크로 제 1 하드마스크층(104)을 식각하여 제 1 하드마스크층 패턴(104a)을 형성한다. Referring to FIG. 1E, the first hard mask layer 104 is etched using the spacer 112 as an etch mask to form the first hard mask layer pattern 104a.

도 1f를 참조하면, 스페이서(112) 및 제 1 하드마스크층 패턴(104a)을 식각 마스크로 피식각층(102)을 식각하여 피식각층 패턴(102a)을 형성한다. Referring to FIG. 1F, the etching target layer 102 is etched using the spacer 112 and the first hard mask layer pattern 104a as an etching mask to form the etching target layer pattern 102a.

상술한 종래기술에 따른 미세 패턴 형성방법은 스페이서(112)의 두께에 해당하는 크기의 피식각층 패턴(102a)만이 형성된다. 따라서, 도 1g에 도시된 바와 같이, 피식각층 패턴(102a)의 라인 패턴과 스페이스 패턴 간의 선폭의 비가 하나로 고정된다. 그러나, 실제 설계에서는 다양한 크기의 패턴이 요구되기 때문에, 이를 만족시키기 위해서는 별도의 패터닝 공정을 더 수행해야하는 문제점이 있다. In the above-described fine pattern forming method according to the related art, only the etched layer pattern 102a having a size corresponding to the thickness of the spacer 112 is formed. Thus, as shown in FIG. 1G, the ratio of the line width between the line pattern and the space pattern of the etched layer pattern 102a is fixed to one. However, since a pattern of various sizes is required in an actual design, there is a problem in that a separate patterning process must be further performed to satisfy this.

본 발명은 최소 크기가 아닌 다른 크기의 패턴을 형성하려는 영역의 하드마스크층이 제거되지 않고 스페이서와 함께 마스크로 이용될 수 있도록 함으로써 한 번의 패터닝 공정만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는데 그 목적이 있다. According to the present invention, it is possible to form a fine pattern having various kinds of sizes by only one patterning process by allowing a hard mask layer of a region to form a pattern having a size other than the minimum size to be used as a mask together with a spacer without being removed. It is an object of the present invention to provide a method for forming a fine pattern of a semiconductor device.

본 발명에 따른 반도체 소자의 미세 패턴 형성방법은 피식각층이 구비된 반도체 기판 상부에 하드마스크층을 형성하는 단계; 라인/스페이스 패턴을 구비한 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴을 포함한 상기 피식각층 상부에 스페이서용 물질막을 형성하는 단계; 상기 스페이서용 물질막 상부에 서로 인접한 상기 하드마스크층 패턴과 중첩되는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 의해 노출된 상기 스페이서용 물질막을 식각하여 상기 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 및 상기 감광막 패턴을 제거하고, 상기 스페이서 및 상기 하드마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Method of forming a fine pattern of a semiconductor device according to the present invention comprises the steps of forming a hard mask layer on the semiconductor substrate with an etched layer; Forming a hard mask layer pattern by etching the hard mask layer by a photolithography process using a mask having a line / space pattern; Forming a material layer for a spacer on the etched layer including the hard mask layer pattern; Forming a photoresist pattern on the spacer material layer, the photoresist pattern overlapping the hard mask layer pattern adjacent to each other; Etching the spacer material film exposed by the photoresist pattern to form a spacer on sidewalls of the hard mask layer pattern; And removing the photoresist pattern, and etching the etching target layer using the spacer and the hard mask layer pattern as an etching mask to form an etching target layer pattern.

여기서, 상기 피식각층은 비정질 탄소(amorphous Carbon)막으로 형성하는 것과, 상기 하드마스크층은 제 1 하드마스크층 및 제 2 하드마스크층을 포함하는 것과, 상기 제 1 하드마스크층은 실리콘질산화(SiON)막으로 형성하는 것과, 상기 제 2 하드마스크층은 폴리실리콘층으로 형성하는 것과, 상기 스페이서용 물질막은 질화막으로 형성하는 것과, 상기 스페이서 형성 공정은 전면 식각 방법으로 수행하는 것과, 상기 스페이서 형성 단계에서 상기 감광막 패턴과 중첩되는 상기 하드마스크층 패턴은 상기 스페이서에 의해 노출되지 않는 것과, 상기 스페이서 형성 단계 이후에 상기 스페이서에 의해 노출된 상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.The etching layer may be formed of an amorphous carbon film, the hard mask layer may include a first hard mask layer and a second hard mask layer, and the first hard mask layer may be silicon nitride (SiON). Forming a film, forming the second hard mask layer using a polysilicon layer, forming the spacer material film using a nitride film, and forming the spacer using an entire surface etching method, and forming the spacer. The hard mask layer pattern overlapping with the photoresist pattern is not exposed by the spacer, and further comprising the step of removing the hard mask layer pattern exposed by the spacer after the spacer forming step. do.

본 발명은 최소 크기가 아닌 다른 크기의 패턴을 형성하려는 영역의 하드마스크층이 제거되지 않고 스페이서와 함께 마스크로 이용될 수 있도록 함으로써 한 번의 패터닝 공정만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있는 효과를 제공한다. According to the present invention, it is possible to form a fine pattern having various kinds of sizes by only one patterning process by allowing a hard mask layer of a region to form a pattern having a size other than the minimum size to be used as a mask together with a spacer without being removed. Provide the effect.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면이다.2A to 2G illustrate a method of forming a fine pattern of a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(200) 상부에 피식각층(202), 제 1 하드마스크층(204), 제 2 하드마스크층(206), 반사방지막(208) 및 제 1 감광막(미도시)을 형성한다. 여기서, 피식각층(202)은 비정질 탄소(amorphous Carbon)막이며, 제 1 하드 마스크층(204)은 실리콘질산화(SiON)막이고, 제 2 하드 마스크층(206)은 폴리 실리콘층으로 형성하는 것이 바람직하다. 그 다음, 제 1 감광막을 라인/스페이스 패턴을 구비한 마스크로 노광 및 현상하여 제 1 감광막 패턴(210)을 형성한다. Referring to FIG. 2A, an etched layer 202, a first hard mask layer 204, a second hard mask layer 206, an anti-reflection film 208, and a first photoresist film (not shown) are formed on the semiconductor substrate 200. To form. Here, the etched layer 202 is an amorphous carbon film, the first hard mask layer 204 is a silicon nitride oxide (SiON) film, and the second hard mask layer 206 is formed of a polysilicon layer. desirable. Next, the first photoresist film is exposed and developed with a mask having a line / space pattern to form the first photoresist film pattern 210.

도 2b를 참조하면, 제 1 감광막 패턴(210)을 식각 마스크로 반사방지막(208) 및 제 2 하드마스크층(206)을 식각하여 반사방지막 패턴(208a) 및 제 2 하드마스크층 패턴(206a)을 형성한다. Referring to FIG. 2B, the anti-reflection film 208 and the second hard mask layer 206 are etched using the first photoresist pattern 210 as an etch mask to etch the anti-reflection film pattern 208a and the second hard mask layer pattern 206a. To form.

도 2c를 참조하면, 제 1 감광막 패턴(210) 및 반사방지막 패턴(208a)을 제거한 후, 제 2 하드마스크층 패턴(206a)을 포함한 제 1 하드마스크층(204) 상부에 스페이서용 물질막(212)을 형성한다. 여기서, 스페이서용 물질막(212)은 질화막으로 형성하는 것이 바람직하다. 그 다음, 스페이서용 물질막(212) 상부에 제 2 감광막(미도시)을 형성하고, 제 2 감광막을 라인/스페이스 패턴이 구비된 마스크로 노광 및 현상하여 제 2 감광막 패턴(214)을 형성한다. Referring to FIG. 2C, after removing the first photoresist layer pattern 210 and the anti-reflection layer pattern 208a, the material layer for spacers may be formed on the first hard mask layer 204 including the second hard mask layer pattern 206a. 212). Here, the spacer material film 212 is preferably formed of a nitride film. Next, a second photoresist film (not shown) is formed on the spacer material film 212, and the second photoresist film is exposed and developed with a mask provided with a line / space pattern to form a second photoresist film pattern 214. .

여기서, 제 2 감광막 패턴(214)은 후속 공정에서 형성될 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭 비율에 따라 서로 다른 개수의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성하는 것이 바람직하다. 예컨대, 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭을 1:1로 형성하려는 영역에는 제 2 감광막 패턴(214)이 형성되지 않도록 하고, 3:1로 형성하려는 영역에는 제 2 감광막 패턴(214)을 1개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성한다. 그리고, 피식각층 패턴의 라인 패턴과 스페이스 패턴의 선폭을 7:1로 형성하려는 영역에는 2개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성하고, 11:1로 형성하려는 영역에는 3개의 제 2 하드마스크층 패턴(206a)과 중첩되도록 형성한다. 즉, 피식각 층 패턴의 라인 패턴과 스페이스 패턴의 비율은 1:1을 제외하고 4n-1:1(여기서, n은 중첩되는 하드마스크층 패턴(206a)의 개수)로 결정될 수 있다. Here, the second photoresist layer pattern 214 may be formed to overlap the second hard mask layer pattern 206a having a different number according to the line width ratio of the line pattern and the space pattern of the etched layer pattern to be formed in a subsequent process. . For example, the second photoresist pattern 214 may not be formed in an area where the line width of the etched layer pattern and the space pattern are to be 1: 1, and the second photoresist pattern 214 is formed in an area that is to be formed 3: 1. Is formed to overlap one second hard mask layer pattern 206a. The line pattern of the etched layer pattern and the line pattern of the space pattern are formed to have a width of 7: 1 so as to overlap with the two second hard mask layer patterns 206a. It is formed so as to overlap the hard mask layer pattern 206a. That is, the ratio of the line pattern and the space pattern of the etched layer pattern may be determined as 4n-1: 1 (where n is the number of overlapping hard mask layer patterns 206a) except for 1: 1.

도 2d를 참조하면, 제 2 감광막 패턴(214)에 의해 노출된 스페이서용 물질막(212)을 전면 식각하여 스페이서(212a)를 형성한다. 그 다음, 제 2 감광막 패턴(214)을 제거한다. Referring to FIG. 2D, the spacer material film 212 exposed by the second photosensitive film pattern 214 is etched to form a spacer 212a. Next, the second photosensitive film pattern 214 is removed.

도 2e를 참조하면, 스페이서(212a)에 의해 노출된 제 2 하드마스크층 패턴(206a)을 제거한다. 여기서, 제 2 하드마스크층 패턴(206a) 제거 공정은 제 2 하드마스크층 패턴(206a)과 스페이서(212a) 간의 식각 선택비 차이를 이용하여 수행하는 것이 바람직하다. Referring to FIG. 2E, the second hard mask layer pattern 206a exposed by the spacer 212a is removed. Here, the process of removing the second hard mask layer pattern 206a may be performed by using an etching selectivity difference between the second hard mask layer pattern 206a and the spacer 212a.

그 다음, 스페이서(212a)를 식각 마스크로 제 1 하드마스크층(204)을 식각하여 제 1 하드마스크층 패턴(204a)을 형성한다. 이때, 제 2 감광막 패턴(214)에 의해 남겨진 스페이서용 물질막(212)이 배리어 역할을 하여 그 하부의 제 2 하드마스크층 패턴(206a)이 제거되는 것을 방지해 준다. 따라서, 스페이서(212a) 뿐만 아니라 제 2 하드마스크층 패턴(206a)도 식각 마스크 역할을 하여 하부의 제 1 하드마스크층 패턴(204a)의 선폭이 원하는 타겟으로 형성될 수 있다. Next, the first hard mask layer 204 is etched using the spacer 212a as an etch mask to form the first hard mask layer pattern 204a. In this case, the spacer material layer 212 left by the second photoresist layer pattern 214 serves as a barrier to prevent the lower second hard mask layer pattern 206a from being removed. Accordingly, not only the spacer 212a but also the second hard mask layer pattern 206a may serve as an etching mask so that the line width of the lower first hard mask layer pattern 204a may be formed as a desired target.

도 2f를 참조하면, 제 1 하드마스크층 패턴(204), 제 2 하드마스크층 패턴(204a) 및 스페이서(212a)를 식각 마스크로 피식각층(202)을 식각하여 피식각층 패턴(202a)을 형성한다. 그 다음, 제 1 하드마스크층 패턴(204), 제 2 하드마스크층 패턴(204a) 및 스페이서(212a)를 제거한다.Referring to FIG. 2F, the etched layer 202 is etched using the first hard mask layer pattern 204, the second hard mask layer pattern 204a, and the spacer 212a as an etch mask to form the etched layer pattern 202a. do. Next, the first hard mask layer pattern 204, the second hard mask layer pattern 204a, and the spacer 212a are removed.

즉, 본 발명은 제 2 감광막 패턴(214)으로 스페이서(212a) 뿐만 아니라 제 2 하드마스크층 패턴(204a)도 식각 마스크로 이용할 수 있도록 함으로써 작은 패턴이 요구되는 영역에는 스페이서(212a)만을 마스크로 이용하여 패터닝하고, 큰 패턴이 요구되는 영역에는 스페이서(212a)와 함께 제 2 하드마스크층 패턴(204a)을 마스크로 이용하여 패터닝할 수 있다. 또한, 큰 패턴의 경우 마스크로 이용하는 제 2 하드마스크층 패턴(204a)의 개수를 조절하여 서로 다른 크기의 패턴을 형성할 수 있도록 함으로써 도 2g에 도시된 바와 같이, 한 번의 패터닝만으로 여러 종류의 크기를 갖는 미세 패턴을 형성할 수 있다. That is, according to the present invention, the second photoresist pattern 214 can use not only the spacer 212a but also the second hard mask layer pattern 204a as an etch mask, so that only the spacer 212a is used as a mask in an area where a small pattern is required. The second hard mask layer pattern 204a and the spacer 212a may be patterned together with the spacer 212a in a region requiring a large pattern. In addition, in the case of a large pattern, by adjusting the number of the second hard mask layer pattern 204a used as a mask to form patterns having different sizes, as shown in FIG. 2G, various types of sizes are required by only one patterning. It is possible to form a fine pattern having.

아울러, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 DRAM 뿐만 아니라 SRAM, 플래쉬 및 로직 등에 적용이 가능하다. In addition, the method for forming a fine pattern of a semiconductor device according to the present invention can be applied to not only DRAM but also SRAM, flash, and logic.

한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.On the other hand, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be possible to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are as follows It should be regarded as belonging to the claims.

도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면.1A to 1G illustrate a method of forming a fine pattern of a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 미세 패턴 형성방법을 도시한 도면.2A to 2G illustrate a method of forming a fine pattern of a semiconductor device according to the present invention.

Claims (9)

피식각층이 구비된 반도체 기판 상부에 하드마스크층을 형성하는 단계;Forming a hard mask layer on the semiconductor substrate having the etched layer; 라인/스페이스 패턴을 구비한 마스크를 이용한 사진 식각 공정으로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;Forming a hard mask layer pattern by etching the hard mask layer by a photolithography process using a mask having a line / space pattern; 상기 하드마스크층 패턴을 포함한 상기 피식각층 상부에 스페이서용 물질막을 형성하는 단계;Forming a material layer for a spacer on the etched layer including the hard mask layer pattern; 상기 스페이서용 물질막 상부에 서로 인접한 상기 하드마스크층 패턴과 중첩되는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the spacer material layer, the photoresist pattern overlapping the hard mask layer pattern adjacent to each other; 상기 감광막 패턴에 의해 노출된 상기 스페이서용 물질막을 식각하여 상기 하드마스크층 패턴 측벽에 스페이서를 형성하는 단계; 및Etching the spacer material film exposed by the photoresist pattern to form a spacer on sidewalls of the hard mask layer pattern; And 상기 감광막 패턴을 제거하고, 상기 스페이서 및 상기 하드마스크층 패턴을 식각 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계Removing the photoresist pattern, and etching the etched layer using the spacer and the hard mask layer pattern as an etch mask to form an etched layer pattern. 를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.Method for forming a fine pattern of a semiconductor device comprising a. 제 1 항에 있어서, 상기 피식각층은 비정질 탄소(amorphous Carbon)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, wherein the etched layer is formed of an amorphous carbon film. 제 1 항에 있어서, 상기 하드마스크층은 제 1 하드마스크층 및 제 2 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, wherein the hard mask layer comprises a first hard mask layer and a second hard mask layer. 제 3 항에 있어서, 상기 제 1 하드마스크층은 실리콘질산화(SiON)막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 3, wherein the first hard mask layer is formed of a silicon nitride oxide (SiON) film. 제 3 항에 있어서, 상기 제 2 하드마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 3, wherein the second hard mask layer is formed of a polysilicon layer. 제 1 항에 있어서, 상기 스페이서용 물질막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, wherein the spacer material layer is formed of a nitride film. 제 1 항에 있어서, 상기 스페이서 형성 공정은 전면 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, wherein the spacer forming process is performed by a front side etching method. 제 1 항에 있어서, 상기 스페이서 형성 단계에서 상기 감광막 패턴과 중첩되는 상기 하드마스크층 패턴은 상기 스페이서에 의해 노출되지 않는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, wherein the hard mask layer pattern overlapping the photosensitive layer pattern is not exposed by the spacer in the spacer forming step. 제 1 항에 있어서, 상기 스페이서 형성 단계 이후에 상기 스페이서에 의해 노출된 상기 하드마스크층 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.The method of claim 1, further comprising removing the hard mask layer pattern exposed by the spacer after the spacer forming step.
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