KR20090121181A - Non volatile memory device and method of testing the same - Google Patents

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Abstract

PURPOSE: A non-volatile memory device and a method for testing the same are provided to test more many dies at one time by minimizing the number of channels connected for data input when performing a die test on a wafer. CONSTITUTION: A non-volatile memory device includes a clock terminal(322), a control signal output unit(323), an input/output terminal and a storage. The clock terminal receives a clock signal for testing, and the control signal output unit outputs a data input/output control signal according to a clock signal received from the clock terminal. N number of input/output terminals input and output data. N number of storages are respectively connected to the n number of input/output terminals.

Description

불휘발성 메모리 소자 및 그 테스트 방법{Non volatile memory device and method of testing the same}Non-volatile memory device and method of testing the same

본 발명은 불휘발성 메모리 소자의 테스트를 위한 것으로, 테스터의 한정된 채널과 연결되는 다이의 수를 최대화 시킬 수 있는 불휘발성 메모리 소자 및 그 테스트 방법에 관한 것이다.The present invention is for testing a nonvolatile memory device, and relates to a nonvolatile memory device and a test method thereof capable of maximizing the number of dies connected to a limited channel of a tester.

불휘발성 메모리인 플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.Flash memory, which is a nonvolatile memory, is generally classified into a NAND flash memory and a NOR flash memory. NOR flash memory has a good random access time characteristic because memory cells are independently connected to bit lines and word lines, whereas NAND flash memory has a plurality of memory cells connected in series so that one contact per cell string is provided. Since only requires, it has excellent characteristics in terms of integration degree. Therefore, a NAND structure is mainly used for highly integrated flash memory.

상기한 불휘발성 메모리 소자는 웨이퍼(Wafer)상에 만들어지는 것으로, 하나의 웨이퍼에는 다수의 다이(Die)가 포함된다. 그리고 웨이퍼 상에서 각각의 다이가 제대로 동작하는지 테스트 한 후, 정상적인 다이만을 컷팅(Cutting)하여 패키징 한다. 이때 다이(Die)를 하나 이상 패키징 하여 하나의 불휘발성 메모리칩으로 만들 수 있다.The nonvolatile memory device is formed on a wafer, and one wafer includes a plurality of dies. After testing each die on the wafer for proper operation, only the normal die is cut and packaged. In this case, one or more dies may be packaged into one nonvolatile memory chip.

한편, 상기 웨이퍼 상에 다이들을 테스트하기 위한 테스터(Tester)는 일정 개수의 채널(Channel)을 가지고 있다. 그리고 다이에 데이터 입출력 핀(In-Out; IO)에 채널을 연결한 후, 테스트를 위한 데이터 입력 및 결과를 출력 받는다. 상기 결과에 의해 다이가 정상적으로 동작하는지를 판단할 수 있다.Meanwhile, a tester for testing dies on the wafer has a certain number of channels. After connecting the channel to the data input / output pin (In-Out; IO) on the die, it receives data input and result for test. The result can determine whether the die is operating normally.

상기 테스터의 채널의 개수는 한정되어 있기 때문에, 다이에 연결하는 채널의 개수에 따라서 동시에 테스트 할 수 있는 다이의 수가 결정된다. Since the number of channels of the tester is limited, the number of channels that can be tested simultaneously is determined by the number of channels connected to the die.

도 1은 종래의 웨이퍼 테스트를 위한 채널 연결을 나타낸 블록도이다.1 is a block diagram illustrating channel connections for a conventional wafer test.

도 1을 참조하면, 테스터(110)의 채널(CH)들이 웨이퍼(120)상에 다이들에 연결된 것을 나타낸다. 상기 웨이퍼(120)상에 다이(121)는 m 개이고, 테스터(110)의 채널(CH)의 개수가 정해져 있기 때문에 m 개의 다이에 모두 연결되지 못하고, n 개의 다이만이 연결된 것을 확인할 수 있다. 이때, m>n이고, m과 n은 양의 정수이다.Referring to FIG. 1, the channels CH of the tester 110 are connected to dies on the wafer 120. Since there are m dies 121 on the wafer 120 and the number of channels CH of the tester 110 is determined, it may be confirmed that only n dies are not connected to all m dies. At this time, m> n and m and n are positive integers.

다이(121)의 테스트를 위해서는 프로그램 명령(Command)과, 어드레스(Address), 그리고 프로그램할 데이터를 입력해야 한다. 이를 위해서 테스터(110)는 채널들을 다이(121)의 핀(Pin)에 연결한다.In order to test the die 121, a program command, an address, and data to be programmed must be input. To this end, the tester 110 connects the channels to the pins of the die 121.

일반적으로 다이(121)에는 데이터 입력을 위한 8개의 IO핀(IO<7:0>)을 가진다. 그리고 입력되는 데이터가 명령어인지, 어드레스인지 또는 프로그램할 데이터인지를 구분해주기 위한 제어신호입력 핀들을 포함한다.In general, die 121 has eight IO pins (IO <7: 0>) for data input. And control signal input pins for distinguishing whether the input data is a command, an address, or data to be programmed.

따라서 테스터(110)는 상기 8개의 IO 핀(IO<7:0>)과 제어신호 입력 핀에 채널을 각각 연결하여 테스트를 위한 데이터 입력과, 그 결과를 확인할 수 있다. 상 기 테스터(110)는 도 1에 나타난 바와 같이 다수의 다이에 채널들을 연결하고 동시에 여러 개의 다이를 테스트할 수 있다.Therefore, the tester 110 may connect the channels to the eight IO pins (IO <7: 0>) and the control signal input pins, respectively, to check the data input for the test and the result. The tester 110 may connect channels to multiple dies and test multiple dies simultaneously as shown in FIG. 1.

도 1과 같이 채널이 연결된 상태에서 테스트를 위한 데이터 입출력은 다음과 같다.As shown in FIG. 1, data input / output for a test in a channel connected state is as follows.

도 2a 및 도 2b는 테스트 수행을 위한 데이터 입출력의 타이밍도이다.2A and 2B are timing diagrams of data input and output for performing a test.

도 2a는 테스트 데이터가 입력되는 타이밍도이고, 도 2b는 테스트 결과를 출력하는 타이밍도이다.2A is a timing diagram for inputting test data, and FIG. 2B is a timing diagram for outputting test results.

도 2a를 참조하면, 테스터(110)는 다이들에 각각 연결된 채널들을 통해서 데이터를 입력하는데, 이때 하나의 채널로는 클럭(CLK)을 입력하고, 8 개의 IO핀(int_IO<7:0>)을 통해서 8비트씩 데이터가 입력된다.Referring to FIG. 2A, the tester 110 inputs data through channels connected to the dies, in which a clock CLK is input to one channel, and eight IO pins (int_IO <7: 0>). Data is input by 8 bits.

앞서 언급한 바와 같이, 8개의 IO 핀을 통해서 8비트 단위로 데이터가 입력되므로, 예를 들어 도 1의 데이터(D0)는 8비트 데이터로서 D0<7:0>으로 나타낼 수 있다.As mentioned above, since data is input in 8-bit units through eight IO pins, for example, data D0 of FIG. 1 may be represented as D0 <7: 0> as 8-bit data.

그리도 테스트 결과를 출력하는 경우에도, 도 2b와 같이 하나의 채널로는 클럭(CLK)을 입력하고, 8개의 IO 핀(Out<7:0>)을 통해서 데이터가 출력된다. 상기 IO 핀은 입력시에는 int_IO<7:0>으로 표시하였고, 출력시에는 Out<7:0>으로 표시하였다.Even when outputting a test result, as shown in FIG. 2B, a clock CLK is input to one channel, and data is output through eight IO pins Out <7: 0>. The IO pin was marked as int_IO <7: 0> at the input and Out <7: 0> at the output.

이러한 방식으로 테스트를 수행하는 것은, 앞서 언급한 바와 같이 테스터(110)에 구비되는 채널의 수가 한정되어 있기 때문에 한 번에 테스트를 수행할 수 있는 다이의 개수도 한정된다. 만약 동일한 채널의 개수로 보다 많은 다이를 테 스트 하고자 한다면, 하나의 다이에 연결해야 하는 채널의 개수를 줄여야 한다.Performing the test in this manner also limits the number of dies that can be tested at one time because the number of channels provided in the tester 110 is limited as described above. If you want to test more die with the same number of channels, you should reduce the number of channels that need to be connected to one die.

따라서 본 발명이 이루고자 하는 기술적 과제는 웨이퍼상의 다이 테스트를 수행할 때, 데이터 입력을 위해 연결되는 채널의 개수를 최소화 하여 보다 많은 수의 다이를 한 번에 테스트 할 수 있는 불휘발성 메모리 소자 및 그 테스트 방법을 제공하는데 있다.Accordingly, a technical problem to be achieved by the present invention is to test a larger number of dies at the same time by minimizing the number of channels connected for data input when performing a die test on a wafer, and a test thereof. To provide a method.

본 발명의 특징에 따른 불휘발성 메모리 소자는,Nonvolatile memory device according to a feature of the present invention,

테스트를 위한 클럭 신호를 입력받는 클럭단; 상기 클럭단에서 입력받는 클럭신호에 따라 데이터 입출력 제어신호를 출력하는 제어신호 출력부; 데이터 입출력을 위한 n 개의 입출력단; 및 상기 n 개의 입출단에 각각 연결되고 내부회로간의 데이터 입출력을 위한 데이터 임시 저장수단인 n 개의 저장부를 포함하고, 상기 n 개의 저장부는 상기 n 의 입출력단에 속하는 제 1 입출력단에 공통 연결되며, 테스트 모드에서 상기 제 1 입출력단을 통해 테스트 데이터가 입출력되고, 상기 n 의 저장부는 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단을 통해 입출력되는 데이터를 임시 저장하거나 출력하는 것을 특징으로 한다.A clock stage receiving a clock signal for a test; A control signal output unit configured to output a data input / output control signal according to a clock signal input from the clock terminal; N input / output stages for data input / output; And n storage units respectively connected to the n input and output terminals, the data storage unit being temporary storage means for data input / output between internal circuits, the n storage units being commonly connected to a first input / output terminal belonging to the n input / output terminals, In the test mode, test data is input and output through the first input / output terminal, and the storage unit of n may temporarily store or output data input / output through the first input / output terminal according to the data input / output control signal.

상기 제어신호 출력부는 테스트 모드에서 데이터 입력시에 출력하는 데이터 입출력 제어신호는, 상기 제 1 입출력단을 통해 입력되는 데이터 비트가 상기 n 개의 저장부에 차례로 저장되도록 제어하는 n 개의 데이터 입력 인에이블 신호와, 상기 n 개의 데이터 입력 인에이블 신호 출력후, 상기 다수의 저장부에 저장된 데이 터를 동시에 상기 내부회로로 출력하도록 제어하는 제 1 제어신호를 포함하는 것을 특징으로 한다.The control signal output unit outputs the data input / output control signal when the data is input in the test mode, n data input enable signals for controlling data bits input through the first input / output terminal to be sequentially stored in the n storage units. And a first control signal for controlling to output data stored in the plurality of storage units to the internal circuit at the same time after outputting the n data input enable signals.

상기 제어신호 출력부는 테스트 모드에서 테스트 결과 데이터 출력시에 출력하는 데이터 입출력 제어신호는, 상기 n 개의 저장부에 저장된 테스트 결과 데이터를 차례로 상기 제 1 입출력단에 출력되도록 차례로 생성되는 n 개의 데이터 출력 인에이블 신호를 포함하는 것을 특징으로 한다.The control signal output unit outputs the data input / output control signal output when the test result data is output in the test mode. The test result data stored in the n storage units may be n data outputs that are sequentially generated to be sequentially output to the first input / output terminal. It characterized in that it comprises an enable signal.

상기 n 개의 저장부는 각각, 입출력 데이터를 임시 저장하는 래치부; 상기 제 1 입출력단 및 각각 대응되는 입출력단과 연결되고 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로의 데이터 입출력을 선택하는 먹스; 상기 먹스에서 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로부터 입력되는 데이터를 상기 래치부로 전달하는 입력부; 및 상기 래치부에 저장된 데이터를 상기 먹스로 전달하여, 상기 먹스가 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로 전달되게 하는 출력부를 포함하는 것을 특징으로 한다.Each of the n storage units may include a latch unit configured to temporarily store input / output data; A mux connected to the first input / output terminal and a corresponding input / output terminal and selecting data input / output to the first input / output terminal or the corresponding input / output terminal according to the data input / output control signal; An input unit configured to transfer data input from the first input / output terminal or the corresponding input / output terminal selected by the mux to the latch unit; And an output unit configured to transfer data stored in the latch unit to the mux, so that the data is transferred to the first input / output terminal or the corresponding input / output terminal selected by the mux.

상기 n 개의 저장부들 중 상기 제 1 입출력부에 연결되는 제 1 저장부를 제외한 나머지 제 2 저장부들은 각각, 입출력 데이터를 임시 저장하는 래치부; 상기 제 1 입출력단 및 각각 대응되는 입출력단과 연결되고 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로의 데이터 입출력을 선택하는 먹스; 상기 먹스에서 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로부터 입력되는 데이터를 상기 래치부로 전달하는 입력부; 및 상기 래치부에 저장된 데이터를 상기 먹스로 전달하여, 상기 먹스가 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로 전달되게 하는 출력부를 포함하는 것을 특징으로 한다.Each of the second storage units other than the first storage unit connected to the first input / output unit among the n storage units may include a latch unit configured to temporarily store input / output data; A mux connected to the first input / output terminal and a corresponding input / output terminal and selecting data input / output to the first input / output terminal or the corresponding input / output terminal according to the data input / output control signal; An input unit configured to transfer data input from the first input / output terminal or the corresponding input / output terminal selected by the mux to the latch unit; And an output unit configured to transfer data stored in the latch unit to the mux, so that the data is transferred to the first input / output terminal or the corresponding input / output terminal selected by the mux.

상기 테스트 모드에서 상기 테스트를 위해 입력되는 데이터가 명령 정보인 경우 인가되는 명령어 인에이블 제어신호와, 상기 테스트를 위해 입력되는 데이터가 어드레스 정보인 경우 인가되는 어드레스 인에이블 제어신호를 더 입력받는 것을 특징으로 한다. And receiving a command enable control signal applied when the data input for the test in the test mode is command information, and an address enable control signal applied when the data input for the test is address information. It is done.

본 발명의 특징에 따른 불휘발성 메모리 소자의 테스트 방법은,Test method of a nonvolatile memory device according to a feature of the present invention,

불휘발성 메모리 소자의 테스트 방법에 있어서, 테스트 모드에서 n 개의 입출력단중 하나인 제 1 입출력단을 통해 테스트를 위한 데이터 비트를 한비트씩 입력하는 단계; 상기 입력되는 데이터 비트를 제 1 제어신호에 따라 상기 불휘발성 메모리 소자의 입출력단들에 각각 연결되는 데이터 저장부들에 차례로 저장하는 단계; 및 상기 데이터 저장부들에 저장된 데이터 비트를 제 2 제어신호에 따라 동시에 상기 불휘발성 메모리 소자의 내부 회로로 전달하는 단계를 포함한다.A test method of a nonvolatile memory device, comprising: inputting data bits for each test bit by bit through a first input / output terminal, which is one of n input / output terminals in a test mode; Sequentially storing the input data bits in data storage units respectively connected to input / output terminals of the nonvolatile memory device according to a first control signal; And simultaneously transferring data bits stored in the data storage units to internal circuits of the nonvolatile memory device according to a second control signal.

상기 내부 회로에 전달된 데이터를 이용하여 테스트를 수행하는 단계를 포함하는 것을 특징으로 한다.And performing a test using the data transferred to the internal circuit.

상기 데이터를 이용하여 테스트를 수행한 결과가 상기 데이터 저장부들에 입력되는 단계; 및 상기 데이터 저장부에 저장된 데이터가 제 3 제어신호에 의해 상기 제 1 입출력단을 통해 차례로 출력되는 단계를 포함하는 것을 특징으로 한다.Inputting a result of a test using the data into the data storage units; And sequentially outputting data stored in the data storage unit through the first input / output terminal by a third control signal.

상기 제 1 내지 제 3 제어신호는 외부에서 입력되는 클럭신호에 동기화하여 출력되는 것을 특징으로 한다.,The first to third control signals are output in synchronization with a clock signal input from the outside.

상기 테스트 모드에서 다수의 불휘발성 메모리 소자가 동시에 테스트를 수행하는 것을 특징으로 한다.In the test mode, a plurality of nonvolatile memory devices simultaneously perform a test.

상기 제 1 제어신호는, 상기 데이터 저장부 각각에 순차적으로 인가되어 상기 제 1 입출력단을 통해 입력되는 데이터가 상기 데이터 저장부에 차례로 저장되도록 하는 n 개의 데이터 입력 인에이블 신호인 것을 특징으로 한다.The first control signal may be n data input enable signals sequentially applied to each of the data storage units to sequentially store data input through the first input / output terminal.

상기 제 3 제어신호는, 상기 데이터 저장부 각각에 순차적으로 인가되어 상기 제 1 입출력단을 통해 저장된 데이터를 차례로 출력하도록 하는 n 개의 데이터 출력 인에이블 신호인 것을 특징으로 한다.The third control signal may be n data output enable signals sequentially applied to each of the data storage units to sequentially output data stored through the first input / output terminal.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 테스트 방법은 하나의 IO만 테스터의 채널과 연결하여 테스트를 위한 데이터를 입출력 할 수 있도록 하여, 보다 많은 수의 다이를 한 번에 테스트 할 수 있어, 테스트 시간과 비용을 줄일 수 있다.As described above, the nonvolatile memory device and the test method thereof according to the present invention connect only one IO to a channel of a tester to input and output data for testing, thereby testing a larger number of dies at once. This reduces test time and costs.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 테스트를 위한 채널 연결을 도시한 블록도이다.3A is a block diagram illustrating a channel connection for testing a nonvolatile memory device according to an embodiment of the present invention.

도 3a를 참조하면, 테스터(310)의 채널들이 웨이퍼(120)에 만들어져 있는 m 개의 다이 1 내지 다이 m 들에 연결되어 있는데, 점선으로 표시된 부분은 기존에는 연결되었으나, 본 발명의 실시 예에 따라 연결되지 않은 부분을 나타낸다. 상기 도 3a는 종래와 비교하여 채널의 연결이 줄어든 것을 나타내기 위하여 나타낸 것으로, 예를 들어 다이1(321)과 테스터(310)간에 연결된 채널의 개수는 일치하지 않을 수 있다. 상기 다이가 하나 이상 포함되어 불휘발성 메모리 소자가 된다.Referring to FIG. 3A, the channels of the tester 310 are connected to m dies 1 to die m formed in the wafer 120. The portion indicated by the dotted line is conventionally connected, but according to an embodiment of the present invention. Indicates an unconnected part. 3A is a diagram illustrating the reduction of the connection of channels as compared with the related art. For example, the number of channels connected between the die 1 321 and the tester 310 may not match. One or more dies are included to form a nonvolatile memory device.

도 3a와 같이 m 개의 다이들 각각에 연결되는 채널이 개수를 줄임으로써, 한 번에 테스터(310)에 연결되는 다이의 수가 늘어날 수 있다. 본 발명의 실시 예에서는 이를 위하여 데이터 입출력을 위해 IO(Input Output) 핀에 연결되는 채널의 수를 하나로 줄인다. 따라서 다이에 연결되는 채널의 수는 클럭과 제어신호 입력을 위한 채널들과, 하나의 IO 단에 연결되는 채널로 줄어든다.As shown in FIG. 3A, the number of channels connected to each of the m dies may be reduced, thereby increasing the number of dies connected to the tester 310 at one time. In an embodiment of the present invention, the number of channels connected to an input pin (IO) for data input / output is reduced to one. Therefore, the number of channels connected to the die is reduced to channels for clock and control signal input and channels connected to one IO stage.

다음은 하나의 IO 단에 채널을 연결하여 테스트를 위한 데이터를 입출력하는 것에 대해 설명한다.The following describes how to input / output data for test by connecting a channel to one IO stage.

도 3b는 테스트 데이터 입력을 위한 다이의 데이터 입력을 나타낸 블록도이다.3B is a block diagram illustrating data input of a die for test data input.

도 3b를 참조하면, 웨이퍼(320)상의 m 개의 다이들 중에 다이1(321)을 대표적으로 나타낸 것으로, 동작의 동기화를 위해 입력되는 클럭 입력단(322)과, 제어신호 출력부(323) 및 제 1 내지 제 8 IO(IO_0 내지 IO_7)들과, 각각의 IO(IO_0 내 지 IO_7)에서 입력되는 데이터를 임시 저장하기 위한 제 1 내지 제 8 저장부(R<1:8>)를 포함한다. Referring to FIG. 3B, a die 1 321 is representatively shown among m dies on the wafer 320, and the clock input terminal 322, the control signal output unit 323, and the first input terminal for synchronizing operations are illustrated. First to eighth IOs (IO_0 to IO_7) and first to eighth storage units R <1: 8> for temporarily storing data input from each IO (IO_0 to IO_7).

클럭 입력단(322)과 제 1 내지 제 8 IO(IO_0 내지 IO_7)는 외부에서 입력되는 클럭과 데이터 입력을 위한 것으로, 본 발명의 실시 예에 따라 테스터(310)로부터 제 1 채널(CH1)이 클럭 입력단(322)에 연결되고, 제 2 채널(CH2)이 제 1 IO(IO_0)에 연결된다. 테스터(310)는 제 1 채널(CH1)로 클럭을 입력하고, 제 2 채널(CH2)로 데이터를 입력한다.The clock input terminal 322 and the first to eighth IOs IO_0 to IO_7 are for externally inputting clocks and data, and according to an embodiment of the present invention, the first channel CH1 is clocked from the tester 310. It is connected to the input terminal 322, the second channel CH2 is connected to the first IO (IO_0). The tester 310 inputs a clock through the first channel CH1 and inputs data through the second channel CH2.

제어신호 출력부(323)는 클럭 입력단(322)을 통해서 입력되는 클럭신호에 의해 제 1 IO(IO_0)로 입력되는 데이터를 차례로 제 1 내지 제 8 저장부(R1 내지 R8)로 전달하기 위한 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)를 차례로 출력한다.The control signal output unit 323 is configured to transfer data input to the first IO (IO_0) to the first to eighth storage units R1 to R8 in order by the clock signal input through the clock input terminal 322. The first to eighth IO enable signals IO_0_en to IO_7_en are sequentially output.

또한 제어신호 출력부(323)는 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)를 한차례 출력한 이후에, 제 1 내지 제 8 저장부(R1 내지 R8)에 저장된 데이터를 내부로 입력하기 위한 입력 인에이블 신호(IN_EN)를 제 1 내지 제 8 저장부(R1 내지 R8)에 동시에 입력한다.In addition, after the control signal output unit 323 outputs the first to eighth IO enable signals IO_0_en to IO_7_en one time, the control signal output unit 323 inputs the data stored in the first to eighth storage units R1 to R8 to the inside. The input enable signal IN_EN is simultaneously input to the first to eighth storage units R1 to R8.

제 1 내지 제 8 저장부(R1 내지 R8)는 제 1 내지 제 8 IO(IO_0 내지 IO_7)에 각각 연결되어 입력되는 데이터를 임시 저장하고, 내부 IO(int_IO<7:0>)를 통해 저장하고 있는 데이터를 다이1(321)의 내부로 전달하는 기능을 한다. 그리고 테스트 모드에서 상기 제 1 내지 제 8 저장부(R1 내지 R8)는 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)에 따라서 각각 제 1 IO(IO_0)로부터 입력되는 데이터 를 저장하고, 입력 인에이블 신호(EN_EN)에 의해 저장된 데이터를 내부 IO(int_IO<7:0>)로 출력한다.The first to eighth storage units R1 to R8 temporarily store data input connected to the first to eighth IOs IO_0 to IO_7, respectively, and are stored through internal IOs (int_IO <7: 0>). Function to transfer the existing data into the die 1 321. In the test mode, the first to eighth storage units R1 to R8 respectively store data input from the first IO (IO_0) according to the first to eighth IO enable signals IO_0_en to IO_7_en and input the same. The data stored by the enable signal EN_EN is output to the internal IO int_IO <7: 0>.

상기와 같이 테스터(310)에서 입력되는 데이터를 제 1 IO(IO_0)를 통해 전달받는 과정은 다음과 같다.The process of receiving data input from the tester 310 through the first IO IO_0 is as follows.

도 3c는 도 3b의 데이터 입력 동작을 설명하기 위한 타이밍도이다.3C is a timing diagram for describing a data input operation of FIG. 3B.

도 3c를 참조하면, 테스트 모드에서 제 1 채널(CH1)을 통해 클럭 입력단(322)으로 클럭이 입력되는 동안, 제 1 IO(IO_0)로 데이터가 한 비트씩 차례로 입력된다. 이때 입력되는 데이터 비트는 이전의 8개의 IO 를 통해 한 번에 입력되었던 데이터군들이 하나의 비트씩 차례로 입력된다. 즉 도 3c의 데이터 비트(D0<7:0>)는 이전의 8개의 IO 에 한 번에 입력되었던 데이터군(D0)이다. Referring to FIG. 3C, while a clock is input to the clock input terminal 322 through the first channel CH1 in the test mode, data is sequentially input bit by bit to the first IO IO_0. At this time, the input data bits are inputted one by one into the data groups inputted at one time through the previous eight IOs. That is, the data bits D0 <7: 0> in FIG. 3C are the data group D0 inputted to the previous eight IOs at one time.

한편 상기 클럭에 따라서 제어신호 출력부(323)는 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)와 입력 인에이블 신호(IN_EN)를 차례로 인가한다. 이때 인가되는 제어신호들은 펄스 형으로 하이 레벨로 인가된 후, 다시 로우 레벨로 변경된다.According to the clock, the control signal output unit 323 sequentially applies the first to eighth IO enable signals IO_0_en to IO_7_en and the input enable signal IN_EN. At this time, the applied control signals are applied to the high level in the form of pulse, and then are changed back to the low level.

제 1 IO 인에이블 신호(IO_0_en)가 하이 레벨로 인가되면, 제 1 IO(IO_0)로 입력되는 데이터가 제 1 저장부(R1)로 저장되고, 제 2 IO 인에이블 신호(IO_1_en)가 하이 레벨로 인가되면 제 1 IO(IO_0)로 입력되는 데이터가 제 2 저장부(R2)로 저장되는 방식이다.When the first IO enable signal IO_0_en is applied at a high level, data input to the first IO IO_0 is stored in the first storage unit R1, and the second IO enable signal IO_1_en is at a high level. In this case, the data input to the first IO (IO_0) is stored in the second storage unit R2.

따라서 제어신호 출력부(323)가 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)를 차례로 인가하면, 제 1 IO(IO_0)을 통해 입력되는 데이터 비 트(D0<7:0>)가 차례로 제 1 내지 제 8 저장부(R1 내지 R8)로 입력된다. 그리고 입력 인에이블 신호(IN_EN)가 입력되면 제 1 내지 제 8 저장부(R1 내지 R8)에 저장된 데이터 비트(DO<7:0>)가 내부 IO(int_IO<7:0>)로 출력된다.Therefore, when the control signal output unit 323 sequentially applies the first to eighth IO enable signals IO_0_en to IO_7_en, the data bits D0 <7: 0> input through the first IO (IO_0) are input. They are sequentially input to the first to eighth storage units R1 to R8. When the input enable signal IN_EN is input, the data bits DO <7: 0> stored in the first to eighth storage units R1 to R8 are output to the internal IO int_IO <7: 0>.

상기와 같이 클럭에 따라서 제어신호 출력부(323)가 제 1 내지 제 8 IO 인에이블 신호(IO_0_en 내지 IO_7_en)와 입력 인에이블 신호(IN_EN)를 차례로 출력하는 동안 제 1 IO(IO_0)를 통해 데이터 비트가 입력된다.As described above, while the control signal output unit 323 sequentially outputs the first to eighth IO enable signals IO_0_en to IO_7_en and the input enable signal IN_EN in accordance with the clock, data is transmitted through the first IO (IO_0). Bit is input.

상기와 같은 동작에 의해서, 다이1(321)의 내부에서는 데이터를 입력 받는 방식이 기존과 동일하게 한번에 8비트의 데이터를 받는 것이라고 인식할 수 있다. 다만 8개의 비트씩 한 번에 입력되던 데이터를 하나의 비트단위로 나누어 입력해야 하므로 입력 시간이 길어질 수 있다. 그러나 이와 같은 방식으로 하나의 IO에만 채널을 입력하게 되면, 테스터(310)에서 더 많은 다이에 채널 연결을 할 수 있고, 더 하나의 테스터(310)에 연결되는 다이의 수가 늘어나는 것은 동시에 테스트를 수행할 수 있는 다이의 수가 많아지는 것을 의미한다. 따라서 웨이퍼(320)의 전체 다이들을 테스트 하는 시간은 크게 줄어들게 된다.By the above-described operation, it can be recognized that the method of receiving data in the die 1 321 receives 8 bits of data at a time as in the past. However, the input time may be long because the data inputted at the same time by 8 bits should be divided into one bit unit. However, if a channel is input to only one IO in this manner, the tester 310 can channel more dies, and the number of dies connected to one more tester 310 will simultaneously perform the test. This means that the number of dies can be increased. Therefore, the time for testing the entire dies of the wafer 320 is greatly reduced.

상기와 같이 입력되는 데이터들에 의해서 다이1(321)은 프로그램 동작을 수행하고, 그 결과를 다시 테스터(310)로 출력한다. 이때 프로그램 동작은 불휘발성 메모리 소자가 테스트를 위해 프로그램을 수행하는 과정과 동일하므로 설명을 생략한다.The die 1 321 performs a program operation based on the data input as described above, and outputs the result back to the tester 310. In this case, the program operation is the same as that of performing a program for the test by the nonvolatile memory device, and thus description thereof is omitted.

그리고 테스트 결과를 출력하기 위해서는 다음과 같은 동작을 한다.And to output the test result, do the following.

도 3d는 테스트 결과 출력을 위한 다이의 데이터 출력을 나타낸 블록도이다.3D is a block diagram illustrating data output of a die for outputting test results.

도 3d를 참조하면, 다이1(321)에는 제 1 채널(CH1)이 클럭 입력단(322)에 연결되고, 제 2 채널(CH2)은 제 1 IO(IO_0)에 연결된다. Referring to FIG. 3D, the first channel CH1 is connected to the clock input terminal 322, and the second channel CH2 is connected to the first IO IO0 in die1 321.

클럭 입력단(322)은 제 1 채널(CH1)에서 입력되는 동작 클럭(CLK)을 제어신호 출력부(323)로 제공하고, 제어신호 출력부(323)는 다이1(321)의 내부에서 8비트 단위로 출력되는 테스트 결과 데이터가 저장되어 있는 제 1 내지 제 8 저장부(R1 내지 R8)의 데이터를 제 1 IO(IO_0)로 차례로 전달할 수 있게 하는 제 1 내지 제 8 IO 출력 인에이블 신호(IO_0_en_OUT 내지 IO_7_en_OUT)를 클럭 입력단(322)이 제공하는 클럭신호에 따라 차례로 인가한다.The clock input terminal 322 provides an operation clock CLK input from the first channel CH1 to the control signal output unit 323, and the control signal output unit 323 has 8 bits inside the die 1 321. First to eighth IO output enable signals IO_0_en_OUT for sequentially transmitting the data of the first to eighth storage units R1 to R8 storing the test result data output in units to the first IO (IO_0). To IO_7_en_OUT are sequentially applied according to the clock signal provided by the clock input terminal 322.

제 1 내지 제 8 저장부(R1 내지 R8)는 다이1(321)의 내부 출력단(out_IO<7:0>)에서 출력되는 테스트 결과 데이터를 임시 저장한다.The first to eighth storage units R1 to R8 temporarily store test result data output from the internal output terminals out_IO <7: 0> of the die 1 321.

그리고 상기 제 1 내지 제 8 IO 출력 인에이블 신호(IO_0_en_OUT 내지 IO_7_en_OUT)는 각각 제 1 내지 제 8 저장부(R1 내지 R8)에 인가되면, 제 1 내지 제 8 저장부(R1 내지 R8)는 임시 저장하고 있는 테스트 결과 데이터를 제 1 IO(IO_0)로 전달한다.When the first to eighth IO output enable signals IO_0_en_OUT to IO_7_en_OUT are applied to the first to eighth storage units R1 to R8, respectively, the first to eighth storage units R1 to R8 are temporarily stored. The test result data being transmitted is transferred to the first IO (IO_0).

테스터(310)는 제 2 채널(CH2)을 통해서 한비트씩 출력되는 데이터를 분석하여 테스트 결과를 확인할 수 있다.The tester 310 may check the test result by analyzing data output bit by bit through the second channel CH2.

상기와 같이 테스터(310)로 출력되는 테스트 결과 데이터가 제 1 IO(IO_0)를 통해 출력되는 과정은 다음과 같다.As described above, the test result data output to the tester 310 is output through the first IO (IO_0) as follows.

도 3e는 도 3d의 데이터 출력 동작을 설명하기 위한 타이밍도이다.FIG. 3E is a timing diagram for describing the data output operation of FIG. 3D.

도 3e를 참조하면, 테스터(310)가 제 1 채널(CH1)로 클럭(CLK)을 입력하고, 클럭에 맞추어 테스트 결과 데이터가 한 비트씩 제 1 IO(IO_0)로 출력된다. 이때 내부적으로는 한번에 8비트의 데이터가 제 1 내지 제 8 저장부(R1 내지 R8)로 입력되고, 제어신호 출력부(323)의 제 1 내지 제 8 IO 출력 인에이블 신호(IO_0_en_OUT 내지 IO_7_en_OUT)에 따라서 제 1 내지 제 8 저장부(R1 내지 R8)의 데이터가 차례로 제 1 IO(IO_0)로 출력된다.Referring to FIG. 3E, the tester 310 inputs the clock CLK to the first channel CH1, and the test result data is output to the first IO IO_0 bit by bit according to the clock. At this time, internally, 8 bits of data are input to the first to eighth storage units R1 to R8 at once, and the first to eighth IO output enable signals IO_0_en_OUT to IO_7_en_OUT of the control signal output unit 323. Therefore, the data of the first to eighth storage units R1 to R8 are sequentially output to the first IO (IO_0).

상기의 제 1 내지 제 8 저장부(R1 내지 R8)는 다음과 같이 구성된다.The first to eighth storage units R1 to R8 are configured as follows.

도 3f는 도 3b 및 도 3d의 제 2 저장부의 블록도이다.3F is a block diagram of the second storage unit of FIGS. 3B and 3D.

도 3f를 참조하면, 제 2 저장부(R2)는 먹스(MUX)(341), 입력부(342), 출력부(343) 및 래치부(344)를 포함한다. 이때 도 3b 와 도 3d의 제1 내지 제8 저장부(R1 내지 R8)는 동일하게 구성되므로 제 2 저장부(R2)에 대해 대표적으로 설명한다.Referring to FIG. 3F, the second storage unit R2 includes a mux 341, an input unit 342, an output unit 343, and a latch unit 344. In this case, since the first to eighth storage units R1 to R8 of FIGS. 3B and 3D are configured in the same manner, the second storage unit R2 will be representatively described.

또한, 제1 저장부(R1)의 경우에는 제 2 내지 제 8 저장부(R2 내지 R8)와는 달리 기존의 불휘발성 메모리 소자의 저장부와 같이 구성되는 것이 가능하다. 이는 제 1 저장부(R1)는 기존과 마찬가지로 제 1 IO(IO_0)과 연결되어 있으므로 입출력 제어를 제 1 IO 인에이블 신호(IO_0_en)나 제 1 IO 출력 인에이블 신호(IO_0_en_OUT)에 의해 제어받지 않아도 되기 때문이다. 따라서 제 1 저장부(R1)를 제외하고 나머지만 제 2 저장부(R2)와 같이 구성할 수 있다.In addition, unlike the second to eighth storage units R2 to R8, the first storage unit R1 may be configured like the storage unit of a conventional nonvolatile memory device. Since the first storage unit R1 is connected to the first IO (IO_0) as before, the input / output control may not be controlled by the first IO enable signal IO_0_en or the first IO output enable signal IO_0_en_OUT. Because it becomes. Accordingly, the rest of the first storage unit R1 may be configured like the second storage unit R2.

상기 제 2 저장부(R2)는 제 1 IO(IO_0)와 제 2 IO(IO_1)에서 각각 데이터 입력 라인이 연결된다. 그리고 먹스(341)는 제 1 IO(IO_0)와 제 2 IO(IO_1) 중에서 어느 하나를 선택한다.The second storage unit R2 is connected to a data input line at a first IO (IO_0) and a second IO (IO_1), respectively. The mux 341 selects one of the first IO IO_0 and the second IO IO_1.

즉, 먹스(341)는 제 2 IO 인에이블신호(IO_1_en)가 로우 레벨일 때는 제 2 IO(IO_1)와의 연결라인을 선택한다. 그리고 먹스(341)는 제 2 IO 인에이블신호(IO_1_en)가 하이 레벨일 때는 제 1 IO(IO_0)와의 연결라인을 선택한다.That is, the mux 341 selects a connection line with the second IO (IO_1) when the second IO enable signal IO_1_en is at a low level. The mux 341 selects a connection line with the first IO (IO_0) when the second IO enable signal IO_1_en is at a high level.

입력부(342)는 먹스(341)에서 선택한 연결라인으로부터 입력되는 데이터를 입력받아 래치부(344)에 저장하고, 출력부(343)는 래치부(344)에 저장된 데이터를 먹스(341)로 출력한다. 이때 래치부(344)에 저장되는 입력 데이터는 입력 인에이블 신호(IN_EN)에 의해서 제 1 내지 제 8 저장부(R1 내지 R8)에서 동시에 내부로 전달된다.The input unit 342 receives data input from the connection line selected by the mux 341, stores the data in the latch unit 344, and the output unit 343 outputs the data stored in the latch unit 344 to the mux 341. do. At this time, the input data stored in the latch unit 344 is simultaneously transferred into the first to eighth storage units R1 to R8 by the input enable signal IN_EN.

상기의 제 2 저장부(R2)는 데이터 입력시에는 제 2 IO 인에이블 신호(IO_1_en)에 의해서 제 1 IO(IO_0)에서 입력되는 데이터를 입력받아 래치부(344)에 저장한다. 그리고 제 1 내지 제 8 저장부(R1 내지 R8)에 입력 데이터가 모두 래치된 상태에서 입력 인에이블 신호(IN_EN)가 입력되면, 래치부(344)에 저장된 입력 데이터가 동시에 내부로 전달된다.When the data is input, the second storage unit R2 receives data input from the first IO (IO_0) by the second IO enable signal IO_1_en and stores the data in the latch unit 344. When the input enable signal IN_EN is input in a state where all of the input data is latched to the first to eighth storage units R1 to R8, the input data stored in the latch unit 344 is simultaneously transferred to the inside.

그리고 내부에서 출력되는 데이터가 래치부(344)에 저장되면, 출력부(344)는 래치부(344)에 저장된 데이터를 먹스(341)로 전달한다.When the data output therein is stored in the latch unit 344, the output unit 344 transfers the data stored in the latch unit 344 to the mux 341.

먹스(341)는 제 2 IO 출력 인에이블 신호(IO_1_en_OUT)가 하이 레벨이 되면, 제 1 IO(IO_0)와 연결된 라인을 출력부(343)와 연결하여 데이터가 출력될 수 있게 한다.When the second IO output enable signal IO_1_en_OUT is at a high level, the MUX 341 may connect a line connected to the first IO (IO_0) with the output unit 343 to output data.

상기한 방법으로 데이터 입력과 출력을 하면, 테스터(310)는 정해져 있는 숫자의 채널을 이용하여 보다 많은 다이들을 테스트 할 수 있다. 따라서 많은 수의 다이들을 테스트할 때 전체적인 테스트 시간을 줄일 수 있다. When data input and output are performed in the manner described above, the tester 310 may test more dies by using a predetermined number of channels. This reduces overall test time when testing a large number of dies.

또한 다이들에 입출력되는 데이터는 1비트씩이지만 내부적으로 입출력될 때는 기존의 8비트 단위가 유지되므로 동작에 문제가 없다.In addition, data input / output to dies is 1 bit, but when input / output internally, existing 8-bit unit is maintained, so there is no problem in operation.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments of the present invention are possible within the scope of the technical idea of the present invention.

도 1은 종래의 웨이퍼 테스트를 위한 채널 연결을 나타낸 블록도이다.1 is a block diagram illustrating channel connections for a conventional wafer test.

도 2a 및 도 2b는 테스트 수행을 위한 데이터 입출력의 타이밍도이다.2A and 2B are timing diagrams of data input and output for performing a test.

도 3a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 테스트를 위한 채널 연결을 도시한 블록도이다.3A is a block diagram illustrating a channel connection for testing a nonvolatile memory device according to an embodiment of the present invention.

도 3b는 테스트 데이터 입력을 위한 다이의 데이터 입력을 나타낸 블록도이다.3B is a block diagram illustrating data input of a die for test data input.

도 3c는 도 3b의 데이터 입력 동작을 설명하기 위한 타이밍도이다.3C is a timing diagram for describing a data input operation of FIG. 3B.

도 3d는 테스트 결과 출력을 위한 다이의 데이터 출력을 나타낸 블록도이다.3D is a block diagram illustrating data output of a die for outputting test results.

도 3e는 도 3d의 데이터 출력 동작을 설명하기 위한 타이밍도이다.FIG. 3E is a timing diagram for describing the data output operation of FIG. 3D.

도 3f는 도 3b 및 도 3d의 제 2 저장부의 블록도이다.3F is a block diagram of the second storage unit of FIGS. 3B and 3D.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

310 : 테스터 320 : 웨이퍼310: tester 320: wafer

321 : 다이 1 322 : 클럭 입력단321: die 1 322: clock input

323 : 제어신호 출력부323: control signal output unit

Claims (13)

테스트를 위한 클럭 신호를 입력받는 클럭단;A clock stage receiving a clock signal for a test; 상기 클럭단에서 입력받는 클럭신호에 따라 데이터 입출력 제어신호를 출력하는 제어신호 출력부;A control signal output unit configured to output a data input / output control signal according to a clock signal input from the clock terminal; 데이터 입출력을 위한 n 개의 입출력단; 및N input / output stages for data input / output; And 상기 n 개의 입출단에 각각 연결되고 내부회로간의 데이터 입출력을 위한 데이터 임시 저장수단인 n 개의 저장부를 포함하고,And n storage units connected to the n entry and exit terminals, each of the temporary storage means for data input / output between internal circuits, 상기 n 개의 저장부는 상기 n 의 입출력단에 속하는 제 1 입출력단에 공통 연결되며, 테스트 모드에서 상기 제 1 입출력단을 통해 테스트 데이터가 입출력되고, 상기 n 의 저장부는 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단을 통해 입출력되는 데이터를 임시 저장하거나 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.The n storage units are commonly connected to a first input / output terminal belonging to the input / output terminal of n, and test data is input / output through the first input / output terminal in a test mode, and the storage unit of n is configured according to the data input / output control signal. Nonvolatile memory device, characterized in that for temporarily storing or outputting data input and output through the first input and output terminal. 제 1항에 있어서,The method of claim 1, 상기 제어신호 출력부는 테스트 모드에서 데이터 입력시에 출력하는 데이터 입출력 제어신호는,The control signal output unit outputs the data input / output control signal when the data is input in the test mode, 상기 제 1 입출력단을 통해 입력되는 데이터 비트가 상기 n 개의 저장부에 차례로 저장되도록 제어하는 n 개의 데이터 입력 인에이블 신호와, N data input enable signals for controlling data bits input through the first input / output terminal to be sequentially stored in the n storage units; 상기 n 개의 데이터 입력 인에이블 신호 출력후, 상기 다수의 저장부에 저장 된 데이터를 동시에 상기 내부회로로 출력하도록 제어하는 제 1 제어신호A first control signal for controlling to output the data stored in the plurality of storage units to the internal circuit at the same time after outputting the n data input enable signals 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 제어신호 출력부는 테스트 모드에서 테스트 결과 데이터 출력시에 출력하는 데이터 입출력 제어신호는,The control signal output unit outputs the data input / output control signal output when the test result data is output in the test mode, 상기 n 개의 저장부에 저장된 테스트 결과 데이터를 차례로 상기 제 1 입출력단에 출력되도록 차례로 생성되는 n 개의 데이터 출력 인에이블 신호를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.And n data output enable signals sequentially generated to sequentially output test result data stored in the n storage units to the first input / output terminal. 제 1항에 있어서,The method of claim 1, 상기 n 개의 저장부는 각각,The n storage unit, respectively 입출력 데이터를 임시 저장하는 래치부;A latch unit for temporarily storing input / output data; 상기 제 1 입출력단 및 각각 대응되는 입출력단과 연결되고 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로의 데이터 입출력을 선택하는 먹스;A mux connected to the first input / output terminal and a corresponding input / output terminal and selecting data input / output to the first input / output terminal or the corresponding input / output terminal according to the data input / output control signal; 상기 먹스에서 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로부터 입력되는 데이터를 상기 래치부로 전달하는 입력부; 및An input unit configured to transfer data input from the first input / output terminal or the corresponding input / output terminal selected by the mux to the latch unit; And 상기 래치부에 저장된 데이터를 상기 먹스로 전달하여, 상기 먹스가 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로 전달되게 하는 출력부An output unit configured to transfer data stored in the latch unit to the mux, so that the data is transferred to the first input / output terminal or the corresponding input / output terminal selected by the mux. 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 제 1항에 있어서,The method of claim 1, 상기 테스트 모드에서 상기 테스트를 위해 입력되는 데이터가 명령 정보인 경우 인가되는 명령어 인에이블 제어신호와, 상기 테스트를 위해 입력되는 데이터가 어드레스 정보인 경우 인가되는 어드레스 인에이블 제어신호를 더 입력받는 것을 특징으로 하는 불휘발성 메모리 소자.And receiving a command enable control signal applied when the data input for the test in the test mode is command information, and an address enable control signal applied when the data input for the test is address information. Nonvolatile memory device. 제 1항에 있어서,The method of claim 1, 상기 n 개의 저장부들 중 상기 제 1 입출력부에 연결되는 제 1 저장부를 제외한 나머지 제 2 저장부들은 각각,Each of the second storage units except for the first storage unit connected to the first input / output unit among the n storage units, respectively, 입출력 데이터를 임시 저장하는 래치부;A latch unit for temporarily storing input / output data; 상기 제 1 입출력단 및 각각 대응되는 입출력단과 연결되고 상기 데이터 입출력 제어신호에 따라 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로의 데이터 입출력을 선택하는 먹스;A mux connected to the first input / output terminal and a corresponding input / output terminal and selecting data input / output to the first input / output terminal or the corresponding input / output terminal according to the data input / output control signal; 상기 먹스에서 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로부터 입력되는 데이터를 상기 래치부로 전달하는 입력부; 및An input unit configured to transfer data input from the first input / output terminal or the corresponding input / output terminal selected by the mux to the latch unit; And 상기 래치부에 저장된 데이터를 상기 먹스로 전달하여, 상기 먹스가 선택하는 상기 제 1 입출력단 또는 상기 대응되는 입출력단으로 전달되게 하는 출력부An output unit configured to transfer data stored in the latch unit to the mux, so that the data is transferred to the first input / output terminal or the corresponding input / output terminal selected by the mux. 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.Nonvolatile memory device comprising a. 불휘발성 메모리 소자의 테스트 방법에 있어서,In the test method of a nonvolatile memory device, 테스트 모드에서 n 개의 입출력단중 하나인 제 1 입출력단을 통해 테스트를 위한 데이터 비트를 한비트씩 입력하는 단계;Inputting data bits for each test bit by bit through a first input / output terminal, which is one of n input / output terminals in a test mode; 상기 입력되는 데이터 비트를 제 1 제어신호에 따라 상기 불휘발성 메모리 소자의 입출력단들에 각각 연결되는 데이터 저장부들에 차례로 저장하는 단계; 및Sequentially storing the input data bits in data storage units respectively connected to input / output terminals of the nonvolatile memory device according to a first control signal; And 상기 데이터 저장부들에 저장된 데이터 비트를 제 2 제어신호에 따라 동시에 상기 불휘발성 메모리 소자의 내부 회로로 전달하는 단계Simultaneously transferring data bits stored in the data storage units to an internal circuit of the nonvolatile memory device according to a second control signal. 를 포함하는 불휘발성 메모리 소자의 테스트 방법.Test method of a nonvolatile memory device comprising a. 제 7항에 있어서,The method of claim 7, wherein 상기 내부 회로에 전달된 데이터를 이용하여 테스트를 수행하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.And performing a test by using the data transferred to the internal circuit. 제 7항에 있어서,The method of claim 7, wherein 상기 데이터를 이용하여 테스트를 수행한 결과가 상기 데이터 저장부들에 입력되는 단계; 및Inputting a result of a test using the data into the data storage units; And 상기 데이터 저장부에 저장된 데이터가 제 3 제어신호에 의해 상기 제 1 입출력단을 통해 차례로 출력되는 단계Sequentially outputting data stored in the data storage unit through the first input / output terminal by a third control signal 를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.Test method of a nonvolatile memory device comprising a. 제 9항에 있어서,The method of claim 9, 상기 제 1 내지 제 3 제어신호는 외부에서 입력되는 클럭신호에 동기화하여 출력되는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.The first to third control signals are output in synchronization with a clock signal input from an external device. 제 7항에 있어서,The method of claim 7, wherein 상기 테스트 모드에서 다수의 불휘발성 메모리 소자가 동시에 테스트를 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.And testing a plurality of nonvolatile memory devices simultaneously in the test mode. 제 7항에 있어서,The method of claim 7, wherein 상기 제 1 제어신호는,The first control signal, 상기 데이터 저장부 각각에 순차적으로 인가되어 상기 제 1 입출력단을 통해 입력되는 데이터가 상기 데이터 저장부에 차례로 저장되도록 하는 n 개의 데이터 입력 인에이블 신호인 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.And n data input enable signals sequentially applied to each of the data storage units to sequentially store data input through the first input / output terminal. 제 9항에 있어서,The method of claim 9, 상기 제 3 제어신호는,The third control signal is, 상기 데이터 저장부 각각에 순차적으로 인가되어 상기 제 1 입출력단을 통해 저장된 데이터를 차례로 출력하도록 하는 n 개의 데이터 출력 인에이블 신호인 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.And n data output enable signals sequentially applied to each of the data storage units to sequentially output data stored through the first input / output terminal.
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