KR20090116941A

KR20090116941A - Liquid crystal display panel

Info

Publication number: KR20090116941A
Application number: KR1020080042772A
Authority: KR
Inventors: 핑-포 첸
Original assignee: 하이맥스 테크놀로지스 리미티드
Priority date: 2008-05-08
Filing date: 2008-05-08
Publication date: 2009-11-12
Also published as: KR100951604B1

Abstract

PURPOSE: A liquid crystal display panel is provided to reduce design difficulty between the number of pads, a COG bumping pad pitch, and mask limit by reducing circuit complexity. CONSTITUTION: A first display matrix includes a plurality of first display cells arranged with N rows and M columns. A second display matrix includes a plurality of second display cells arranged with N rows and M columns. A first gate electrode group includes a plurality of gate electrodes connected to the first display matrix. The n-th first gate electrode(GN1) is connected to the n-th row of the first display cell inside the first display matrix. A second gate electrode group includes a plurality of second gate electrodes connected to the second display matrix. The n-th second gate electrode(GN2) is connected to the n-th row of the second display cell inside the second display matrix. The m-th data electrode includes a data electrode group connected to the m-th column of the first display cell and the m-th column of the second display cell.

Description

Liquid Crystal Display Panel {LIQUID CRYSTAL DISPLAY PANEL}

본 발명은 액정 디스플레이(Liquid Crystal Display, LCD) 패널에 관한 것으로, 더욱 상세하게는 LCD 패널을 구동하기 위한 구동 회로에 관한 것이다.The present invention relates to a liquid crystal display (LCD) panel, and more particularly to a driving circuit for driving an LCD panel.

액정 디스플레이(LCD)는 광원 또는 반사기의 전방에 배열된 복수의 컬러 또는 모노크롬 픽셀로 이루어진다. LCD 디바이스를 구성할 때, 액정층은 두 개의 유리 기판 사이에 삽입되며, 제1 기판은 컬러 필터를 가지고, 제2 기판은 내부에 트랜지스터들을 가진다. 전류가 트랜지스터들을 통과할 때, 전계가 도입되어 액정이 편향될 것이다. 입사광의 편광의 회전은, 입사광이 액정층을 통과할 때 방향을 변화시키고, 그 후 이 광은 상이한 편광을 가지는 광을 필터링하는 필터를 통과할 것이다. 각 픽셀 내의 액정층에 인가되는 전압을 제어함으로써, 양을 변화시키면서 광을 통과시킬 수 있고, 그에 따라 픽셀을 조명할 수 있다.Liquid crystal displays (LCDs) consist of a plurality of color or monochrome pixels arranged in front of a light source or reflector. When constructing an LCD device, a liquid crystal layer is inserted between two glass substrates, the first substrate having a color filter and the second substrate having transistors therein. As the current passes through the transistors, an electric field will be introduced to deflect the liquid crystal. The rotation of the polarization of the incident light changes direction as the incident light passes through the liquid crystal layer, which will then pass through a filter that filters light having different polarizations. By controlling the voltage applied to the liquid crystal layer in each pixel, it is possible to pass light while varying the amount, thereby illuminating the pixel.

도 1은 종래의 LCD 패널 및 그 주변 구동 회로의 개략도이다. 도면에 나타낸 바와 같이, LCD 패널(1)은 비월주사(interlacing) 데이터 전극(D₁, D₂, D₃, ..., D_m으로 나타냄)들 및 게이트 전극(G₁, G₂, G₃, ..., G_m으로 나타냄)들로 구성되고, 그 각각의 쌍이 디스플레이 셀을 제어한다. 예로서, 비월주사 데이터 전극(D₁)과 게이트 전극(G₁)은 디스플레이 셀(100)을 제어한다. 각 디스플레이 셀의 등가 회로는 박막 트랜지스터(thin film transistor, TFT)(Q₁₁-Q_1m, Q₂₁-Q_2m, ..., Q_n1-Q_nm)와 스토리지 커패시터(storage capacitor)(C₁₁-C_1m, C₂₁-C_2m, ..., C_n1-C_nm)을 포함한다. TFT의 게이트와 드레인은 각각 게이트 전극(G₁~G_n)과 데이터 전극(D₁~D_m)에 연결되어 있다. 이러한 연결은 게이트 전극(G₁~G_n)의 스캔 신호를 사용하여 동일 라인 상의(즉, 동일한 스캔 라인 상에 위치된) 모든 TFT를 턴온(turn on) 또는 턴오프(turn off)할 수 있으므로, 대응하는 디스플레이 셀에 기입되는 데이터 전극의 비디오 신호를 제어한다. 디스플레이 셀은 오직 LCD 패널 상의 단일 픽셀에 대한 휘도(brightness)를 제어한다는 것에 유의하여야 한다.1 is a schematic diagram of a conventional LCD panel and its peripheral drive circuit. As shown in the figure, the LCD panel 1 comprises interlacing data electrodes (denoted by D ₁ , D ₂ , D ₃ , ..., D _m ) and gate electrodes G ₁ , G ₂ , G ₃ , ..., G _m ), each pair of which controls a display cell. As an example, the interlaced data electrode D ₁ and the gate electrode G ₁ control the display cell 100. The equivalent circuit of each display cell is a thin film transistor (TFT) (Q ₁₁ -Q _1m , Q ₂₁ -Q _2m , ..., Q _n1 -Q _nm ) and a storage capacitor (C _11- ). C _1m , C ₂₁ -C _2m ,..., C _n1 -C _nm ). The gate and the drain of the TFT are connected to the gate electrodes G ₁ to G _n and the data electrodes D ₁ to D _m , respectively. This connection can turn on or turn off all TFTs on the same line (ie, located on the same scan line) using the scan signals of the gate electrodes G ₁ -G _n . Control the video signal of the data electrode to be written in the corresponding display cell. It should be noted that the display cell only controls the brightness for a single pixel on the LCD panel.

따라서, 각 디스플레이 셀은 컬러 LCD의 단일 서브픽셀이 아니라 모노크롬 LCD의 단일 픽셀에 응답한다. 서브픽셀은 적색("R"로 나타냄), 청색("B"로 나타냄), 또는 녹색("G"로 나타냄)일 수 있다. 다시 말해, 단일 픽셀은 RGB(세 개의 디스플레이 셀)의 조합으로 구성된다.Thus, each display cell responds to a single pixel of a monochrome LCD rather than to a single subpixel of a color LCD. The subpixels can be red (represented by "R"), blue (represented by "B"), or green (represented by "G"). In other words, a single pixel consists of a combination of RGB (three display cells).

최근에, 상이한 패널 사이즈의 LCD 패널이 개발됨에 따라, 더욱 높은 디스플레이 해상도에 대한 요구가 증대되었다. 하지만, 디스플레이 해상도의 증가는 구동 회로의 복잡도도 또한 증가시킨다. 게다가, 전체 PAD 개수, COG 범핑 패드 피치 및 마스크 제한 사이의 절충은 고해상도 LCD 패널의 설계 시에 중요한 고려사항 이다.Recently, as LCD panels of different panel sizes have been developed, the demand for higher display resolutions has increased. However, increasing display resolution also increases the complexity of the drive circuitry. In addition, the tradeoffs between total PAD number, COG bumping pad pitch, and mask limitation are important considerations in the design of high resolution LCD panels.

따라서, 감소된 회로 복잡도를 가져, 그 결과 PAD 개수, COG 범핑 패드 피치 및 마스크 제한 사이에 더욱 효과적인 절충을 실현할 수 있는, 고해상도 LCD 패널을 구동하기 위한 향상된 구동 회로가 필요하다.Therefore, there is a need for an improved drive circuit for driving high resolution LCD panels that has reduced circuit complexity, resulting in more effective tradeoffs between PAD number, COG bumping pad pitch and mask limitation.

액정 디스플레이 패널이 제공된다. 예시적인 실시예의 액정 디스플레이 패널은 제1 디스플레이 매트릭스, 제2 디스플레이 매트릭스, 제1 게이트 전극 그룹, 제2 게이트 전극 그룹 및 데이터 전극 그룹을 포함한다. 상기 제1 디스플레이 매트릭스는 N개의 행(row) 및 M개의 열(column)로 배열된 제1 디스플레이 셀을 포함하고, 상기 제2 디스플레이 매트릭스는 N개의 행 및 M개의 열로 배열된 제2 디스플레이 셀을 포함한다. 상기 제1 게이트 전극 그룹은 상기 제1 디스플레이 매트릭스에 각각 연결된 제1 게이트 전극들을 포함하고, 상기 제2 게이트 전극 그룹은 상기 제2 디스플레이 매트릭스에 각각 연결된 제2 게이트 전극들을 포함한다. 상기 데이터 전극 그룹은 상기 제1 디스플레이 매트릭스 및 상기 제2 디스플레이 매트릭스에 각각 연결된 데이터 전극들을 포함하며, m번째 데이터 전극은 상기 제1 디스플레이 셀의 m번째 열 및 상기 제2 디스플레이 셀의 m번째 열에 연결된다.A liquid crystal display panel is provided. The liquid crystal display panel of the exemplary embodiment includes a first display matrix, a second display matrix, a first gate electrode group, a second gate electrode group, and a data electrode group. The first display matrix includes first display cells arranged in N rows and M columns, and the second display matrix includes second display cells arranged in N rows and M columns. Include. The first gate electrode group includes first gate electrodes respectively connected to the first display matrix, and the second gate electrode group includes second gate electrodes respectively connected to the second display matrix. The data electrode group includes data electrodes connected to the first display matrix and the second display matrix, respectively, and an m th data electrode is connected to an m th column of the first display cell and an m th column of the second display cell. do.

다른 예시적인 실시예의 액정 디스플레이 패널은, 제1 디스플레이 셀, 제2 디스플레이 셀, 제3 디스플레이 셀, 제4 디스플레이 셀, 제1 게이트 전극, 제2 게이트 전극, 제1 데이터 전극 및 제2 데이터 전극을 포함한다. 상기 제1 디스플레 이 셀, 상기 제2 디스플레이 셀, 상기 제3 디스플레이 셀 및 상기 제4 디스플레이 셀은 제1 디스플레이 셀 어레이 내에 배열되어 있다. 상기 제1 게이트 전극은 상기 제1 디스플레이 셀 및 상기 제2 디스플레이 셀에 연결되어 있다. 상기 제2 게이트 전극은 상기 제3 디스플레이 셀 및 상기 제4 디스플레이 셀에 연결되어 있고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 정렬되어 있다. 상기 제1 데이터 전극은 상기 제1 디스플레이 셀 및 상기 제3 디스플레이 셀에 연결되어 있다. 상기 제2 데이터 전극은 상기 제2 디스플레이 셀 및 상기 제4 디스플레이 셀에 연결되어 있다.The liquid crystal display panel of another exemplary embodiment may include a first display cell, a second display cell, a third display cell, a fourth display cell, a first gate electrode, a second gate electrode, a first data electrode, and a second data electrode. Include. The first display cell, the second display cell, the third display cell and the fourth display cell are arranged in a first display cell array. The first gate electrode is connected to the first display cell and the second display cell. The second gate electrode is connected to the third display cell and the fourth display cell, and the first gate electrode and the second gate electrode are aligned. The first data electrode is connected to the first display cell and the third display cell. The second data electrode is connected to the second display cell and the fourth display cell.

첨부 도면을 참조하여 이하 실시예에 대해 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, an Example is described in detail with reference to an accompanying drawing.

이하의 설명은 본 발명의 최선의 실시형태에 대한 것이다. 이 설명은 본 발명의 일반 원리를 설명하기 위한 것이며, 본 발명을 한정하는 의미로 받아들여서는 안된다. 본 발명의 범위는 첨부된 청구항들을 참조함으로써 최선으로 결정된다.The following description is of the best embodiment of the present invention. This description is intended to explain the general principles of the invention and should not be taken in a limiting sense. The scope of the invention is best determined by reference to the appended claims.

도 2는 본 발명의 일 실시예에 따른 구동 회로로 사용한 LCD 패널을 나타낸다. LCD 패널(2)은 호스트(host)에 의해 제공된 이미지 제어 신호에 따라 이미지를 디스플레이하며, N×2M개의 디스플레이 셀(X₁₁, X₁₂, X₁₃, ..., X_1M, X₁ _(M+1), ..., X_1(2M), X₂₁, X₂₂, X₂₃, ..., X_2M, X₂ _(M+1), ..., X₂ _(2M), ..., X_N _(2M)으로 나타냄)을 포함하고, 디스플레이 셀들은 또한 각각 N×M개의 디스플레이 셀(이하, 디스플레이 매트릭스(200)용 제1 디스플레이 셀 및 디스플레이 매트릭스(300)용 제2 디스플레이 셀 이라고 함)을 포함하는, 두 개의 디스플레이 매트릭스(200, 300)로 나뉠 수 있다. 도면에 나타낸 바와 같이, 게이트 전극(G₁₁, G₂₁, G₃₁, ..., G_N1)은 제1 게이트 전극 그룹을 구성하고 제1 게이트 드라이버(41)에 연결되어 있으며, 제1 게이트 드라이버(41)는 제1 게이트 전극 그룹에 복수의 제1 스캔 신호를 출력한다. 게이트 전극(G₁₂, G₂₂, G₃₂, ..., G_N2)은 제2 게이트 전극 그룹을 구성하고 제2 게이트 드라이버(42)에 연결되어 있으며, 제2 게이트 드라이버(42)는 제2 게이트 전극 그룹에 복수의 제2 스캔 신호를 출력한다. 데이터 전극(D₁, D₂, D₃, ..., D_M)은 데이터 전극 그룹을 구성하고 데이터 드라이버(30)에 연결되어 있으며, 데이터 드라이버(30)는 데이터 전극 그룹에 복수의 데이터 신호를 출력한다. 게이트 전극(G₁₁, G₂₁, G₃₁, ..., G_N1)은 또한 디스플레이 매트릭스(200)에 연결되어 있으며, 제1 게이트 전극 그룹 내의 n번째 게이트 전극(G_n1)은 제1 디스플레이 셀(X_n1~X_nM, n=1~N)의 n번째 행에 연결되어 있다. 게이트 전극(G₁₂, G₂₂, G₃₂, ..., G_N2)은 또한 디스플레이 매트릭스(300)에 연결되어 있고, 제2 게이트 전극 그룹 내의 n번째 게이트 전극(G_n2)은 제2 디스플레이 셀(X_n _(M+1)~X_n _(2M), n=1~N)의 n번째 행에 연결되어 있다. 데이터 전극(D₁, D₂, D₃, ..., D_M)이 또한 디스플레이 매트릭스(200, 300)에 연결되어 있고, 데이터 전극 그룹 내의 m번째 데이터 전극(D_m)은 제1 디스플레이 셀(X_1m~X_Nm, m=1~M) 의 m번째 열 및 제2 디스플레이 셀(X₁ _(m+M)~X_N _(m+M), m=1~M)의 m번째 열에 연결되어 있다. 도 2에 나타낸 바와 같이, 디스플레이 매트릭스(200) 내의 제1 디스플레이 셀의 m번째 열 및 디스플레이 매트릭스(300) 내의 제2 디스플레이 셀의 m번째 열은 서로 이웃하고 있지 않다. LCD 패널(2)의 구동 동작에 대해서는 이하에 설명한다.2 shows an LCD panel used as a driving circuit according to an embodiment of the present invention. The LCD panel 2 displays an image according to an image control signal provided by the host, and the N × 2M display cells X ₁₁ , X ₁₂ , X ₁₃ , ..., X _1M , X ₁ _{(M +1)} , ..., X _{1 (2M)} , X ₂₁ , X ₂₂ , X ₂₃ , ..., X _2M , X ₂ _{(M + 1)} , ..., X ₂ _(2M) , .. , X _N _(2M) , and the display cells are also referred to as N × M display cells (hereinafter, first display cell for display matrix 200 and second display cell for display matrix 300, respectively). It can be divided into two display matrices (200, 300), including. As shown in the figure, the gate electrodes G ₁₁ , G ₂₁ , G ₃₁ ,..., G _{N1 form} a first gate electrode group and are connected to the first gate driver 41, and the first gate driver 41 outputs a plurality of first scan signals to the first gate electrode group. The gate electrodes G ₁₂ , G ₂₂ , G ₃₂ , ..., G _{N2 form} a second gate electrode group and are connected to the second gate driver 42, and the second gate driver 42 is connected to the second gate driver 42. A plurality of second scan signals are output to the gate electrode group. The data electrodes D ₁ , D ₂ , D ₃ , ..., D _M constitute a data electrode group and are connected to the data driver 30, and the data driver 30 has a plurality of data signals to the data electrode group. Outputs The gate electrodes G ₁₁ , G ₂₁ , G ₃₁ ,..., G _N1 are also connected to the display matrix 200, where the nth gate electrode G _{n1 in} the first gate electrode group is the first display cell. It is connected to the nth row of (X _n1 to X _nM , n = 1 to N). The gate electrodes G ₁₂ , G ₂₂ , G ₃₂ ,..., G _N2 are also connected to the display matrix 300, and the nth gate electrode G _{n2 in} the second gate electrode group is the second display cell. It is connected to the nth row of (X _n _{(M + 1)} to X _n _(2M) , n = 1 to N). Data electrodes D ₁ , D ₂ , D ₃ ,..., D _M are also connected to display matrices 200, 300, and the m th data electrode D _{m in the} data electrode group is the first display cell. To the mth column of (X _1m to X _Nm , m = 1 to M) and the mth column of the second display cell (X ₁ _{(m + M)} to X _N _{(m + M)} , m = 1 to M) It is. As shown in FIG. 2, the m th column of the first display cell in the display matrix 200 and the m th column of the second display cell in the display matrix 300 are not adjacent to each other. The driving operation of the LCD panel 2 will be described below.

LCD 패널(2)의 스캔 타이밍(scan timing)을 제어하기 위해, LCD 패널(2)은 또한 타이밍 컨트롤러(timing controller)(55)를 포함한다. 이 타이밍 컨트롤러(55)는 데이터 전극 그룹, 제1 게이트 전극 그룹 및 제2 게이트 전극 그룹의 신호 타이밍을 제어하기 위한 수직 동기 신호(Vsync)를 출력한다. 도 3은 본 발명의 일 실시예에 따른 구동 파형을 나타낸다. 도 3에 나타낸 바와 같이, 동기 신호(Vsync)는 고전압 레벨과 저전압 레벨의 기간을 가지는 복수의 구형파(square wave)를 포함하고, 이 구형파의 하나의 기간(Psync)에서, 게이트 전극들은 디스플레이 매트릭스(200, 300) 내의 디스플레이 셀의 하나의 행에 스캔 신호를 출력한다. 따라서, 동일한 행의 모든 디스플레이 셀 내의 TFT는 턴온되고, 다른 행들의 모든 디스플레이 셀 내의 TFT는 턴오프될 수 있다. 본 실시예에 따르면, n번째 구형파의 전반(fore half) 기간 동안에, 제1 게이트 전극 그룹 내의 n번째 게이트 전극(G_n1)은, 디스플레이 매트릭스(200) 내의 제1 디스플레이 셀(X_n1~X_nM, n=1~N)의 n번째 행을 선택하기 위한 제1 스캔 신호를 출력한다. 이때, 각각의 데이터 전극(D₁~D_M)은 제1 디스플레이 셀(X_n1~X_nM)의 n번째 행의 대응하는 열에, 대응하는 데이터 신호를 각각 출력한다. n번째 구형파의 후반(aft half) 기간 동안에, n번째 게 이트 전극(G_n2)은, 디스플레이 매트릭스(300) 내의 제2 디스플레이 셀(X_n _(M+1)~X_n _(2M), n=1~N)의 n번째 행을 선택하기 위한 제2 스캔 신호를 출력한다. 이때, 각각의 데이터 전극(D₁~D_M)은 제2 디스플레이 셀(X_n _(M+1)~X_n _(2M))의 n번째 행의 대응하는 열에, 대응하는 데이터 신호를 각각 출력한다.In order to control the scan timing of the LCD panel 2, the LCD panel 2 also includes a timing controller 55. The timing controller 55 outputs a vertical synchronization signal Vsync for controlling signal timing of the data electrode group, the first gate electrode group, and the second gate electrode group. 3 illustrates a driving waveform according to an embodiment of the present invention. As shown in FIG. 3, the synchronization signal Vsync includes a plurality of square waves having a period of a high voltage level and a low voltage level, and in one period Psync of the square waves, the gate electrodes are arranged in a display matrix ( A scan signal is output to one row of display cells in 200, 300. Thus, the TFTs in all display cells of the same row can be turned on, and the TFTs in all display cells of the other rows can be turned off. According to the present embodiment, during the fore half period of the nth square wave, the nth gate electrode G _{n1 in} the first gate electrode group is the first display cell X _n1 to X _{nM in the} display matrix 200. outputs a first scan signal for selecting the nth row of n = 1 to N). In this case, each data electrode D ₁ to D _M outputs a corresponding data signal to a corresponding column of the nth row of the first display cells X _n1 to X _nM , respectively. During the aft half period of the nth square wave, the nth gate electrode G _{n2 is} formed by the second display cells X _n _{(M + 1)} to X _n _{(2M) in the} display matrix 300, n = The second scan signal for selecting the nth row of 1 to N) is output. At this time, each data electrode D ₁ to D _M outputs a corresponding data signal to a corresponding column of the nth row of the second display cells X _n _{(M + 1)} to X _n _(2M) , respectively. .

전술한 설계에 기초하여, 데이터 전극의 총수는 LCD 패널 내의 디스플레이 열의 양의 절반으로 감소되고, 게이트 전극의 총수는 LCD 패널 내의 디스플레이 행의 양의 두 배이다. 예를 들면, 도 2에 나타낸 바와 같이, 데이터 전극의 총수는 M개이고, 게이트 전극의 총수는 2N개이며, LCD 패널(2)의 해상도는 N×2M이다. 적색, 녹색 및 청색을 각각 제공하기 위해 3중(triple)의 데이터 전극이 필요한 고해상도 컬러 디스플레이 패널의 경우, 본 발명의 구동 회로를 적용하면 데이터 전극의 총수는 매우 감소한다. 예를 들면, 272×480 해상도의 컬러 디스플레이 패널의 경우, 종래의 구동 회로에서 게이트 전극과 데이터 전극의 총수는 1712개(272+480×3=1712)이다. 하지만, 본 발명의 도 2에 나타낸 바와 같은 구동 회로에 기초하면, 게이트 전극과 데이터 전극의 총수는 1264개(272×2+480÷2×3=1264)로 줄어들어, 즉 종래의 구동 회로와 비교하면 448개의 전극이 적어진다.Based on the above design, the total number of data electrodes is reduced to half of the amount of display columns in the LCD panel, and the total number of gate electrodes is twice the amount of display rows in the LCD panel. For example, as shown in FIG. 2, the total number of data electrodes is M, the total number of gate electrodes is 2N, and the resolution of the LCD panel 2 is N × 2M. In the case of a high resolution color display panel in which a triple data electrode is required to provide red, green and blue, respectively, the total number of data electrodes is greatly reduced by applying the driving circuit of the present invention. For example, in the case of a color display panel having a resolution of 272 × 480, the total number of gate electrodes and data electrodes in the conventional driving circuit is 1712 (272 + 480 × 3 = 1712). However, based on the driving circuit as shown in FIG. 2 of the present invention, the total number of gate electrodes and data electrodes is reduced to 1264 (272 x 2 + 480 ÷ 2 x 3 = 1264), that is, compared with the conventional driving circuit. This reduces the number of 448 electrodes.

도 4는 본 발명의 실시예에 따른 4×4 디스플레이 셀의 데이터 극성의 예를 나타낸다. 이 예에서, LCD 패널(2)은 N=4이고 M=2이므로, 4×4 디스플레이 패널은 디스플레이 셀(X₁₁~X₁₄, X₂₁~X₂₄, X₃₁~X₃₄, X₄₁~X₄₄), 데이터 전극(D₁~D₂), 제1 게이트 전극(G₁₁~G₄₁) 및 제2 게이트 전극(G₁₂~G₄₂)을 포함한다. 도 4에 나타낸 바와 같이, 예 를 들면, 제1 게이트 전극(G₁₁)이 제1 행의 디스플레이 셀(X₁₁~X₁₂)을 선택하기 위한 제1 스캔 신호를 출력하고, 데이터 전극(D₁~D₂)이 제1 행의 디스플레이 셀(X₁₁~X₁₂) 내의 대응하는 열들에 양(positive)의 극성(도 4에서 '+' 라벨을 붙임)을 가지는 대응하는 데이터 신호를 출력하는 경우, 그리고 제2 게이트 전극(G₁₂)이 제1 행의 디스플레이 셀(X₁₃~X₁₄)을 선택하기 위한 제2 스캔 신호를 출력하고, 데이터 전극(D₁~D₂)이 제1 행의 디스플레이 셀(X₁₃~X₁₄) 내의 대응하는 열들에 양의 극성을 가지는 대응하는 데이터 신호를 출력하는 경우, 제1 게이트 전극(G₂₁)이 제2 행의 디스플레이 셀(X₂₁~X₂₂)을 선택하기 위한 제1 스캔 신호를 출력하면, 데이터 전극(D₁~D₂)은 제2 행의 디스플레이 셀(X₂₁~X₂₂) 내의 대응하는 열들에 음(negative)의 극성(도 4에서 '-' 라벨을 붙임)을 가지는 대응하는 데이터 신호를 출력하고, 제2 게이트 전극(G₂₂)이 제2 행의 디스플레이 셀(X₂₃~X₂₄)을 선택하기 위한 제2 스캔 신호를 출력하면, 데이터 전극(D₁~D₂)은 제2 행의 디스플레이 셀(X₂₃~X₂₄) 내의 대응하는 열들에 음의 극성을 가지는 대응하는 데이터 신호를 출력한다. 또, 제3 행의 디스플레이 셀(X₃₁~X₃₄) 및 제4 행의 디스플레이 셀(X₄₁~X₄₄)의 데이터 극성은 제1 행의 디스플레이 셀(X₁₁~X₁₄) 및 제2 행의 디스플레이 셀(X₂₁~X₂₄)과 동일한 패턴을 따른다.4 shows an example of the data polarity of a 4x4 display cell according to an embodiment of the invention. In this example, since the LCD panel 2 is N = 4 and M = 2, the 4 × 4 display panel has display cells (X ₁₁ to X ₁₄ , X ₂₁ to X ₂₄ , X ₃₁ to X ₃₄ , X ₄₁ to X). ₄₄ ), data electrodes D ₁ to D ₂ , first gate electrodes G ₁₁ to G ₄₁ , and second gate electrodes G ₁₂ to G ₄₂ . As shown in FIG. 4, for example, the first gate electrode G ₁₁ outputs a first scan signal for selecting display cells X ₁₁ to X _{12 in} the first row, and the data electrode D _1. ˜D ₂ ) outputs corresponding data signals having positive polarity (labeled '+' in FIG. 4) to corresponding columns in display cells X ₁₁ ˜ X ₁₂ of the first row. And the second gate electrode G ₁₂ outputs a second scan signal for selecting the display cells X ₁₃ to X _{14 in} the first row, and the data electrodes D ₁ to D _{2 are} arranged in the first row. When outputting a corresponding data signal having a positive polarity to corresponding columns in the display cells X ₁₃ to X ₁₄ , the first gate electrode G ₂₁ is the display cell X ₂₁ to X _{22 in} the second row. When outputting a first scan signal for selecting a, the data electrodes D ₁ to D ₂ are negative in corresponding columns in the display cells X ₂₁ to X ₂₂ of the second row. outputting a corresponding data signal having a polarity (labeled '-' in FIG. 4), and the second gate electrode G ₂₂ selecting the display cells X ₂₃ to X _{24 in} the second row. When the second scan signal is output, the data electrodes D ₁ to D ₂ output corresponding data signals having negative polarities to corresponding columns in the display cells X ₂₃ to X ₂₄ in the second row. The data polarities of the display cells X ₃₁ to X _{34 in} the third row and the display cells X ₄₁ to X ₄₄ in the fourth row are the display cells X ₁₁ to X ₁₄ and the second row in the first row. Follow the same pattern as the display cells (X ₂₁ ~ X ₂₄ ).

이상에서 본 발명은 바람직한 실시예에 대해 예로서 설명하였지만, 본 발명은 이것으로 한정되지 않는 것은 물론이다. 해당 기술분야의 당업자는 본 발명의 사상과 범위를 벗어나지 않으면서 본 발명에 대해 다양한 개조 및 변형을 가할 수 있다. 따라서, 본 발명의 범위는 이하의 청구항 및 그 등가물에 의해 규정되고 보호되어야 한다.As mentioned above, although this invention demonstrated the preferable embodiment as an example, it cannot be overemphasized that this invention is not limited to this. Those skilled in the art can make various modifications and variations to the present invention without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should be defined and protected by the following claims and their equivalents.

도 1은 종래의 LCD 패널 및 그 주변 구동 회로에 대한 개략도이다.1 is a schematic diagram of a conventional LCD panel and its peripheral drive circuit.

도 2는 본 발명의 일 실시예에 따른 구동 회로로 사용한 LCD 패널을 나타낸 도면이다.2 is a view showing an LCD panel used as a driving circuit according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 구동 파형을 나타낸 도면이다.3 is a view showing a driving waveform according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 4×4 디스플레이 셀의 데이터 극성의 예를 나타낸 도면이다.4 illustrates an example of data polarity of a 4x4 display cell according to an exemplary embodiment of the present invention.

Claims

A liquid crystal display panel which displays an image in accordance with an image control signal provided by a host,

A first display matrix comprising a plurality of first display cells arranged in N rows and M columns;

A second display matrix comprising a plurality of second display cells arranged in N rows and M columns;

A first gate electrode group comprising a plurality of first gate electrodes respectively connected to the first display matrix, wherein the nth first gate electrode is connected to an nth row of a first display cell in the first display matrix;

A second gate electrode group comprising a plurality of second gate electrodes respectively connected to the second display matrix, wherein the nth second gate electrode is connected to an nth row of a second display cell in the second display matrix; And

A plurality of data electrodes connected to the first display matrix and the second display matrix, respectively, wherein the m th data electrode is a data electrode group connected to the m th column of the first display cell and the m th column of the second display cell

Including,

The m th column of the first display cell and the m th column of the second display cell are not adjacent to each other.

Liquid crystal display panel.

The method of claim 1,

And the nth first gate electrode and the nth second gate electrode are aligned.

The method of claim 1,

A first gate driver configured to output a plurality of first scan signals to the first gate electrode group;

A second gate driver configured to output a plurality of second scan signals to the second gate electrode group; And

A data driver for outputting a plurality of data signals to the data electrode group

Liquid crystal display panel further comprising.

The method of claim 3,

When the nth first gate electrode outputs the first scan signal to select the nth row of the first display cell, the data electrodes are positively matched to corresponding columns in the nth row of the first display cell. outputs a corresponding data signal having a positive polarity,

When the nth second gate electrode outputs the second scan signal to select an nth row of the second display cell, the data electrodes are arranged in corresponding columns in the nth row of the second display cell. Outputs a corresponding data signal with positive polarity,

When the (n + 1) th first gate electrode outputs the first scan signal to select the (n + 1) th row of the first display cell, the data electrodes are (n) of the first display cell. Outputs a corresponding data signal having negative polarity to the corresponding columns in the +1) th row,

When the (n + 1) -th second gate electrode outputs the second scan signal to select the (n + 1) -th row of the second display cell, the data electrodes are defined as ( and a corresponding data signal having a negative polarity in corresponding columns in the n + 1) th row.

The method of claim 3,

Further includes a timing controller,

The timing controller outputs a synchronization signal for controlling signal timing of the data electrode group, the first gate electrode group, and the second gate electrode group.

The synchronization signal includes a plurality of square waves having a period of a high voltage level and a low voltage level,

During the first half period of the nth square wave, the nth first gate electrode outputs the first scan signal to select an nth row of the first display cell, and each data electrode is connected to the first Output corresponding data signals to corresponding columns of the display cells, respectively,

During the aft half period of the nth square wave, the nth second gate electrode outputs the second scan signal to select an nth row of the second display cell, and each data electrode is connected to the first electrode. 2. A liquid crystal display panel, each outputting a corresponding data signal in corresponding columns of display cells.

First display cell;

Second display cell;

A third display cell, which is not adjacent to the first display cell;

A fourth display cell;

A first gate electrode connected to the first display cell and the second display cell;

A second gate electrode connected to the third display cell and the fourth display cell and aligned with the first gate electrode;

A first data electrode connected to the first display cell and the third display cell; And

A second data electrode connected to the second display cell and the fourth display cell

Liquid crystal display panel comprising a.

The method of claim 6,

And the second display cell and the fourth display cell are not adjacent to each other.

The method of claim 6,

A first gate driver configured to output a plurality of first scan signals to the first gate electrode;

A second gate driver configured to output a plurality of second scan signals to the second gate electrode; And

A data driver outputting a plurality of first data signals to the first data electrode and outputting a plurality of second data signals to the second data electrode

Liquid crystal display panel further comprising.

The method of claim 8,

A fifth display cell connected to the first data electrode;

A sixth display cell connected to the second data electrode;

A seventh display cell connected to the first data electrode;

An eighth display cell connected to the second data electrode;

A third gate electrode connected to the fifth display cell and the sixth display cell; And

A fourth gate electrode connected to the seventh and eighth display cells and aligned with the third gate electrode

Liquid crystal display panel further comprising.

The method of claim 9,

And the fifth display cell and the seventh display cell are not adjacent to each other.

The method of claim 9,

And the sixth and eighth display cells are not adjacent to each other.

The method of claim 9,

The first gate driver may further output a plurality of third scan signals to the third gate electrode,

And the second gate driver further outputs a plurality of fourth scan signals to the fourth gate electrode.

The method of claim 12,

When the first gate driver outputs the first scan signal to the first gate electrode to select the first display cell and the second display cell, the data driver is configured to output the first display cell to the first display cell. Output a first data signal and output the second data signal to the second display cell;

When the second gate driver outputs the second scan signal to the second gate electrode to select the third display cell and the fourth display cell, the data driver is configured to provide the third display cell. A liquid crystal display panel which outputs one data signal and outputs the second data signal to the fourth display cell.

The method of claim 13,

When the first gate driver outputs the third scan signal to the third gate electrode to select the fifth display cell and the sixth display cell, the data driver is configured to output the third display signal to the fifth display cell. Output a first data signal and output the second data signal to the sixth display cell,

When the second gate driver outputs the fourth scan signal to the fourth gate electrode to select the seventh and eighth display cells, the data driver is connected to the seventh display cell. And output the first data signal and output the second data signal to the eighth display cell.

The method of claim 14,

When the first data signal output to the first display cell and the third display cell and the second data signal output to the second display cell and the fourth display cell have a positive polarity, And the second data signal output to the display cell and the seventh display cell, and the second data signal output to the sixth and eighth display cells, have a negative polarity.

The method of claim 12,

Further includes a timing controller,

The timing controller may be configured to provide a synchronization signal for controlling signal timing of the first data electrode, the second data electrode, the first gate electrode, the second gate electrode, the third gate electrode, and the fourth gate electrode. Output,

During the first half of the n-th square wave, the first gate driver outputs the first scan signal to the first gate electrode to select the first display cell and the second display cell, and the data driver Outputting the first data signal to the first display cell and outputting the second data signal to the second display cell,

During the second half of the nth square wave, the second gate driver outputs the second scan signal to the second gate electrode to select the third display cell and the fourth display cell, and the data driver And outputting the first data signal to a third display cell and outputting the second data signal to the fourth display cell.

The method of claim 16,

During the first half period of the (n + 1) th square wave, the first gate driver outputs the third scan signal to the third gate electrode to select the fifth display cell and the sixth display cell, and the data A driver outputs the first data signal to the fifth display cell and outputs the second data signal to the sixth display cell,

During the second half of the (n times + 1) th square wave, the second gate driver outputs the fourth scan signal to the fourth gate electrode to select the seventh and eighth display cells, And the data driver outputs the first data signal to the seventh display cell and outputs the second data signal to the eighth display cell.