KR20090110040A - Liquid Crystal Display - Google Patents
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Abstract
Description
본 발명은 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device.
액정표시장치는 사무기기의 표시소자부터 컴퓨터의 모니터 나아가, 최근의 공정기술과 구동기술의 발전에 힘입어 대화면의 텔레비젼(Television)에 이르기까지 광범위하게 이용되고 있는 평판 표시장치이다.Liquid crystal display devices are widely used in display devices of office equipment, monitors of computers, and even large-screen televisions with the development of recent process and driving technologies.
이러한 액정표시장치의 액정표시패널에는 서브 픽셀들이 매트릭스 타입으로 배치되며 데이터 신호가 공급되는 데이터 배선들과 스캔 신호가 공급되는 스캔 배선들이 교차한다.In the liquid crystal display panel of the liquid crystal display device, subpixels are arranged in a matrix type, and data wires to which a data signal is supplied and scan wires to which a scan signal are supplied cross.
액정표시장치의 스캔 구동부에는 서브 픽셀의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터와 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터를 포함한다. 여기서, 쉬프트 레지스터의 출력단에는 스캔 신호를 각 서브 픽셀에 공급하도록 풀업(pull-up) 트랜지스터를 이용한 출력 버퍼가 포함된다.The scan driver of the liquid crystal display includes a level shifter for shifting the swing width of the scan signal to a level suitable for driving the subpixels, and a shift register for sequentially outputting the scan signal. Here, the output stage of the shift register includes an output buffer using a pull-up transistor to supply a scan signal to each sub-pixel.
종래 a-Si 기반으로 형성된 스캔 구동부는 풀업 트랜지스터의 안정적인 구동을 목적으로 게이트와 소오스 또는 드레인 단 사이에 커패시터를 형성하였다. 종래 풀업 트랜지스터의 구조에 연결된 커패시터는 풀업 트랜지스터의 게이트, 게이트 절연막, a-Si의 액티브층, 소오스 및 드레인을 포함하는 구조로 형성되었다.The scan driver formed on the basis of the conventional a-Si forms a capacitor between the gate and the source or drain terminal for the purpose of stably driving the pull-up transistor. The capacitor connected to the structure of the conventional pull-up transistor is formed into a structure including a gate of the pull-up transistor, a gate insulating film, an active layer of a-Si, a source and a drain.
이와 같은 구조의 문제점은 회로가 오랜 시간 동작을 하게 되면 커패시터의 문턱전압이 증가 함에 따라 커패시터의 용량이 감소하게 된다. 조금 다르게 설명하면, 풀업 트랜지스터의 스캔 신호가 항시 일정하더라도 커패시터에 a-Si의 액티브층이 위치하므로 열화가 지속 되면 커패시터의 용량은 감소하게 된다.The problem with such a structure is that when the circuit operates for a long time, the capacitance of the capacitor decreases as the threshold voltage of the capacitor increases. In other words, even if the scan signal of the pull-up transistor is always constant, since the active layer of a-Si is positioned in the capacitor, the capacity of the capacitor decreases when deterioration continues.
따라서, 이와 같은 문제가 지속적으로 발생하게 되면 종래 a-Si 기반의 액정표시장치는 쉬프트 레지스터의 출력단에 포함된 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패서터의 특성이 열화 되어 내장회로의 신뢰성이 떨어져 스캔 구동부의 수명을 저하하게 되므로 이의 개선이 요구된다.Therefore, if such a problem continues to occur, the conventional a-Si-based liquid crystal display has a charge trapped or a defect in the gate insulating film and the active layer of the pull-up transistor included in the output terminal of the shift register. Since the characteristics of the capacitor are degraded due to the deterioration of the built-in circuit, the life of the scan driver is reduced.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, a-Si 기반의 액정표시장치의 스캔 구동부에 포함된 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패서터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems of the background art is that a charge is trapped or defects in a gate insulating film and an active layer of a pull-up transistor included in a scan driver of an a-Si-based liquid crystal display. ) Is formed and the characteristics of the capacitor deteriorate, thereby reducing the reliability of the embedded circuit.
상술한 과제 해결 수단으로 본 발명은, 기판 상에 위치하는 서브 픽셀; 서브 픽셀의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부; 및 서브 픽셀의 스캔 배선에 스캔 신호를 공급하는 스캔 구동부를 포함하되, 스캔 구동부의 출력단은, 기판 상에 위치하는 게이트와, 게이트 상에 위치하는 제1절연막과, 제1절연막 상에 위치하는 액티브층과, 액티브층 상에 위치하는 드레인 및 소오스와, 드레인 및 소오스 상에 위치하는 제2절연막을 포함하는 풀업(pull-up) 트랜지스터와, 게이트와, 제1절연막과, 제2절연막 상에 위치하며 드레인 또는 소오스에 연결된 상부전극을 포함하는 커패시터를 포함하는 액정표시장치를 제공한다.The present invention as a means for solving the above problems, the sub-pixel located on the substrate; A data driver supplying a data signal to a data line of a sub pixel; And a scan driver configured to supply a scan signal to the scan wiring of the subpixel, wherein an output terminal of the scan driver includes a gate positioned on the substrate, a first insulating layer positioned on the gate, and an active layer positioned on the first insulating layer. A pull-up transistor comprising a layer, a drain and source positioned on the active layer, and a second insulating layer positioned on the drain and source, a gate, a first insulating layer, and a second insulating layer; The present invention provides a liquid crystal display including a capacitor including an upper electrode connected to a drain or a source.
커패시터는 풀업 트랜지스터와 이격하여 위치할 수 있다.The capacitor may be located apart from the pull-up transistor.
커패시터는, 제1절연막과 상부전극 사이에 위치하는 제2절연막을 더 포함할 수 있다.The capacitor may further include a second insulating layer positioned between the first insulating layer and the upper electrode.
상부전극은, 서브 픽셀에 포함된 픽셀 전극과 동일한 공정에 의해 형성될 수 있다.The upper electrode may be formed by the same process as the pixel electrode included in the subpixel.
제2절연막은, 풀업 트랜지스터에 포함된 드레인 또는 소오스를 노출하는 제1콘택홀과, 제1절연막을 노출하는 제2콘택홀을 포함하며, 상부전극은, 제1콘택홀을 통해 드레인 또는 소오스에 접촉하고 제2콘택홀을 통해 게이트와 대응하는 제1절연막 상에 접촉할 수 있다.The second insulating layer includes a first contact hole exposing a drain or source included in the pull-up transistor, and a second contact hole exposing the first insulating layer, and the upper electrode is connected to the drain or source through the first contact hole. Contact the gate and the first insulating layer corresponding to the gate through the second contact hole.
제2절연막은, 풀업 트랜지스터에 포함된 드레인 또는 소오스를 노출하는 제1콘택홀을 포함하며, 상부전극은, 제1콘택홀을 통해 드레인 또는 소오스에 접촉하고 게이트와 대응하는 제2절연막 상에 접촉할 수 있다.The second insulating layer includes a first contact hole exposing a drain or source included in the pull-up transistor, and the upper electrode contacts the drain or source through the first contact hole and contacts the gate and the second insulating layer corresponding to the gate. can do.
풀업 트랜지스터는, 스캔 구동부의 쉬프트 레지스터에 포함될 수 있다.The pull-up transistor may be included in the shift register of the scan driver.
풀업 트랜지스터는, 액티브층과 드레인 및 소오스 사이에 위치하는 오믹 콘택층을 포함할 수 있다.The pull-up transistor may include an ohmic contact layer positioned between the active layer and the drain and the source.
액티브층은, a-Si일 수 있다.The active layer may be a-Si.
본 발명은, a-Si 기반의 액정표시장치의 스캔 구동부의 출력단에 위치하는 풀업 트랜지스터 및 커패시터의 구조를 변경하여 풀업 트랜지스터의 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패서터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하고 회로의 수명과 신뢰성을 향상시키는 효과가 있다.According to the present invention, charges are trapped or defects in the gate insulating layer and the active layer of the pull-up transistor by changing the structures of the pull-up transistor and the capacitor located at the output terminal of the scan driver of the a-Si-based liquid crystal display. Is formed and the characteristics of the capacitor are deteriorated, thereby reducing the reliability of the embedded circuit and improving the life and reliability of the circuit.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, the specific content for the practice of the present invention will be described.
<제1실시예>First Embodiment
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도이다.1 is a schematic plan view of a liquid crystal display according to the present invention.
도 1에 도시된 바와 같이, 액정표시장치는 기판(110) 상에 다수의 서브 픽셀(P)이 위치하는 표시부(AA)를 포함할 수 있다. 서브 픽셀(P)은 구동부(DRV1, DRV2)에 의해 구동되어 영상을 표현할 수 있다.As illustrated in FIG. 1, the liquid crystal display may include a display unit AA on which a plurality of sub pixels P are positioned on the
구동부(DRV1 ,DRV2)는 서브 픽셀(P)의 스캔 배선에 연결되어 스캔 신호를 공급하는 스캔 구동부(DRV1)와, 서브 픽셀(P)의 데이터 배선에 연결되어 데이터 신호를 공급하는 데이터 구동부(DRV2)를 포함할 수 있다. 여기서, 데이터 구동부(DRV1) 및 스캔 구동부(DRV2)는 개략적으로 도시한 것일 뿐 도시된 위치에 한정되지 않는다.The driving units DRV1 and DRV2 are connected to the scan line of the subpixel P to supply a scan signal, and the data driver DRV2 is connected to the data line of the subpixel P to supply a data signal. ) May be included. Here, the data driver DRV1 and the scan driver DRV2 are only schematically illustrated and are not limited to the illustrated positions.
스캔 구동부(DRV1)는 서브 픽셀(P)의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터와 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터를 포함할 수 있다.The scan driver DRV1 may include a level shifter for shifting the swing width of the scan signal to a level suitable for driving the subpixel P, and a shift register for sequentially outputting the scan signal.
본 발명에서 스캔 구동부(DRV1)에 포함된 레벨 쉬프터는 기판(110)의 외부에 위치하고 쉬프트 레지스터는 기판(110) 상에 위치하는 GIP(Gate in Panel) 방식을 채택한 것이다.In the present invention, the level shifter included in the scan driver DRV1 is located outside the
한편, 데이터 구동부(DRV2)는 TCP(Tape Carrier Package) 또는 FPC(Flexible Printed Circuit) 등을 이용하여 기판(110) 상에 위치하는 서브 픽셀(P)에 연결될 수 있다.The data driver DRV2 may be connected to the subpixel P positioned on the
이하, 도 1에 도시된 서브 픽셀(P)의 개략적인 구조에 대해 설명한다.Hereinafter, a schematic structure of the sub pixel P shown in FIG. 1 will be described.
도 2는 서브 픽셀의 개략적인 평면 예시도 이고, 도 3은 도 2의 A1-A2영역의 단면도이다. 여기서, 도 2의 서브 픽셀의 예시도는 실시예의 일례를 설명하기 위한 것일 뿐 본 발명은 이에 한정되지 않는다. 단, 도면의 특성상 액정셀은 생략한다.2 is a schematic plan view of a subpixel, and FIG. 3 is a cross-sectional view of an area A1-A2 of FIG. 2. Here, the exemplary diagram of the subpixel of FIG. 2 is only for explaining an example of an embodiment, and the present invention is not limited thereto. However, the liquid crystal cell is omitted due to the characteristics of the drawings.
도 2에 도시된 바와 같이, 서브 픽셀(P)은 상호 교차하는 스캔 배선(170), 데이터 배선(180) 및 공통전압 배선(190)의 교차 영역에 위치할 수 있다.As illustrated in FIG. 2, the subpixel P may be positioned in an intersection area of the
스캔 배선(170) 및 데이터 배선(180)이 교차하는 영역에는 트랜지스터(T)가 위치하고 트랜지스터(T)의 드레인 또는 소오스에 연결된 픽셀 전극(160)이 위치할 수 있다.In the region where the
픽셀 전극(160)과 대향하는 일면에는 공통전압 배선(190)에 연결된 공통 전극(140)이 위치할 수 있다. 공통전압 배선(190)에 연결된 공통 전극(140)은 비어홀(VH)을 통해 연결될 수 있으나 이에 한정되지 않는다. 여기서, 공통전압 배선(190)과 공통 전극(140)은 절연층을 사이에 둠으로써 커패시터를 형성할 수 있다.The
이하, 도 3을 참조하여 도 2에 도시된 트랜지스터(T)에 대해 설명한다.Hereinafter, the transistor T shown in FIG. 2 will be described with reference to FIG. 3.
트랜지스터(T)는 기판(110) 상에 형성된 버퍼층(105) 상에 위치하는 게이트(106)를 포함할 수 있다. 또한, 게이트(106) 상에 위치하는 제1절연막(115)을 포함할 수 있다. 또한, 제1절연막(112) 상에 위치하는 액티브층(120a)을 포함할 수 있다. 또한, 액티브층(120a) 상에 정의된 소오스 영역 및 드레인 영역에 각각 위치하는 오믹콘택층(120b)를 포함할 수 있다. 또한, 액티브층(120a) 및 오믹콘택층(120b)에 접촉하는 드레인(121) 및 소오스(122)를 포함할 수 있다. 또한, 드레인(121) 및 소오스(122) 상에 위치하는 제2절연막(130)을 포함할 수 있다. 또한, 드레인(121) 및 소오스(122) 중 하나를 노출하는 제2절연막(130) 상에 위치하며 드레인(121) 및 소오스(122)에 연결된 픽셀 전극(160)을 포함할 수 있다.The transistor T may include a
여기서, 게이트(106)는 스캔 배선(170)에 연결될 수 있고, 드레인(121) 또는 소오스(122)는 데이터 배선(180)에 연결될 수 있다.Here, the
이하, 앞서 설명한 스캔 구동부에 대해 도 4 및 도 5를 참조하여 더욱 자세히 설명한다.Hereinafter, the scan driver described above will be described in more detail with reference to FIGS. 4 and 5.
도 4는 스캔 구동부의 개략적인 구성 예시도 이고, 도 5는 도 4에 도시된 쉬프트 레지스터의 출력단의 회로 구성 예시도 이다.4 is a schematic diagram illustrating an example of a scan driver, and FIG. 5 is a diagram illustrating a circuit configuration of an output terminal of the shift register illustrated in FIG. 4.
도 4를 참조하면, 스캔 구동부는 서브 픽셀(P)의 구동에 적합한 레벨로 스캔 신호의 스윙폭을 이동시키기 위한 레벨 쉬프터(LS)를 포함할 수 있다. 또한, 레벨 쉬프터(LS)와 연동하여 스캔 신호를 순차적으로 출력하기 위한 쉬프트 레지스터(SR)를 포함할 수 있다.Referring to FIG. 4, the scan driver may include a level shifter LS for moving the swing width of the scan signal to a level suitable for driving the subpixel P. Referring to FIG. In addition, a shift register SR for sequentially outputting scan signals in association with the level shifter LS may be included.
쉬프트 레지스터(SR)의 출력단(S1..Sn)은 서브 픽셀의 스캔 배선에 연결되며, 쉬프트 레지스터(SR)의 출력단(S1..Sn)으로부터 출력되는 스캔 신호는 한 라인씩 순차적으로 주사된다.The output terminals S1..Sn of the shift register SR are connected to the scan wirings of the subpixels, and the scan signals output from the output terminals S1..Sn of the shift register SR are sequentially scanned line by line.
이러한 쉬프트 레지스터의 출력단에는 스캔 신호를 각 서브 픽셀(P)에 공급하도록 풀업(pull-up) 트랜지스터를 이용한 출력 버퍼가 포함된다.The output terminal of the shift register includes an output buffer using a pull-up transistor to supply a scan signal to each sub-pixel P.
도 5를 참조하면, 도 4의 Z영역에 도시된 출력단(S1)의 일부의 회로 구성을 도시한다. 출력단(S1)은 풀업 트랜지스터(T1)와 풀업 트랜지스터(T1)의 게이트 및 일단에 연결된 커패시터(C)와, 풀다운(Pull-down) 트랜지스터(T2)가 회로 적으로 연결된다.Referring to FIG. 5, a circuit configuration of a part of the output terminal S1 shown in the Z region of FIG. The output terminal S1 is electrically connected to the pull-up transistor T1, the capacitor C connected to the gate and one end of the pull-up transistor T1, and the pull-down transistor T2.
여기서, 풀업 트랜지스터(T1)의 타단은 클록 전압(Vc1)에 연결되고, 풀 다운 트랜지스터(T2)의 일단은 기준 전압(Vss)에 연결된다. 이와 같은 회로 구성으로 인해, 쉬프트 레지스터의 출력단(S1)은 클록 신호가 공급될 때마다 풀업 트랜지스터(T1) 또는 풀 다운 트랜지스터(T2)가 턴온 되면서 클록 전압(Vc1)에 걸린 전압 또는 기준 전압(Vss)에 걸린 전압을 출력한다.Here, the other end of the pull-up transistor T1 is connected to the clock voltage Vc1, and one end of the pull-down transistor T2 is connected to the reference voltage Vss. Due to such a circuit configuration, the output terminal S1 of the shift register has a voltage applied to the clock voltage Vc1 or the reference voltage Vss while the pull-up transistor T1 or the pull-down transistor T2 is turned on every time a clock signal is supplied. Outputs the voltage applied to).
이하에서는, 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조에 대해 더욱 자세히 설명한다.Hereinafter, the cross-sectional structure of the pull-up transistor and the capacitor shown in FIG. 5 will be described in more detail.
도 6은 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조도 이고, 도 7은 도 6의 커패시터의 개략적인 구조도 이다.6 is a cross-sectional structural view of the pull-up transistor and the capacitor illustrated in FIG. 5, and FIG. 7 is a schematic structural diagram of the capacitor of FIG. 6.
도 6에 도시된 풀업 트랜지스터 및 커패시터는 서브 픽셀에 포함된 트랜지스터와 동일한 공정을 통해 형성될 수 있다. 따라서, 설명의 이해를 돕기 위해 도 6에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조는 도 3의 도면과 부호를 일치하여 설명한다.The pull-up transistor and the capacitor illustrated in FIG. 6 may be formed through the same process as the transistor included in the subpixel. Therefore, the cross-sectional structure of the pull-up transistor and the capacitor illustrated in FIG. 6 will be described with reference to the drawings of FIG.
도 6을 참조하면, 풀업 트랜지스터는 게이트(108)와, 게이트(108) 상에 위치하는 제1절연막(115)과, 제1절연막(115) 상에 위치하는 a-Si의 액티브층(120a)과, 액티브층(120a) 상에 위치하는 드레인(121) 및 소오스(122)와, 드레인(121) 및 소오스(122) 상에 위치하는 제2절연막(130)을 포함할 수 있다.Referring to FIG. 6, the pull-up transistor includes a
풀업 트랜지스터를 형성하는 공정은 4개의 마스크를 사용하는 4 Mask 공정을 이용할 수 있으나 이에 한정되지 않는다.The process of forming the pull-up transistor may use a four mask process using four masks, but is not limited thereto.
게이트(108)는 기판(110) 상에 위치하는 버퍼층(105) 상에 위치할 수 있다. 게이트(108)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(108)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(108)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.The
제1절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.The first
드레인(121) 및 소오스(122)는 단일층 또는 다중층으로 이루어질 수 있으며, 드레인(121) 및 소오스(122)가 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레 인(121) 및 소오스(122)가 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.The
제2절연막(130)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(130)은 패시베이션막일 수 있다.The second
커패시터는 게이트(108)와, 제1절연막(115)과, 제2절연막(130) 상에 위치하며 드레인(121) 또는 소오스(122)에 연결된 상부전극(160)을 포함할 수 있다.The capacitor may include a
여기서, 상부전극(160)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나일 수 있다.The
버퍼층(105) 상에 위치하는 게이트(108)는 층을 달리하여 일부가 상이한 높이로 형성된 것을 일례로 하고 있지만, 이는 동일한 높이로 형성될 수 있다. 다만, 게이트(108) 형성시, 게이트(108)의 폭을 넓게 형성하여 풀업 트랜지스터와 커패시터가 이격하여 위치할 수 있을 정도면 이의 형상은 제한되지 않는다.Although the
제1절연막(115) 상에 위치하는 액티브층(120a)은 서브 픽셀에 포함된 트랜지스터의 액티브층과 같이 수소화된 비정질 실리콘인 a-Si:H일 수 있다. 이러한 액티브층(120a) 상에는 액티브층(120a)과 드레인(121) 및 소오스(122) 간의 접촉 저항을 줄이기 위해 오믹 콘택층(120b)이 위치할 수 있다.The
한편, 제2절연막(130)은 풀업 트랜지스터에 포함된 드레인(121) 또는 소오스(122)를 노출하는 제1콘택홀(H1)과, 제1절연막(115)의 일부를 노출하는 제2콘택 홀(H2)을 포함할 수 있다.Meanwhile, the second insulating
이에 따라, 상부전극(160)은 제1콘택홀(H1)을 통해 드레인(121) 또는 소오스(122)에 접촉하고 제2콘택홀(H2)을 통해 제1절연막(115)에 접촉하는 형태로 제2절연막(130) 상에 위치할 수 있다.Accordingly, the
이 경우, 커패시터는 도 7에 도시된 바와 같이, 게이트(108), 제1절연막(115) 및 상부전극(160)을 포함하는 형태로 위치하게 된다. 즉, 이와 같이 형성된 커패시터는 제1절연막(115)을 유전체로 사용하고 게이트(108)와 상부전극(160)을 전극으로 사용하게 된다.In this case, as shown in FIG. 7, the capacitor is positioned in a form including a
한편, 상부전극(160)은 서브 픽셀에 포함된 픽셀 전극과 동일한 공정에 의해 형성될 수 있다. 이와 같은 구조로 형성하게 되면, 서브 픽셀에 포함된 트랜지스터를 형성할 때, 추가적인 공정 없이 풀업 트랜지스터 및 커패시터를 동시에 형성할 수 있게 된다.The
한편, 풀업 트랜지스터의 위와 같은 구조에 따라 풀업 트랜지스터의 게이트에는 클럭 커플링에 의해 하기의 수학식 1과 같은 전압(VQ)이 걸릴 수 있다On the other hand, according to the structure of the pull-up transistor as described above, the gate of the pull-up transistor may be subjected to a voltage (VQ) as shown in Equation 1 below by clock coupling.
여기서, Cgs는 트랜지스터의 게이트(108)와 소오스(122) 간의 커패시턴스이고, Cgd는 트랜지스터의 게이트(108)와 드레인(121) 간의 커패시턴스 이며, Vclk는 외부로부터 트랜지스터의 게이트(108)에 공급되는 클록 신호의 전압일 수 있다.Where Cgs is the capacitance between the
여기서, 쉬프트 레지스터에 포함된 풀업 트랜지스터가 장시간 동작하여 열화가 지속 되더라도 커패시터는 일정한 커패시턴스를 유지할 수 있게 된다.Here, even if the pull-up transistor included in the shift register is operated for a long time and deterioration is continued, the capacitor can maintain a constant capacitance.
위의 수학식 1에 의하면, Cgd는 줄고, Cgs는 동일한 값을 가지므로 Cgd(Cgd+Cgs)는 감소하게 되어 클럭 커플링에 의한 VQ 전압은 감소하게 된다.According to Equation 1 above, since Cgd decreases and Cgs have the same value, Cgd (Cgd + Cgs) decreases, thereby reducing the VQ voltage due to clock coupling.
이하에서는, 도 5에 도시된 풀업 트랜지스터 및 커패시터의 제2실시예에 따른 단면 구조에 대해 더욱 자세히 설명한다.Hereinafter, the cross-sectional structure according to the second embodiment of the pull-up transistor and the capacitor shown in FIG. 5 will be described in more detail.
<제2실시예>Second Embodiment
도 8은 풀업 트랜지스터 및 커패시터의 다른 단면 구조도 이고, 도 9는 도 8의 커패시터의 개략적인 구조도 이다.8 is another cross-sectional structural view of a pull-up transistor and a capacitor, and FIG. 9 is a schematic structural diagram of the capacitor of FIG. 8.
도 8을 참조하면, 풀업 트랜지스터는 게이트(208)와, 게이트(208) 상에 위치하는 제1절연막(215)과, 제1절연막(215) 상에 위치하는 a-Si의 액티브층(220a)과, 액티브층(220a) 상에 위치하는 드레인(221) 및 소오스(222)와, 드레인(221) 및 소오스(222) 상에 위치하는 제2절연막(230)을 포함할 수 있다.Referring to FIG. 8, the pull-up transistor includes a
게이트(208)는 기판(210) 상에 위치하는 버퍼층(205) 상에 위치할 수 있다. 게이트(208)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(208)는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(208)는 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.The
제1절연막(215)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.The first insulating
드레인(221) 및 소오스(222)는 단일층 또는 다중층으로 이루어질 수 있으며, 드레인(221) 및 소오스(222)가 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레인(221) 및 소오스(222)가 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.The
제2절연막(230)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 여기서, 제2절연막(230)은 패시베이션막일 수 있다.The second
커패시터는 게이트(208)와, 제1절연막(215)과, 제2절연막(230) 상에 위치하며 드레인(221) 또는 소오스(222)에 연결된 상부전극(260)을 포함할 수 있다. 상부전극(260)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 중 어느 하나일 수 있다.The capacitor may include a
버퍼층(105) 상에 위치하는 게이트(208)는 층을 달리하여 일부가 상이한 높이로 형성된 것을 일례로 하고 있지만, 이는 동일한 높이로 형성될 수 있다. 다만, 게이트(208) 형성시, 게이트(208)의 폭을 넓게 형성하여 풀업 트랜지스터와 커패시터가 이격하여 위치할 수 있을 정도면 이의 형상은 제한되지 않는다.The
여기서, 제1절연막(215) 상에 위치하는 액티브층(220a)은 서브 픽셀에 포함된 트랜지스터의 액티브층과 같이 산화된 비정질 실리콘인 a-Si:H일 수 있으며, 액티브층(220a) 상에는 액티브층(220a)과 드레인(221) 및 소오스(222) 간의 접촉 저항을 줄이기 위해 오믹 콘택층(220b)이 위치할 수 있다.Here, the
한편, 제2절연막(230)은 풀업 트랜지스터에 포함된 드레인(221) 또는 소오스(222)를 노출하는 제1콘택홀(H1)을 포함할 수 있다.The second
이에 따라, 상부전극(260)은 제1콘택홀(H1)을 통해 드레인(221) 또는 소오스(222)에 접촉하는 형태로 게이트(208)와 대응하는 제2절연막(230) 상에 위치할 수 있다.Accordingly, the
이 경우, 커패시터는 도 9에 도시된 바와 같이, 게이트(208), 제1절연막(215), 제2절연막(230) 및 상부전극(260)을 포함하는 형태로 위치하게 된다. 즉, 이와 같이 형성된 커패시터는 제1절연막(215) 및 제2절연막(230)을 유전체로 사용하고 게이트(208)와 상부전극(260)을 전극으로 사용하게 된다.In this case, as shown in FIG. 9, the capacitor is positioned to include a
한편, 상부전극(260)은 서브 픽셀에 포함된 픽셀 전극 동일한 공정에 의해 형성될 수 있다. 이와 같은 구조로 형성하게 되면, 서브 픽셀에 포함된 트랜지스터를 형성할 때, 추가적인 공정 없이 풀업 트랜지스터 및 커패시터를 동시에 형성할 수 있게 된다.On the other hand, the
이상, 본 발명의 제1 및 제2실시예는 a-Si 기반의 액정표시장치의 스캔 구동 부의 출력단에 위치하는 커패시터의 구조를 변경하여 풀업 트랜지스터가 열화되더라도 일정한 커패시턴스를 유지할 수 있게 된다.As described above, the first and second embodiments of the present invention can maintain a constant capacitance even when the pull-up transistor is deteriorated by changing the structure of the capacitor located at the output terminal of the scan driver of the a-Si-based liquid crystal display.
이에 따라, 스캔 구동부에 포함된 쉬프트 레지스터의 출력단에 위치하는 풀업 트랜지스터는 게이트 절연막과 액티브층에 전하가 트랩(trapped)되거나 디펙트(defect)가 형성되고 커패시터의 특성이 열화 되어 내장회로의 신뢰성이 떨어지는 문제를 해결하고 회로의 수명과 신뢰성을 향상시키는 효과가 있다.Accordingly, in the pull-up transistor positioned at the output terminal of the shift register included in the scan driver, charge trapped or defects are formed in the gate insulating layer and the active layer, and the characteristics of the capacitor are deteriorated. It has the effect of solving the problem of dropping and improving the life and reliability of the circuit.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above may be modified in other specific forms by those skilled in the art to which the present invention pertains without changing its technical spirit or essential features. It will be appreciated that it may be practiced. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is shown by the claims below, rather than the above detailed description. Also, it is to be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention.
도 1은 본 발명에 따른 액정표시장치의 개략적인 평면도.1 is a schematic plan view of a liquid crystal display according to the present invention;
도 2는 서브 픽셀의 개략적인 평면 예시도.2 is a schematic plan view of a subpixel;
도 3은 도 2의 A1-A2영역의 단면도.3 is a cross-sectional view of region A1-A2 of FIG. 2;
도 4는 스캔 구동부의 개략적인 구성 예시도.4 is an exemplary schematic configuration of a scan driver;
도 5는 도 4에 도시된 쉬프트 레지스터의 출력단의 회로 구성 예시도.5 is an exemplary circuit configuration of an output terminal of the shift register shown in FIG. 4;
도 6은 도 5에 도시된 풀업 트랜지스터 및 커패시터의 단면 구조도.6 is a cross-sectional structural view of the pull-up transistor and capacitor shown in FIG.
도 7은 도 6의 커패시터의 개략적인 구조도.7 is a schematic structural diagram of the capacitor of FIG.
도 8은 풀업 트랜지스터 및 커패시터의 다른 단면 구조도.8 is another cross-sectional structural view of a pull-up transistor and a capacitor.
도 9는 도 8의 커패시터의 개략적인 구조도.9 is a schematic structural diagram of the capacitor of FIG. 8;
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
110: 기판 106,108: 게이트110: substrate 106,108: gate
115: 제1절연막 121: 드레인115: first insulating film 121: drain
122: 소오스 130: 제2절연막122: source 130: second insulating film
140: 평탄화막 160: 상부전극140: planarization layer 160: upper electrode
170: 스캔 배선 180: 데이터 배선170: scan wiring 180: data wiring
190: 공통전압 배선190: common voltage wiring
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