KR20090105021A - Magnetic random access memory cell - Google Patents

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KR20090105021A
KR20090105021A KR1020080030254A KR20080030254A KR20090105021A KR 20090105021 A KR20090105021 A KR 20090105021A KR 1020080030254 A KR1020080030254 A KR 1020080030254A KR 20080030254 A KR20080030254 A KR 20080030254A KR 20090105021 A KR20090105021 A KR 20090105021A
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Abstract

PURPOSE: A magnetic random access memory cell is provided to implement high integration by requiring only one transistor while storing much information. CONSTITUTION: A magnetic random access memory cell includes a plurality of bit lines(BL) and one source line(SL). The magnetic random access memory cell includes a plurality of magnetic tunnel junctions and a transistor(70). The plurality of magnetic tunnel junctions are connected to the plurality of bit lines(41,42). The plurality of magnetic tunnel junctions store data. One of the transistor is connected to the plurality of magnetic tunnel junctions in parallel. The other of the transistor is connected to one source line.

Description

자기 메모리 셀 {MAGNETIC RANDOM ACCESS MEMORY CELL}Magnetic Memory Cells {MAGNETIC RANDOM ACCESS MEMORY CELL}

본 발명은 자기 터널 접합(Magnetic Tunnel Junction)을 포함하는 자기 메모리 셀(Magnetic Random Access Memory Cell)에 관한 것으로, 복수 개의 자기 터널 접합이 하나의 트랜지스터에 병렬로 연결된 자기 메모리 셀과 관련된다. 더 상세하게는, 복수 개의 자기 터널 접합과 하나의 트랜지스터를 병렬로 연결하여 하나의 트랜지스터로 복수 개의 자기 터널 접합을 제어하여 정보를 저장할 수 있도록 함으로써 고집적 자기 메모리 셀을 구현하는 것과 관련된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a magnetic random access memory cell including a magnetic tunnel junction, wherein a plurality of magnetic tunnel junctions are associated with a magnetic memory cell connected in parallel to one transistor. More specifically, it relates to implementing a highly integrated magnetic memory cell by connecting a plurality of magnetic tunnel junctions and a transistor in parallel so that a single transistor can control the plurality of magnetic tunnel junctions to store information.

최근 반도체 메모리 장비의 개발동향은 다중 기능을 가진 복합 장비화가 대세를 이루고 있다. 이를 위해서는, 논리 회로와 반도체 메모리 장비를 각각 작게 만들어 하나의 장비로 병합해야하는 것이 필수적이다. 또한, 하나의 장비로 병합이 이루어지면서도 저전력에서 빠른 동작 속도를 구현할 것이 요구된다.Recently, the trend of the development of semiconductor memory equipment has been the trend towards complex equipment with multiple functions. To do this, it is necessary to make the logic circuit and the semiconductor memory equipment smaller and merge into one device. In addition, while merging into a single device, it is required to realize a high operating speed at low power.

현재 반도체 메모리 장비 생산업체들은 궁극적으로 집적도를 증가시켜 생산량을 늘리며 Idsat를 크게 함으로써 동작속도를 향상시키는 것이었다. 이를 위한 최우선 과제는 종래 반도체 메모리 장비의 게이트 폭(Gate Length)를 줄이는 것이었 다. 하지만, ITRS 로드맵(Road Map) 및 각 사의 개발전략을 보면 반도체 메모리 장비의 경우 현재의 캐패시터 구조 및 게이트 구조를 이용하는 한, 45nm이하의 반도체 메모리 장비에서 원하는 동작속도 및 신호 대비(Signal Contrast)를 얻을 수 없을 것으로 예상하고 있다. Today's semiconductor memory equipment manufacturers have ultimately been able to increase density, increase production, and increase I dsat to improve operating speed. A top priority for this has been to reduce the gate length of conventional semiconductor memory equipment. However, according to the ITRS Road Map and the development strategies of each company, as long as they use the current capacitor structure and gate structure, they can obtain the desired operating speed and signal contrast in the semiconductor memory equipment of 45nm or less. Expect to be unable.

즉, 집적도 및 동작 속도 향상을 위한 게이트 폭 및 게이트 산화물 두께의 감소는 단 채널 효과(Short Channel Effect)와 같은 부작용, 반도체 메모리 장비 캐패시턴스(Capacitance)의 상대적인 증가 및 누설 전류의 증가를 유발하여 원하는 동작 속도 및 신호 대비를 얻을 수 없게 된다. 따라서, 이러한 문제점을 극복할 수 있는 새로운 반도체 메모리 장비의 개발이 필요하다.In other words, the reduction of gate width and gate oxide thickness to improve the integration and operation speed causes side effects such as short channel effect, relative increase in semiconductor memory equipment capacitance, and increase in leakage current, thereby desired operation. Speed and signal contrast will not be obtained. Therefore, there is a need for the development of new semiconductor memory equipment that can overcome these problems.

따라서, 차세대 반도체 메모리 장비로는 i) 고분자 쌍극자 모멘트의 분극 반적을 이용하여 데이터를 저장하는 고분자 반도체 메모리, ii) 자기 터널 접합에 전류를 흘려 자성체의 극성을 변화시킴으로써 데이터를 저장하는 자기 메모리, iii) 자기 메모리의 변화인 STT-MRAM 및 iv) 전류가 인가될 때 히터 물질의 가열에 의한 국부영역의 상변화를 이용하는 PRAM(Phase RAM) 등이 개발 중에 있다. 이 중에서 현재 가장 유력한 차세대 반도체 메모리 장비로는 자기 메모리를 들 수 있는데 이하에서는 자기 메모리에 대해서 상세히 살펴보기로 한다.Therefore, the next-generation semiconductor memory equipment includes: i) a polymer semiconductor memory for storing data using polarization traces of a polymer dipole moment; STT-MRAM, which is a change in magnetic memory, and iv) PRAM (Phase RAM), which uses a phase change of a local area by heating of a heater material when current is applied, is being developed. Among the most influential next-generation semiconductor memory equipment is magnetic memory, which will be described in detail below.

자기 메모리는 자성체 특유의 스핀 의존 전도 현상에 기초한 자기 저항 효과를 이용하는 비휘발성 자기 메모리이다. 자기 메모리는 스위칭 소자인 트랜지스터와 데이터가 저장되는 자기 터널 접합 셀로 구성된다. 일반적으로 자기 터널 접합 셀은 두 개의 강자성층과 그 사이에 위치하는 절연막으로 이루어진다. Magnetic memory is a nonvolatile magnetic memory that utilizes a magnetoresistive effect based on spin-dependent conduction phenomena peculiar to a magnetic body. The magnetic memory is composed of a transistor which is a switching element and a magnetic tunnel junction cell in which data is stored. In general, a magnetic tunnel junction cell is composed of two ferromagnetic layers and an insulating film interposed therebetween.

도 1은 종래 기술의 자기 메모리 셀을 구성하는 자기 터널 접합 셀의 구조를 도시한다. 도 1을 참조하면, 자기 터널 접합 셀은 자화(Magnetization) 방향이 고정되어 있는 고정 강자성층(20, Pinned Ferromagnetic Layer), 고정 강자성층에 대해 자화 방향이 평행 또는 반평행으로 바뀔 수 있는 자유 강자성층(10, Free Ferromagnetic Layer) 및 고정 강자성층과 자유 강자성층 사이에 위치하는 절연층, 즉, 자기 터널 장벽층(20)으로 구성된다.1 shows a structure of a magnetic tunnel junction cell constituting a magnetic memory cell of the prior art. Referring to FIG. 1, a magnetic tunnel junction cell includes a pinned ferromagnetic layer (20) having a fixed magnetization direction and a free ferromagnetic layer whose magnetization direction may be parallel or antiparallel to the fixed ferromagnetic layer. (10, Free Ferromagnetic Layer) and an insulating layer located between the fixed ferromagnetic layer and the free ferromagnetic layer, that is, the magnetic tunnel barrier layer (20).

도 2는 종래 기술의 전류 스위칭 방식을 이용한 자기 메모리 단위 셀의 구조를 도시한다. 도 2를 참조하면, 자기 메모리의 단위 셀은 정보가 저장되는 자기 터널 접합 셀(80) 및 상기 자기 터널 접합을 선택하는 트랜지스터(70)가 직렬로 연결되어 구성된다. 전류 스위칭 방식의 자기 메모리에서는, 비트 라인(40, Bit Line)과 소스 라인(60, Source Line) 사이에 흐르는 전류를 바꾸어 줌으로써 자기 터널 접합 셀의 정보를 변경 가능하다.2 illustrates a structure of a magnetic memory unit cell using a current switching scheme of the prior art. Referring to FIG. 2, a unit cell of a magnetic memory includes a magnetic tunnel junction cell 80 storing information and a transistor 70 selecting the magnetic tunnel junction in series. In the current switching magnetic memory, the information of the magnetic tunnel junction cell can be changed by changing the current flowing between the bit line 40 and the source line 60.

자기 터널 접합 셀은 상하로 적층된 상기 자성층의 자화 방향에 따라 저항비가 달라진다. 자기 메모리는 자기 터널 접합 셀의 이러한 특성을 이용하여 데이터를 기록한다. 저항비에 의해 센싱 마진(Sensing Margin)이 결정되고, 자기 메모리으로부터 데이터를 정확하게 읽어내기 위해서 자기 메모리의 센싱 마진이 가능한 한 큰 것이 바람직하다.In the magnetic tunnel junction cell, the resistance ratio varies depending on the magnetization direction of the magnetic layers stacked up and down. Magnetic memory uses this characteristic of magnetic tunnel junction cells to write data. Sensing margin is determined by the resistance ratio, and in order to accurately read data from the magnetic memory, it is preferable that the sensing margin of the magnetic memory is as large as possible.

상기한 것처럼, 하나의 자기 터널 접합 셀에는 하나의 정보를 기록하는 것이 가능하다. 1 비트(Bit)를 구성하는 하나의 자기 메모리 셀은 하나의 자기 터널 접합 및 트랜지스터를 포함하는데, 자기 터널 접합에 기록된 정보를 바꾸기 위해서는 큰 전류가 필요하다. 이러한 전류를 공급하기 위해서는 트랜지스터의 크기가 커져야 하기 때문에 고집적 자기 메모리 셀을 구현하기 어렵다는 문제점이 있다.As described above, one information can be recorded in one magnetic tunnel junction cell. One magnetic memory cell constituting one bit includes one magnetic tunnel junction and a transistor, and a large current is required to change the information written in the magnetic tunnel junction. In order to supply such a current, it is difficult to implement a highly integrated magnetic memory cell because the size of the transistor must be large.

본 발명은 자기 터널 접합을 포함하는 자기 메모리 셀에 관한 것으로, 복수 개의 자기 터널 접합이 하나의 트랜지스터에 병렬로 연결된 자기 메모리 셀과 관련된다. 상기 문제점을 해결하기 위하여, 본 발명에서는 복수 개의 자기 터널 접합과 하나의 트랜지스터를 병렬로 연결하여 하나의 트랜지스터로 복수 개의 자기 터널 접합을 제어하여 정보를 저장할 수 있도록 함으로써 고집적 자기 메모리 셀을 구현한다.The present invention relates to a magnetic memory cell comprising a magnetic tunnel junction, wherein a plurality of magnetic tunnel junctions are associated with a magnetic memory cell connected in parallel to one transistor. In order to solve the above problems, the present invention implements a highly integrated magnetic memory cell by connecting a plurality of magnetic tunnel junctions and one transistor in parallel to control the plurality of magnetic tunnel junctions with one transistor to store information.

본 발명은 복수 개의 비트 라인 및 하나의 소스 라인을 포함하는 자기 메모리 셀로서, 상기 복수 개의 비트 라인과 각각 연결되고, 데이터를 저장하는 복수 개의 자기 터널 접합; 및 일측이 상기 복수 개의 자기 터널 접합과 병렬로 연결되고, 타측이 상기 하나의 소스 라인과 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는 상기 복수 개의 비트 라인과 상기 하나의 소스 라인 사이에 흐르는 전류를 제어함으로써 상기 자기 터널 접합의 자화 방향을 결정하는 것을 특징으로 하는 자기 메모리 셀을 개시한다.The present invention provides a magnetic memory cell including a plurality of bit lines and a source line, the magnetic memory cell being connected to each of the plurality of bit lines and storing data; And a transistor having one side connected in parallel with the plurality of magnetic tunnel junctions and the other side connected with the one source line, wherein the transistor controls a current flowing between the plurality of bit lines and the one source line. The magnetic memory cell is characterized by determining the magnetization direction of the magnetic tunnel junction.

하나의 자기 터널 접합 셀에 하나의 트랜지스터를 통해 전류를 공급하면, 요구되는 트랜지스터의 갯수가 많아지기 때문에 고집적 자기 메모리 셀의 구현이 어려워진다. 하지만, 본 발명에서는 복수 개의 자기 터널 접합 셀에 하나의 트랜지스 터를 병렬로 연결함으로써, 더 많은 정보를 저장할 수 있으면서도 요구되는 트랜지스터는 한 개 이기 때문에 고집적 자기 메모리 셀을 구현 가능하다는 장점이 있다.Supplying current through one transistor to one magnetic tunnel junction cell increases the number of transistors required, making it difficult to implement highly integrated magnetic memory cells. However, in the present invention, by connecting one transistor to a plurality of magnetic tunnel junction cells in parallel, there is an advantage that a highly integrated magnetic memory cell can be implemented because only one transistor is required while storing more information.

이하에서는 도면을 참조하여 본 발명의 실시예를 상세히 살펴보도록 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 실시예에 따른 전류 스위칭 방식을 이용한 자기 메모리 셀을 도시한다. 도 3을 참조하면, 두 개의 자기 터널 접합 셀(81,82)이 두 개의 비트 라인(41,42)에 각각 연결되어 있다. 자기 터널 접합 셀(81,82)은 정보를 저장하는 역할을 한다.3 illustrates a magnetic memory cell using a current switching scheme according to an embodiment of the present invention. Referring to FIG. 3, two magnetic tunnel junction cells 81 and 82 are connected to two bit lines 41 and 42, respectively. Magnetic tunnel junction cells 81 and 82 serve to store information.

본 발명의 실시예에서 자기 터널 접합 셀(81,82)은 각각 자유 강자성층(11,12), 고정 강자성층(21,22) 및 터널 장벽층(31,32)을 포함하고 있다. 비트 라인(41,42) 각각은 자기 터널 접합 셀(81,82)의 자유 강자성층(11,12)에 일 대 일로 연결된다. 그리고, 자기 터널 접합 셀(81,82) 각각의 고정 강자성층(21,22)은 트랜지스터(70)의 일측에 병렬로 연결된다. 또한, 트랜지스터(70)는 워드 라인(51) 및 소스 라인(61)에 각각 연결된다.In the embodiment of the present invention, the magnetic tunnel junction cells 81 and 82 include free ferromagnetic layers 11 and 12, fixed ferromagnetic layers 21 and 22, and tunnel barrier layers 31 and 32, respectively. Each of the bit lines 41 and 42 is connected one-to-one to the free ferromagnetic layers 11 and 12 of the magnetic tunnel junction cells 81 and 82. In addition, the fixed ferromagnetic layers 21 and 22 of the magnetic tunnel junction cells 81 and 82 are connected in parallel to one side of the transistor 70. In addition, the transistor 70 is connected to the word line 51 and the source line 61, respectively.

도 3을 참조하여 본 발명의 실시예에 따른 전류 스위칭 방식을 이용한 자기 메모리 셀의 동작 과정을 살펴보면 다음과 같다. 먼저 쓰기(Writing) 동작을 살펴보면, 소스 라인(61)을 통해 트랜지스터(70)로 전류가 인가된다. 트랜지스터(70)로 인가된 전류는 워드 라인(51)을 통해 입력되는 신호에 따라 트랜지스터(70) 내부에서 제어된다. 트랜지스터(70)에서 제어된 전류는 자기 터널 접합 셀(81,82)로 출력된다. 자기 터널 접합 셀(81,82)은 트랜지스터(70)로부터 인가된 전류에 따라 정보 를 기록한다. An operation process of a magnetic memory cell using a current switching method according to an embodiment of the present invention will be described with reference to FIG. 3. Referring to the writing operation, a current is applied to the transistor 70 through the source line 61. The current applied to the transistor 70 is controlled inside the transistor 70 according to a signal input through the word line 51. The current controlled by the transistor 70 is output to the magnetic tunnel junction cells 81 and 82. The magnetic tunnel junction cells 81 and 82 record information according to the current applied from the transistor 70.

일반적으로, 자기 터널 접합 셀은 고정 강자성층과 자유 강자성층의 자화 방향에 따라 정보를 기록한다. 구체적으로, 자기 터널 접합 셀은 고정 강자성층과 자유 강자성층의 자화 방향이 동일한지 여부에 따라 1 비트의 정보를 저장한다. 예를 들어, 자화 방향이 동일하면 0(또는 1)이고, 자화 방향이 반대이면 1(또는 0)로 하여 1 비트의 정보를 저장한다. 상기 고정 강자성층과 자유 강자성층의 자화 방향은 자기 터널 접합 셀로 인가된 전류에 따라 결정되므로, 결국 트랜지스터의 제어에 따라 정보를 기록함으로써 쓰기 동작이 이루어진다고 볼 수 있다.In general, the magnetic tunnel junction cell records information according to the magnetization directions of the fixed ferromagnetic layer and the free ferromagnetic layer. Specifically, the magnetic tunnel junction cell stores one bit of information depending on whether the magnetization directions of the fixed ferromagnetic layer and the free ferromagnetic layer are the same. For example, if the magnetization directions are the same, it is 0 (or 1). If the magnetization directions are opposite, it is stored as 1 (or 0). Since the magnetization directions of the fixed ferromagnetic layer and the free ferromagnetic layer are determined by the current applied to the magnetic tunnel junction cell, it can be said that a write operation is performed by recording information under the control of the transistor.

한편, 정보의 읽기(Reading) 동작을 살펴보도록 한다. 본 발명의 실시예에서 두 개의 비트 라인(41,42)이 두 개의 자기 터널 접합(81,82)에 각각 연결되어 있다. 비트 라인(41,42)은 저장된 정보 중에서 해당 비트 라인에 연결된 자기 터널 접합에 저장된 정보를 읽어들임으로써 읽기 동작이 이루어진다.Meanwhile, the reading operation of information will be described. In the embodiment of the present invention, two bit lines 41 and 42 are connected to two magnetic tunnel junctions 81 and 82, respectively. The bit lines 41 and 42 read from the stored information by reading the information stored in the magnetic tunnel junction connected to the corresponding bit line.

도 4는 본 발명의 다른 실시예에 따른 전류 스위칭 방식을 이용한 자기 메모리 셀의 구조를 도시한다. 도 4를 참조하면, N 개의 자기 터널 접합 셀(81,82,..,N)의 일측이 하나의 트랜지스터(70)에 병렬로 연결되어 있다. 그리고, 자기 터널 접합 셀(81,82,...N)의 타측은 각각 비트라인(41,42,...,N)에 일 대 일로 연결되어 있다. 4 illustrates a structure of a magnetic memory cell using a current switching scheme according to another embodiment of the present invention. Referring to FIG. 4, one side of the N magnetic tunnel junction cells 81, 82,..., N is connected in parallel to one transistor 70. The other sides of the magnetic tunnel junction cells 81, 82, ... N are connected one-to-one to the bit lines 41, 42, ..., N, respectively.

즉, 본 발명에서 트랜지스터(70)가 N 개의 자기 터널 접합 셀(81,82,..,N) 각각에 충분한 전류만 공급해 줄 수 있다면, 복수 개의 자기 터널 접합 셀을 하나의 트랜지스터에 연결함으로써 복수 개의 트랜지스터를 사용할 필요가 없게 된다. 따라서, 하나의 자기 메모리 셀에 사용되는 트랜지스터의 갯수를 감소시킴으로써, 고집적 자기 메모리 셀의 구현이 가능해진다.That is, in the present invention, if the transistor 70 can supply only enough current to each of the N magnetic tunnel junction cells 81, 82,..., N, the plurality of magnetic tunnel junction cells can be connected to one transistor. There is no need to use two transistors. Thus, by reducing the number of transistors used in one magnetic memory cell, it becomes possible to implement a highly integrated magnetic memory cell.

도 1은 종래 기술의 자기 메모리 셀을 구성하는 자기 터널 접합 셀의 구조를 도시한다.1 shows a structure of a magnetic tunnel junction cell constituting a magnetic memory cell of the prior art.

도 2는 종래 기술의 전류 스위칭 방식을 이용한 자기 메모리 셀의 구조를 도시한다.2 illustrates a structure of a magnetic memory cell using a current switching scheme of the prior art.

도 3은 본 발명의 실시예에 따른 전류 스위칭 방식을 이용한 자기 메모리 셀의 구조를 도시한다.3 illustrates a structure of a magnetic memory cell using a current switching scheme according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 전류 스위칭 방식을 이용한 자기 메모리 셀의 구조를 도시한다.4 illustrates a structure of a magnetic memory cell using a current switching scheme according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10,11,12 : 자유 강자성층10,11,12: free ferromagnetic layer

20,21,22 : 고정 강자성층20,21,22: fixed ferromagnetic layer

30,31,32 : 터널 장벽층30,31,32: tunnel barrier layer

40,41,42 : 비트 라인40,41,42: bit line

50,51 : 워드 라인50,51: word line

60,61 : 소스 라인60,61: Source Line

70 : 트랜지스터70: transistor

80,81,82 : 자기 접합 터널80,81,82: Self Junction Tunnel

Claims (8)

복수 개의 비트 라인 및 하나의 소스 라인을 포함하는 자기 메모리 셀(Magnetic Random Access Memory Cell)로서,A magnetic random cell comprising a plurality of bit lines and one source line, 상기 복수 개의 비트 라인과 각각 연결되고, 데이터를 저장하는 복수 개의 자기 터널 접합(Magnetic Tunnel Junction); 및A plurality of magnetic tunnel junctions each connected to the plurality of bit lines and storing data; And 일측이 상기 복수 개의 자기 터널 접합과 병렬로 연결되고, 타측이 상기 하나의 소스 라인과 연결되는 트랜지스터를 포함하는 자기 메모리 셀.And a transistor having one side connected in parallel with the plurality of magnetic tunnel junctions and the other side connected with the one source line. 청구항 1에 있어서,The method according to claim 1, 상기 트랜지스터는 상기 복수 개의 비트 라인과 상기 하나의 소스 라인 사이에 흐르는 전류를 제어함으로써 상기 자기 터널 접합의 자화 방향을 결정하는 것을특징으로 하는 자기 메모리 셀.And the transistor determines a magnetization direction of the magnetic tunnel junction by controlling a current flowing between the plurality of bit lines and the one source line. 청구항 1에 있어서,The method according to claim 1, 상기 복수 개의 자기 터널 접합 각각은 고정 강자성층, 터널 장벽층 및 자유 강자성층을 포함하는 자기 메모리 셀.Each of the plurality of magnetic tunnel junctions comprises a fixed ferromagnetic layer, a tunnel barrier layer, and a free ferromagnetic layer. 청구항 3에 있어서, The method according to claim 3, 상기 복수 개의 비트 라인은 상기 복수 개의 자기 터널 접합의 자유 강자성 층과 일 대 일로 연결되는 것을 특징으로 하는 자기 메모리 셀.And the plurality of bit lines are connected one-to-one with the free ferromagnetic layers of the plurality of magnetic tunnel junctions. 청구항 3에 있어서, The method according to claim 3, 상기 트랜지스터는 상기 복수 개의 자기 터널 접합 각각의 고정 강자성층과 병렬로 연결되는 것을 특징으로 하는 자기 메모리 셀.And the transistor is connected in parallel with the fixed ferromagnetic layer of each of the plurality of magnetic tunnel junctions. 청구항 3에 있어서,The method according to claim 3, 상기 자유 강자성층은 상기 터널 장벽층과 정합(Coherent)을 이루는 것을 특징으로 하는 자기 메모리 셀.And the free ferromagnetic layer is coherent with the tunnel barrier layer. 청구항 1에 있어서,The method according to claim 1, 상기 트랜지스터와 연결되어 상기 트랜지스터의 동작을 제어하는 워드 라인을 더 포함하는 자기 메모리 셀.And a word line coupled to the transistor to control operation of the transistor. 청구항 1에 있어서,The method according to claim 1, 상기 복수 개의 비트 라인 및 상기 하나의 소스 라인으로 입력되는 신호를 통해 읽기/쓰기 동작을 제어하는 것을 특징으로 하는 자기 메모리 셀.And a read / write operation through a signal input to the plurality of bit lines and the one source line.
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