KR20090098296A - Input buffer - Google Patents

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KR20090098296A KR1020080023563A KR20080023563A KR20090098296A KR 20090098296 A KR20090098296 A KR 20090098296A KR 1020080023563 A KR1020080023563 A KR 1020080023563A KR 20080023563 A KR20080023563 A KR 20080023563A KR 20090098296 A KR20090098296 A KR 20090098296A
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Abstract

An input buffer is provided to improve an operation characteristic of an input buffer, thereby performing a normal operation of the input buffer even at a low power voltage. An input buffer comprises a differential amplifier(30), a delay driving unit(40) and an input inverting unit(50). The differential amplifier compares a size of an input signal with a size of an inverting input signal to output a signal corresponding to a comparison result. The differential amplifier outputs a low level signal and a high level signal according to the comparison result. The delay driving unit buffers an output signal of the differential amplifier. The delay driving unit includes inverters(I21,I22) serially connected to an output terminal of the differential amplifier. The input inverting unit inverts an input signal. The input inverting unit outputs the inverted signal to the differential amplifier. The input inverting unit comprises an inverter connected between an input terminal of the differential amplifier and a gate of an NMOS transistor.

Description

입력 버퍼{Input buffer}Input buffer

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 낮은 전원전압에서의 동작 특성이 개선된 반도체 메모리 장치의 입력 버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an input buffer of a semiconductor memory device having improved operation characteristics at a low power supply voltage.

반도체 메모리 장치는 외부에서 입력되는 신호의 레벨이 하이레벨 또는 로우레벨인지를 인식하기 위한 버퍼 회로를 사용한다.The semiconductor memory device uses a buffer circuit for recognizing whether a level of an externally input signal is high level or low level.

일반적으로 입력 버퍼들은 차동 증폭기를 포함하며, 차동 증폭기의 하나의 입력단에는 입력신호가 인가되고 다른 입력단에는 스위칭 임계값을 제어하기 위한 기준신호가 인가된다.In general, input buffers include a differential amplifier, and an input signal is applied to one input terminal of the differential amplifier, and a reference signal for controlling a switching threshold is applied to the other input terminal.

도 1은 종래 입력 버퍼의 구성을 나타내는 회로도이다.1 is a circuit diagram showing the configuration of a conventional input buffer.

도 1의 입력 버퍼는 차동 증폭부(10) 및 지연구동부(20)를 구비한다.The input buffer of FIG. 1 includes a differential amplifier 10 and a delay driver 20.

차동 증폭부(10)는 입력신호 rasb와 기준신호 vref가 각각 게이트에 인가되는 NMOS 트랜지스터 N11, N12, NMOS 트랜지스터 N11, N12와 접지전원 VSS 사이에 연결되며 게이트에 인에이블신호 enable가 인가되는 NMOS 트랜지스터 N13, 전원전압 VDD와 NMOS 트랜지스터 N12 사이에 연결되며 게이트에 기준신호 vref가 인가되는 PMOS 트랜지스터 P11, 전원전압 VDD와 NMOS 트랜지스터 N12 사이에 연결되며 게 이트와 드레인이 공통 연결된 PMOS 트랜지스터 P12, 전원전압 VDD와 NMOS 트랜지스터 N11 사이에 연결되며 게이트가 PMOS 트랜지스터 P12의 게이트와 공통 연결되는 PMOS 트랜지스터 P13, 및 전원전압 VDD와 NMOS 트랜지스터 N11 사이에 연결되며 게이트에 입력신호 rasb가 인가되는 PMOS 트랜지스터 P14를 구비한다.The differential amplifier 10 is connected between the NMOS transistors N11, N12, NMOS transistors N11, N12, to which the input signal rasb and the reference signal vref are applied to the gate, respectively, and the ground power supply VSS, and the enable signal enable is applied to the gate. N13, a PMOS transistor P11 connected between a power supply voltage VDD and an NMOS transistor N12 and a reference signal vref is applied to a gate, a PMOS transistor P12 connected between a supply voltage VDD and an NMOS transistor N12 and having a gate and a drain in common, and a power supply voltage VDD. And a PMOS transistor P13 connected between the NMOS transistor N11 and a gate connected to the gate of the PMOS transistor P12 in common, and a PMOS transistor P14 connected between the power supply voltage VDD and the NMOS transistor N11 and to which an input signal rasb is applied to the gate.

지연 구동부(20)는 차동 증폭부(10)의 출력신호 out_11를 지연 구동시켜 출력하는 인버터 I11, I12를 구비한다.The delay driver 20 includes inverters I11 and I12 for delay driving the output signal out_11 of the differential amplifier 10.

도 2는 도 1의 입력 버퍼에 대한 동작 타이밍도로서, 도 2a는 전원전압 VCC가 1.5V 인 경우를 나타내며 도 2b는 전원전압 VCC가 1.1V 인 경우를 나타낸다.FIG. 2 is an operation timing diagram of the input buffer of FIG. 1. FIG. 2A illustrates a case where the power supply voltage VCC is 1.5V and FIG. 2B illustrates a case where the power supply voltage VCC is 1.1V.

도 2를 이용하여 도 1의 입력 버퍼의 동작을 설명하면 다음과 같다.The operation of the input buffer of FIG. 1 will be described with reference to FIG. 2.

인에이블신호 enable가 활성화되면 차동 증폭부(10)가 동작한다.When the enable signal enable is activated, the differential amplifier 10 operates.

인에이블신호 enable가 활성화된 상태에서, 입력신호 rasb의 전압레벨이 기준신호 vref 보다 높으면 NMOS 트랜지스터 N11을 통해 흐르는 전류량이 NMOS 트랜지스터 N12를 통해 흐르는 전류량보다 많게 되어 차동 증폭부(10)의 출력신호 out_11가 로우레벨로 변환된다.When the enable signal is enabled, if the voltage level of the input signal rasb is higher than the reference signal vref, the amount of current flowing through the NMOS transistor N11 is greater than the amount of current flowing through the NMOS transistor N12, so that the output signal out_11 of the differential amplifier 10 is output. Is converted to the low level.

반대로, 입력신호 rasb의 전압레벨이 기준신호 vref 보다 낮아지면(도 2에서 Active1, Active2 구간), NMOS 트랜지스터 N11를 통해 흐르는 전류량 보다 NMOS 트랜지스터 N12를 통해 흐르는 전류량이 많게 되어 노드 int1의 전압레벨이 로우레벨로 변환되고 이에 따라 PMOS 트랜지스터 P13가 턴온 되어 차동 증폭부(10)의 출력신호 out_11가 하이레벨로 변환된다.Conversely, if the voltage level of the input signal rasb is lower than the reference signal vref (Active1, Active2 section in Fig. 2), the amount of current flowing through the NMOS transistor N12 becomes larger than the amount of current flowing through the NMOS transistor N11, so that the voltage level of the node int1 is low. The PMOS transistor P13 is turned on and the output signal out_11 of the differential amplifier 10 is converted to the high level.

그런데, 전원전압 VCC으로서 비교적 높은 전원이 사용되는 경우(예컨대, 도 2a에서와 같이 1.5V의 전원이 사용되는 경우)에는, 입력신호 rasb와 기준신호 vref의 전위차가 충분히 크기 때문에 입력신호 rasb가 로우레벨(0.6V)로 인가되는 경우에도 차동 증폭부(10)의 출력신호 out_11가 도 2a에서와 같이 정상 출력되며("가", "나"), 이에 따라 지연 구동부(20)에서도 출력신호 out_12가 정상적으로 출력된다.However, when a relatively high power supply is used as the power supply voltage VCC (for example, when a 1.5 V power supply is used as in FIG. 2A), the input signal rasb is low because the potential difference between the input signal rasb and the reference signal vref is sufficiently large. Even when applied at the level (0.6V), the output signal out_11 of the differential amplifier 10 is normally output as shown in FIG. 2A ("a", "b"), and thus the output signal out_12 also in the delay driver 20. Is output normally.

그러나, 전원전압 VCC이 낮은 경우(예컨대, 도 2b에서와 같이 1.1V의 전원이 사용되는 경우)에는, 기준전압 vref이 낮아 비록 입력신호 rasb가 로우레벨(0.45V)로 인가되더라도 NMOS 트랜지스터 N12를 통해 흐르는 전류량이 NMOS 트랜지스터 N11를 통해 흐르는 전류량 보다 충분히 많지 않게 된다. 즉, 노드 int1의 전위가 PMOS 트랜지스터 P13를 충분히 턴온 시킬 정도로 낮아지지 않게 된다.However, when the power supply voltage VCC is low (e.g., when a 1.1V power supply is used as shown in FIG. 2B), the reference voltage vref is low, even if the input signal rasb is applied at a low level (0.45V). The amount of current flowing through the NMOS transistor N11 is not sufficiently higher than the amount of current flowing through the NMOS transistor N11. In other words, the potential of the node int1 does not become low enough to sufficiently turn on the PMOS transistor P13.

따라서, 차동 증폭부(10)의 출력신호 out_11가 도 4b의 "다", "라"에서와 같이 충분한 레벨로 높아지지 않게 되어 지연 구동부(20)의 출력신호 out_12 역시 정상적으로 출력되지 못하는 페일(Fail) 현상이 발생하게 된다.Therefore, the output signal out_11 of the differential amplifier 10 does not increase to a sufficient level as shown in "C" and "D" of FIG. 4B, so that the output signal out_12 of the delay driver 20 may not be output normally. ) Phenomenon occurs.

본 발명은 입력 버퍼의 구조를 개선하여 낮은 전원전압 VCC에서도 입력 버퍼가 정상적으로 동작할 수 있도록 하고자 한다.The present invention aims to improve the structure of the input buffer so that the input buffer can operate normally even at a low power supply voltage VCC.

본 발명의 입력 버퍼는 입력신호를 반전시켜 출력하는 입력 반전부; 상기 입력신호와 상기 입력 반전부의 출력신호를 비교하여 그 비교결과에 대응되는 신호를 출력하는 차동 증폭부; 및 상기 차동 증폭부의 출력신호를 버퍼링하여 출력하는 구동부를 포함한다.The input buffer of the present invention includes an input inverting unit for inverting and outputting an input signal; A differential amplifier for comparing the input signal with the output signal of the input inverting unit and outputting a signal corresponding to the comparison result; And a driver for buffering and outputting the output signal of the differential amplifier.

본 발명의 입력 버퍼에서 상기 입력 반전부는 상기 입력신호를 반전 및 증폭시켜 출력하는 것을 특징으로 한다.The input inverting unit in the input buffer of the present invention is characterized in that for inverting and amplifying the output signal.

본 발명의 입력 버퍼에서 상기 구동부는 상기 차동 증폭부의 출력신호를 비반전 지연 및 증폭시켜 출력하는 것을 특징으로 한다.In the input buffer of the present invention, the driver is characterized in that for outputting the non-inverted delay and amplified output signal of the differential amplifier.

본 발명의 입력 버퍼에서 상기 구동부는 상기 차동 증폭부의 출력신호를 반전 지연 및 증폭시켜 출력하는 것을 특징으로 한다.In the input buffer of the present invention, the driving unit outputs the delayed and amplified inverted output signal of the differential amplifier.

본 발명은 입력 버퍼에서 사용되는 차동 증폭부의 입력신호로서 입력신호와 기준전압을 사용하지 않고 입력신호와 그 반전신호를 사용함으로써 입력 버퍼의 동작 특성을 개선시켜 낮은 전원전압에서도 입력 버퍼가 정상적으로 동작할 수 있도록 해준다.The present invention improves the operation characteristics of the input buffer by using the input signal and its inverted signal instead of the input signal and the reference voltage as the input signal of the differential amplifier used in the input buffer, so that the input buffer can operate normally even at a low power supply voltage. To help.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명에 따른 입력 버퍼의 구성을 나타내는 회로도이다.3 is a circuit diagram showing a configuration of an input buffer according to the present invention.

본 발명의 입력 버퍼는 차동 증폭부(30), 지연 구동부(40) 및 입력 반전부(50)를 구비한다.The input buffer of the present invention includes a differential amplifier 30, a delay driver 40, and an input inverter 50.

차동 증폭부(30)는 입력신호 rasb와 반전입력신호 rasbb의 크기를 비교하여 그 비교결과에 대응되는 신호를 출력한다. 즉, 차동 증폭부(30)는 입력신호 rasb가 반전입력신호 rasbb 보다 크면 로우레벨의 신호를 출력하며, 입력신호 rasb가 반전입력신호 rasbb 보다 작으면 하이레벨의 신호를 출력한다.The differential amplifier 30 compares the magnitude of the input signal rasb and the inverted input signal rasbb and outputs a signal corresponding to the comparison result. That is, the differential amplifier 30 outputs a low level signal when the input signal rasb is larger than the inverted input signal rasbb, and outputs a high level signal when the input signal rasb is smaller than the inverted input signal rasbb.

이러한 차동 증폭부(30)는 입력신호 rasb와 입력반전신호 rasbb가 각각 게이트에 인가되는 NMOS 트랜지스터 N21, N22, NMOS 트랜지스터 N21, N22와 접지전원 VSS 사이에 연결되며 게이트에 인에이블신호 enable가 인가되는 NMOS 트랜지스터 N23, 전원전압 VDD와 NMOS 트랜지스터 N22 사이에 연결되며 게이트에 입력반전신호 rasbb가 인가되는 PMOS 트랜지스터 P21, 전원전압 VDD와 NMOS 트랜지스터 N22 사이에 연결되며 게이트와 드레인이 공통 연결된 PMOS 트랜지스터 P22, 전원전압 VDD와 NMOS 트랜지스터 N21 사이에 연결되며 게이트가 PMOS 트랜지스터 P22의 게이트와 공통 연결되는 PMOS 트랜지스터 P23, 및 전원전압 VDD와 NMOS 트랜지스터 N21 사이에 연결되며 게이트에 입력신호 rasb가 인가되는 PMOS 트랜지스터 P24를 구비한다.The differential amplifier 30 is connected between the NMOS transistors N21 and N22, the NMOS transistors N21 and N22 to which the input signal rasb and the input inversion signal rasbb are respectively applied to the gate, and the enable signal enable is applied to the gate. NMOS transistor N23, PMOS transistor P21 connected between power supply voltage VDD and NMOS transistor N22 and input inverted signal rasbb applied to the gate, PMOS transistor P22, connected between power supply voltage VDD and NMOS transistor N22 and having a common gate and drain, A PMOS transistor P23 connected between the voltage VDD and the NMOS transistor N21 and having a gate connected in common with the gate of the PMOS transistor P22, and a PMOS transistor P24 connected between the power supply voltage VDD and the NMOS transistor N21 and to which an input signal rasb is applied to the gate. do.

지연 구동부(40)는 차동 증폭부(30)의 출력신호 out_21를 버퍼링하여 출력한 다. 이러한 지연 구동부(40)는 차동 증폭부(30)의 출력단에 직렬 연결된 인버터 I21, I22를 구비한다. 도 3에서의 지연 구동부(40)는 차동 증폭부(30)의 출력신호 out_21를 비반전 지연 및 증폭시키기 위해 두 개의 인버터 I21, I22가 직렬 연결된 구조로 도시되어 있으나, 그 출력신호 out_22가 입력신호 rasb와 동일한 위상을 갖도록 하고자 하는 경우에는 하나(또는 홀수개)의 인버터를 차동 증폭부(30)의 출력단에 연결시킴으로써 출력신호 out_21를 반전 지연 및 증폭시켜 출력할 수도 있다.The delay driver 40 buffers and outputs the output signal out_21 of the differential amplifier 30. The delay driver 40 includes inverters I21 and I22 connected in series to the output terminal of the differential amplifier 30. In FIG. 3, the delay driver 40 has a structure in which two inverters I21 and I22 are connected in series to non-invert delay and amplify the output signal out_21 of the differential amplifier 30, but the output signal out_22 is an input signal. In order to have the same phase as rasb, one (or odd) inverter may be connected to an output terminal of the differential amplifier 30 to output and output an inverted delay and amplification of the output signal out_21.

입력 반전부(50)는 입력신호 rasb를 반전 및 증폭시켜 차동 증폭부(30)의 한 입력으로 출력한다. 이러한 입력 반전부(50)는 차동 증폭부(30)의 입력단과 NMOS 트랜지스터 N22의 게이트 사이에 연결된 인버터 I23를 구비한다.The input inverting unit 50 inverts and amplifies the input signal rasb and outputs it to one input of the differential amplifying unit 30. The input inverting unit 50 includes an inverter I23 connected between the input terminal of the differential amplifier 30 and the gate of the NMOS transistor N22.

도 4는 도 3의 입력 버퍼에 대한 동작 타이밍도로서, 도 4a는 전원전압 VCC가 1.5V 인 경우를 나타내며 도 4b는 전원전압 VCC가 1.1V 인 경우를 나타낸다.FIG. 4 is an operation timing diagram of the input buffer of FIG. 3. FIG. 4A illustrates a case where the power supply voltage VCC is 1.5V and FIG. 4B illustrates a case where the power supply voltage VCC is 1.1V.

먼저, 도 4a에서와 같이 전원전압 VCC가 1.5V인 경우에 있어서, 인에이블신호 enable가 활성화되어 NMOS 트랜지스터 N23이 턴온 되면 차동 증폭부(30)가 동작하게 된다.First, when the power supply voltage VCC is 1.5V as shown in FIG. 4A, when the enable signal enable is activated and the NMOS transistor N23 is turned on, the differential amplifier 30 operates.

인에이블신호 enable가 활성화된 상태에서 입력신호 rasb가 하이레벨(0.9V)로 NMOS 트랜지스터 N21의 게이트에 인가되면, NMOS 트랜지스터 N22의 게이트에는 입력 반전부(50)에 의해 접지전압 수준으로 다운된 로우레벨의 반전입력신호 rasbb가 인가된다. 즉, 도 1에서와 같은 종래의 차동 증폭부(10)는 입력신호 rasb와 기준신호 vref를 인가받았으나 본 발명의 차동 증폭부(30)는 입력신호 rasb와 그 반전신호인 입력반전신호 rasbb를 인가받음으로써 차동 증폭부(30)의 두 입력신호의 전위차를 충분히 크게 해준다.When the input signal rasb is applied to the gate of the NMOS transistor N21 at a high level (0.9V) while the enable signal is enabled, the low of the gate of the NMOS transistor N22 is lowered to the ground voltage level by the input inverting section 50. A level inversion input signal rasbb is applied. That is, although the conventional differential amplifier 10 receives the input signal rasb and the reference signal vref as shown in FIG. 1, the differential amplifier 30 of the present invention applies the input signal rasb and the input inversion signal rasbb which is an inverted signal thereof. In response, the potential difference between the two input signals of the differential amplifier 30 is sufficiently increased.

이에 따라 NMOS 트랜지스터 N21을 통해 흐르는 전류량이 NMOS 트랜지스터 N22를 통해 흐르는 전류량 보다 월등히 많게 되어 차동 증폭부(30)의 출력신호 out_21는 로우레벨로 변환된다. 더욱이, NMOS 트랜지스터 N22의 게이트에는 기준전압보다 낮은 레벨의 입력반전신호 rasbb가 인가됨으로써, 노드 int2의 전압레벨은 기준전압이 사용되는 도 2의 경우와 비교하여 훨씬 높게 되어 PMOS 트랜지스터 P23를 통한 전류의 흐름을 보다 확실하게 차단시키게 된다. 즉, PMOS 트랜지스터 P23를 완전히 턴오프 시킴으로써 노드 int1의 전압이 보다 빠르고 안정적으로 로우레벨로 변환될 수 있도록 해준다.Accordingly, the amount of current flowing through the NMOS transistor N21 is much greater than the amount of current flowing through the NMOS transistor N22, so that the output signal out_21 of the differential amplifier 30 is converted to a low level. Furthermore, the input inversion signal rasbb having a level lower than the reference voltage is applied to the gate of the NMOS transistor N22, so that the voltage level of the node int2 is much higher than in the case of FIG. This will block the flow more reliably. That is, by turning off the PMOS transistor P23 completely, the voltage at the node int1 can be converted to the low level more quickly and reliably.

다음에, 입력신호 rasb가 로우레벨로 변환되면(Active1, Active2), NMOS 트랜지스터 N22의 게이트에는 입력 반전부(50)에 의해 전원전압 수준의 하이레벨로 변환된 반전입력신호 rasbb가 인가된다.Next, when the input signal rasb is converted to the low level (Active1, Active2), the inverted input signal rasbb converted to the high level of the power supply voltage level by the input inverting section 50 is applied to the gate of the NMOS transistor N22.

하이레벨의 반전입력신호 rasbb에 의해 NMOS 트랜지스터 N22가 충분히 턴온 됨으로써 노드 int2의 전압레벨은 PMOS 트랜지스터 P23를 충분히 턴온 시킬 정도로 낮아져 출력신호 out_21가 하이레벨로 변환된다.When the NMOS transistor N22 is sufficiently turned on by the high level inverting input signal rasbb, the voltage level of the node int2 is low enough to sufficiently turn on the PMOS transistor P23, and the output signal out_21 is converted to the high level.

도 4b와 같이 전원전압 VCC가 1.1V인 경우에 있어서도, 인에이블신호 enable가 활성화된 상태에서 입력신호 rasb가 하이레벨(0.65V)로 인가되면, NMOS 트랜지스터 N22의 게이트에는 입력 반전부(50)에 의해 접지전압 수준의 로우레벨로 다운된 반전입력신호 rasbb가 인가된다. 따라서, 비록 입력신호 rasb의 전압레벨이 도 4b의 경우에 비해 낮아졌지만, 반전입력신호 rasb의 전압레벨이 훨씬 낮기 때문에 NMOS 트랜지스터 N21를 통해 흐르는 전류량이 NMOS 트랜지스터 N22를 통해 흐르는 전류량보다 훨씬 많기 때문에 차동 증폭부(30)의 출력신호 out_21는 로우레벨로 변환된다. 단지, NMOS 트랜지스터 N21의 게이트에 인가된 전압레벨이 도 4a에서보다 다소 낮기 때문에 로우레벨로 변환되는 시간이 좀더 소요된다.Even when the power supply voltage VCC is 1.1V as shown in FIG. 4B, when the input signal rasb is applied at a high level (0.65V) while the enable signal is enabled, the input inversion unit 50 is applied to the gate of the NMOS transistor N22. The inverting input signal rasbb down to the low level of the ground voltage level is applied. Therefore, although the voltage level of the input signal rasb is lower than in the case of FIG. 4B, since the voltage level of the inverting input signal rasb is much lower, the amount of current flowing through the NMOS transistor N21 is much higher than that of the current flowing through the NMOS transistor N22. The output signal out_21 of the amplifier 30 is converted to the low level. However, since the voltage level applied to the gate of the NMOS transistor N21 is somewhat lower than in Fig. 4A, it takes more time to convert to the low level.

다음에, 입력신호 rasb가 로우레벨(0.45V)로 변환되면(Active1, Active2), NMOS 트랜지스터 N22의 게이트에는 입력 반전부(50)에 의해 전원전압 수준의 하이레벨로 변환된 반전입력신호 rasbb가 인가된다. 즉, 도 2b의 경우와 비교하여, 기준전압 vref 보다 훨씬 높은 레벨의 전압이 NMOS 트랜지스터 N22의 게이트에 인가됨으로써 NMOS 트랜지스터 N22를 통해 흐르는 전류량이 NMOS 트랜지스터 N21을 통해 흐르는 전류량보다 충분히 많아지게 된다.Next, when the input signal rasb is converted to the low level (0.45V) (Active1, Active2), the inverted input signal rasbb converted to the high level of the power supply voltage level by the input inverting section 50 is applied to the gate of the NMOS transistor N22. Is approved. That is, compared with the case of FIG. 2B, a voltage having a level much higher than the reference voltage vref is applied to the gate of the NMOS transistor N22 so that the amount of current flowing through the NMOS transistor N22 is sufficiently larger than the amount of current flowing through the NMOS transistor N21.

이에 따라 노드 int2의 전압레벨이 PMOS 트랜지스터 P23을 충분히 턴온 시킬 수 있을 정도로 낮아지게 되어 차동 증폭부(30)의 출력신호 out_21가 정상적으로 하이레벨로 변환되며 지연 구동부(40)의 출력신호 out_22도 정상적으로 하이레벨로 출력된다.Accordingly, the voltage level of the node int2 becomes low enough to sufficiently turn on the PMOS transistor P23, so that the output signal out_21 of the differential amplifier 30 is normally converted to a high level, and the output signal out_22 of the delay driver 40 is also normally high. Output to the level.

이처럼, 본 발명에서는 차동 증폭부의 입력신호로서 입력신호와 기준전압을 사용하지 않고 입력신호와 그 반전신호를 사용함으로써 낮은 전원전압이 사용되는 반도체 메모리 장치에서도 입력 버퍼가 정상적으로 동작할 수 있도록 해준다.As described above, in the present invention, the input buffer and the inverted signal are used as the input signal of the differential amplifier, so that the input buffer can operate normally even in a semiconductor memory device using a low power supply voltage.

도 1은 종래 입력 버퍼의 구성을 나타내는 회로도.1 is a circuit diagram showing a configuration of a conventional input buffer.

도 2a는 전원전압 VCC가 1.5V 인 경우, 도 1의 입력 버퍼에 대한 동작 타이밍도.2A is an operation timing diagram for the input buffer of FIG. 1 when the power supply voltage VCC is 1.5V.

도 2b는 전원전압 VCC가 1.1V 인 경우, 도 1의 입력 버퍼에 대한 동작 타이밍도.2B is an operation timing diagram for the input buffer of FIG. 1 when the power supply voltage VCC is 1.1V.

도 3은 본 발명에 따른 입력 버퍼의 구성을 나타내는 회로도.3 is a circuit diagram showing a configuration of an input buffer according to the present invention.

도 4a는 전원전압 VCC가 1.5V 인 경우, 도 3의 입력 버퍼에 대한 동작 타이밍도.4A is an operation timing diagram for the input buffer of FIG. 3 when the power supply voltage VCC is 1.5V.

도 4b는 전원전압 VCC가 1.1V 인 경우, 도 3의 입력 버퍼에 대한 동작 타이밍도.4B is an operation timing diagram for the input buffer of FIG. 3 when the power supply voltage VCC is 1.1V.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30 : 차동 증폭부 40 : 지연 구동부30: differential amplifier 40: delay driver

50 : 입력 반전부50: input inverting unit

Claims (4)

입력신호를 반전시켜 출력하는 입력 반전부;An input inverting unit for inverting and outputting an input signal; 상기 입력신호와 상기 입력 반전부의 출력신호를 비교하여 그 비교결과에 대응되는 신호를 출력하는 차동 증폭부; 및A differential amplifier for comparing the input signal with the output signal of the input inverting unit and outputting a signal corresponding to the comparison result; And 상기 차동 증폭부의 출력신호를 버퍼링하여 출력하는 구동부를 포함하는 입력 버퍼.And a driver configured to buffer and output the output signal of the differential amplifier. 제 1항에 있어서, 상기 입력 반전부는The method of claim 1, wherein the input inverting unit 상기 입력신호를 반전 및 증폭시켜 출력하는 것을 특징으로 하는 입력 버퍼.And an output buffer by inverting and amplifying the input signal. 제 1항에 있어서, 상기 구동부는The method of claim 1, wherein the driving unit 상기 차동 증폭부의 출력신호를 비반전 지연 및 증폭시켜 출력하는 것을 특징으로 하는 입력 버퍼.And a non-inverting delay and amplifying the output signal of the differential amplifier. 제 1항에 있어서, 상기 구동부는The method of claim 1, wherein the driving unit 상기 차동 증폭부의 출력신호를 반전 지연 및 증폭시켜 출력하는 것을 특징으로 하는 입력 버퍼.And an inverted delay and amplify the output signal of the differential amplifier.
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* Cited by examiner, † Cited by third party
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