KR20090088472A - Data output ciruit and method of semiconductor memory apparatus - Google Patents

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Abstract

A data output circuit of a semiconductor memory device and an output method thereof are provided to control a generation timing of a second pulse signal by generating a falling timing of an outer clock. An initializer(100) initializes a latch signal in response to a reset signal. If a reset signal is enabled, the initializer disables the latch signal. A pulse generation controller(500) includes an inverting unit(510), a buffer(520), and a latch unit(530). The inverting unit inverts a first pulse signal. The buffer unit buffers the clock. The latch unit outputs the latch signal in response to the first pulse signal and the clock. The latch signal is enabled at the rising timing of the clock and the first pulse signal and is disabled at the falling timing of the clock. A pulse generating unit(400) outputs the second pulse signal in response to the latch signal.

Description

반도체 메모리 장치의 데이터 출력 회로 및 방법{Data Output Ciruit and Method of Semiconductor Memory Apparatus}Data output circuit and method of semiconductor memory device {Data Output Ciruit and Method of Semiconductor Memory Apparatus}

본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 서데스(SERDES) 회로를 이용한 데이터 출력 신호의 생성 타이밍을 조절하기 위한 데이터 출력 회로 및 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output circuit and a method for adjusting the generation timing of a data output signal using a SERDES circuit.

반도체 메모리 장치에서 데이터 출력 패드로 데이터를 전달하기 위한 신호 라인인 글로벌 라인(Gio)의 개수를 절반으로 줄이기 위해서 글로벌 서데스(Global SERDES) 회로를 사용한다. 상기 서데스 회로는 하나의 글로벌 라인(Gio)에 두 번의 데이터 엑세스(Data Access)를 하기 위해 두 개의 신호를 필요로 한다. 일반적으로 하나의 엑세스 펄스 신호는 외부 명령에 의해 발생되고, 상기 첫 번째 엑세스 펄스 신호를 지연시켜 두 번째 엑세스 펄스 신호를 발생하여 하나의 글로벌 라인에 데이터를 두 번 싣는다. 이러한 서데스 회로를 사용하면 글로벌 라인을 기존에 비해 절반으로 줄일 수 있다.A global SERDES circuit is used to reduce the number of global lines (Gio), which are signal lines for transferring data from a semiconductor memory device to a data output pad, by half. The sudes circuit requires two signals for two data accesses on one global line (Gio). In general, one access pulse signal is generated by an external command, delays the first access pulse signal to generate a second access pulse signal, and loads data twice on one global line. Using these sustained circuits, the global line can be cut in half compared to the conventional one.

이하, 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로를 첨부된 도면을 참조하여 설명하면, 다음과 같다.Hereinafter, a data output circuit of a semiconductor memory device according to the related art will be described with reference to the accompanying drawings.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도이다.1 is a block diagram of a data output circuit of a semiconductor memory device according to the related art.

도 1을 참조하면, 종래의 데이터 출력 회로는 리셋 신호(RST)에 응답하여 래치 노드(latnode)를 초기화시키는 초기화부(100), 래치 신호(lat)를 지연시켜 출력하는 지연부(200), 제 1 펄스 신호(Pulse1) 및 상기 지연된 래치 신호(lat)에 응답하여 상기 래치 신호(lat)를 출력하는 펄스 생성 제어부(300), 및 상기 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 출력하는 펄스 발생부(400)를 구비한다.Referring to FIG. 1, a conventional data output circuit includes an initialization unit 100 for initializing a latch node in response to a reset signal RST, a delay unit 200 for delaying and outputting a latch signal lat, A pulse generation controller 300 which outputs the latch signal lat in response to a first pulse signal Pulse1 and the delayed latch signal lat, and a second pulse signal Pulse2 in response to the latch signal lat. ) Is provided with a pulse generator 400.

상기 지연부(200)는 저항(R)과 캐패시터(C)로 구성된 지연기이다.The delay unit 200 is a delay consisting of a resistor (R) and a capacitor (C).

여기서, 리셋 신호(RST)는 로우 레벨에서 하이 레벨로 천이되어 인에이블 되고, 다시 로우 레벨로 천이하여 디스에이블 되는 신호이다.Here, the reset signal RST is a signal that is transitioned from a low level to a high level and is enabled, and then transitioned to a low level again to be disabled.

종래의 데이터 출력 회로는 리셋 신호(RST)가 하이 레벨로 인에이블 되어 상기 래치 노드(latnode)를 로우 레벨로 초기화 시킨다. 외부 명령이 인가되면, 제 1 펄스 신호(Pulse1)가 생성되고, 상기 제 1 펄스 신호(Pulse1)의 하이 레벨로 인에이블 타이밍에 래치 신호(lat)가 하이 레벨로 인에이블 된다. 상기 래치 신호(lat)는 상기 지연부(200)의 지연 시간만큼 지연 된 후, 로우 레벨로 디스에이블 된다. 상기 래치 신호(lat)가 디스에이블 되는 타이밍에 제 2 펄스 신호(Pulse2)가 하이 레벨로 인에이블 된다. 즉, 외부 명령이 인가되면, 제 1 펄스 신호(Pulse1)가 생성되고, 상기 소정의 지연 시간만큼 지연된 후, 제 2 펄스 신호(Pulse2)가 생성된다.In a conventional data output circuit, a reset signal RST is enabled to a high level to initialize the latch node to a low level. When an external command is applied, the first pulse signal Pulse1 is generated, and the latch signal lat is enabled to the high level at the enable timing to the high level of the first pulse signal Pulse1. The latch signal lat is delayed by the delay time of the delay unit 200 and then disabled to a low level. The second pulse signal Pulse2 is enabled to a high level at the timing when the latch signal lat is disabled. That is, when an external command is applied, the first pulse signal Pulse1 is generated, and after being delayed by the predetermined delay time, the second pulse signal Pulse2 is generated.

종래의 반도체 메모리 장치의 데이터 출력 회로는 제 1 펄스 신호(Pulse1)를 생성하고, 상기 제 1 펄스 신호(Pulse1)를 지연 시켜 제 2 펄스 신호(Pulse2)를 생성한다. 종래의 데이터 출력 회로는 저항과 캐패시터의 지연 수단을 사용하기 때문에 테스트를 수행할 경우 제 1 펄스 신호(Pulse1)와 제 2 펄스 신호(Pulse2)의 생성 타이밍을 조절하는데 내부적인 저항 값과 캐패시터 값을 조절하는데 한계가 있다.The data output circuit of the conventional semiconductor memory device generates a first pulse signal Pulse1 and delays the first pulse signal Pulse1 to generate a second pulse signal Pulse2. Since the conventional data output circuit uses a resistor and a delay means of the capacitor, when the test is performed, the internal resistance value and the capacitor value are adjusted to adjust the generation timing of the first pulse signal Pulse1 and the second pulse signal Pulse2. There is a limit to control.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로 및 방법은 제 1 펄스 신호가 지연되어 생성되는 제 2 펄스 신호의 생성 타이밍을 외부에서 조절할 수 있게 하는데 그 목적이 있다.A data output circuit and a method of a semiconductor memory device according to the present invention have an object of enabling to externally adjust the generation timing of a second pulse signal generated by delaying a first pulse signal.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로는 리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부, 클럭 및 제 1 펄스 신호의 라이징 타이밍에 인에이블 되고, 상기 클럭의 폴링 타이밍에 디스에이블 되는 상기 래치 신호를 출력하는 펄스 생성 제어부, 및 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 포함한다.The data output circuit of the semiconductor memory device according to the embodiment of the present invention may enable an initialization unit for initializing a latch signal in response to a reset signal, a clock, and the latch enabled at a rising timing of a first pulse signal and being disabled at a falling timing of the clock. And a pulse generator for outputting a signal, and a pulse generator for outputting a second pulse signal in response to the latch signal.

본 발명에 따른 또 다른 반도체 메모리 장치의 데이터 출력 회로는 리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부, 상기 래치 신호를 지연 시켜 출력하는 지연부, 테스트 신호에 응답하여 클럭 또는 지연된 래치 신호를 선택적으로 출력하는 스위칭부, 상기 스위칭부의 출력 신호 및 제 1 펄스 신호에 응답하여 상기 래치 신호를 생성하는 펄스 생성 제어부, 및 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 포함한다.According to another aspect of the present invention, a data output circuit of a semiconductor memory device may include an initialization unit for initializing a latch signal in response to a reset signal, a delay unit for delaying and outputting the latch signal, and a clock or delayed latch signal in response to a test signal. And a pulse generation unit configured to generate the latch signal in response to the output signal and the first pulse signal, and a pulse generator that outputs a second pulse signal in response to the latch signal.

본 발명에 따른 반도체 메모리 장치의 펄스 발생 방법은 클럭을 입력받는 제 1 단계, 상기 클럭이 인에이블 되면 제 1 펄스 신호를 입력받는 제 2 단계, 상기 제 1 펄스 신호가 인에이블 되면, 래치 신호를 인에이블 시키는 제 3 단계, 상 기 클럭이 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 4 단계, 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 5 단계를 구비한다.A pulse generation method of a semiconductor memory device according to the present invention includes a first step of receiving a clock, a second step of receiving a first pulse signal when the clock is enabled, and a latch signal when the first pulse signal is enabled. A third step of enabling, a fourth step of disabling the latch signal when the clock is disabled, and a fifth step of receiving the latch signal and generating a second pulse signal.

본 발명에 따른 또 다른 반도체 메모리 장치의 펄스 발생 방법은 클럭 및 지연된 래치 신호를 입력받는 제 1 단계, 테스트 신호에 응답하여 상기 클럭 및 상기 지연된 래치 신호 중 하나를 선택적으로 출력하는 제 2 단계, 상기 제 2 단계의 출력 신호가 인에이블 되면, 제 1 펄스 신호를 입력받는 제 3 단계, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키는 제 4 단계, 상기 출력 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 5 단계, 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 6 단계를 구비한다.Another method of generating a pulse of a semiconductor memory device according to the present invention includes a first step of receiving a clock and a delayed latch signal, a second step of selectively outputting one of the clock and the delayed latch signal in response to a test signal, A third step of receiving a first pulse signal when the output signal of the second step is enabled, a fourth step of enabling the latch signal when the first pulse signal is enabled, and when the output signal is disabled, And a fifth step of disabling the latch signal and a sixth step of receiving the latch signal and generating a second pulse signal.

본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로 및 방법은 제 1 펄스 신호가 생성된 후, 제 2 펄스 신호를 외부 클럭의 폴링 타이밍에 생성되게 함으로써, 외부에서 상기 제 2 펄스 신호의 생성 타이밍을 조절할 수 있고, 이를 이용한 각종 테스트를 수행할 수 있는 효과가 있다.The data output circuit and method of the semiconductor memory device according to the present invention adjust the generation timing of the second pulse signal externally by causing the second pulse signal to be generated at the polling timing of the external clock after the first pulse signal is generated. And, there is an effect that can perform various tests using the same.

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 회로도이다.2 is a circuit diagram of a data output circuit of a semiconductor memory device according to the present invention.

종래의 데이터 출력 회로는 서데스 회로를 사용하여 데이터를 출력할 경우, 제 1 펄스 신호가 인에이블 되고, 상기 제 1 펄스 신호를 지연시켜 제 2 펄스 신호가 인에이블 되어 데이터를 출력하였다. 그러나, 종래의 데이터 출력 회로는 저항 과 캐패시터를 이용하여 지연 시간을 조절하였기 때문에 데이터의 출력 타이밍을 조절하는 한계가 있다. 본 발명에서는 제 1 펄스 신호가 인에이블 된 후, 외부 클럭의 폴링 타이밍(즉, 외부 클럭의 반주기 타이밍)에 제 2 펄스 신호를 생성할 수 있도록 하였다. 즉, 본 발명의 데이터 출력 회로는 외부 클럭의 주기에 따라 제 2 펄스 신호의 생성 타이밍을 조절하도록 회로를 구현하였다.In the conventional data output circuit, when outputting data using a sustain circuit, the first pulse signal is enabled, and the second pulse signal is enabled by delaying the first pulse signal to output data. However, in the conventional data output circuit, since the delay time is adjusted by using a resistor and a capacitor, there is a limit to adjust the output timing of the data. In the present invention, after the first pulse signal is enabled, the second pulse signal can be generated at the polling timing of the external clock (that is, the half-cycle timing of the external clock). That is, the data output circuit of the present invention implements a circuit to adjust the generation timing of the second pulse signal according to the period of the external clock.

도 1에 도시한 종래의 데이터 출력 회로는 래치 신호(lat)를 지연 시킨 신호를 펄스 생성 제어부(300)로 피드백 시켜 입력으로 사용하여 지연 시간이 제 2 펄스 신호(Pulse2)의 생성 타이밍에 지대한 영향을 주었다.In the conventional data output circuit shown in FIG. 1, the delayed signal has a great influence on the generation timing of the second pulse signal Pulse2 by feeding the delayed signal to the pulse generation controller 300 as an input. Gave.

그러나, 본 발명에서는 래치 신호(lat)를 지연 시키는 지연부(200)를 제거하고, 상기 펄스 생성 제어부(300)에 외부 클럭(CLK)을 인가함으로써, 상기 래치 신호(lat)가 외부 클럭(CLK)에 의해 제어되도록 하였다.However, in the present invention, by removing the delay unit 200 that delays the latch signal lat, and applying the external clock CLK to the pulse generation controller 300, the latch signal lat becomes the external clock CLK. To be controlled.

도 2를 참조하면, 본 발명의 데이터 출력 회로는 리셋 신호(RST)에 응답하여 래치 신호(lat)를 초기화 시키는 초기화부(100), 외부 클럭(CLK) 및 제 1 펄스 신호(Pulse1)에 응답하여 상기 래치 신호(lat)를 출력하는 펄스 생성 제어부(500), 및 상기 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse)를 출력하는 펄스 생성부(400)를 구비한다.Referring to FIG. 2, the data output circuit of the present invention responds to an initialization unit 100 for initializing a latch signal lat in response to a reset signal RST, an external clock CLK, and a first pulse signal Pulse1. And a pulse generation controller 500 for outputting the latch signal lat, and a pulse generator 400 for outputting a second pulse signal Pulse in response to the latch signal lat.

본 발명의 데이터 출력 회로는 외부 클럭(CLK)이 인가되면, 제 1 펄스 신호(Pulse1)를 생성하여 글로벌 라인(Gio)에 출력하고자 하는 데이터를 제공한다. 이 후, 외부 클럭(CLK)의 0.5 * tCK(Clock to Clock Time) 지점에서 제 2 펄스 신호(Pulse2)를 생성하여 상기 글로벌 라인(Gio)에 출력하고자 하는 데이터를 제공한 다.When the external clock CLK is applied, the data output circuit of the present invention generates the first pulse signal Pulse1 and provides data to be output to the global line Gio. Thereafter, the second pulse signal Pulse2 is generated at a point of 0.5 * tCK (Clock to Clock Time) of the external clock CLK to provide data to be output to the global line Gio.

상기 초기화부(100)는 래치 신호(lat)의 초기 값을 설정하기 위한 것이다. 상기 초기화부(100)는 제 1 NMOS 트랜지스터(NM1)를 구비한다. 상기 제 1 NMOS 트랜지스터(NM1)는 리셋 신호(RST)를 입력 받는 게이트, 래치 노드(latnode)와 연결된 드레인, 및 접지 전압(VSS)단과 연결된 소오스를 포함한다.The initialization unit 100 is for setting an initial value of the latch signal lat. The initialization unit 100 includes a first NMOS transistor NM1. The first NMOS transistor NM1 includes a gate configured to receive a reset signal RST, a drain connected to a latch node, and a source connected to a ground voltage VSS terminal.

여기서, 상기 리셋 신호(RST)는 로우 레벨에서 하이 레벨로 천이하고, 다시 로우 레벨로 천이하는 펄스 형태의 신호이다.The reset signal RST is a pulse type signal that transitions from a low level to a high level and then transitions back to a low level.

상기 초기화부(100)는 리셋 신호(RST)가 하이 레벨로 인에이블 되면, 상기 제 1 NMOS 트랜지스터(NM1)가 턴온되고, 상기 래치 노드(latnode)는 로우 레벨이 된다.When the reset signal RST is enabled at a high level, the initialization unit 100 turns on the first NMOS transistor NM1 and the latch node is at a low level.

상기 펄스 생성 제어부(500)는 도 1에 도시한 펄스 생성 제어부(300)와 동일한 구성을 가지지만, 입력되는 신호가 다른 래치 형태의 회로이다.The pulse generation control unit 500 has the same configuration as the pulse generation control unit 300 shown in FIG. 1, but the input signal is a latch type circuit.

상기 펄스 생성 제어부(500)는 제 1 펄스 신호(Pulse1)를 반전 시켜 출력하는 제 1 반전부(510), 외부 클럭(CLK)를 버퍼링하여 출력하는 버퍼부(520), 상기 반전된 제 1 펄스 신호(Pulae1) 및 버퍼링된 외부 클럭(CLK)에 응답하여 래치 신호(lat)를 출력하는 래치부(530)를 포함한다.The pulse generation controller 500 may include a first inverting unit 510 for inverting and outputting a first pulse signal Pulse1, a buffer unit 520 for buffering and outputting an external clock CLK, and the inverted first pulse. And a latch unit 530 that outputs a latch signal lat in response to the signal Pulle1 and the buffered external clock CLK.

여기서, 상기 제 1 펄스 신호(Pulse1)는 로우 레벨에서 하이 레벨로 천이하여 인에이블 된 후 다시 로우 레벨로 천이하는 펄스 형태의 신호이다.Here, the first pulse signal Pulse1 is a pulse type signal that transitions from a low level to a high level, is enabled, and then transitions back to a low level.

상기 제 1 반전부(510)는 제 1 인버터(IV1)로 구성되면, 제 1 펄스 신호(Pulse1)를 반전 시킨다.When the first inverting unit 510 is configured of the first inverter IV1, the first inverting unit 510 inverts the first pulse signal Pulse1.

상기 버퍼부(520)는 짝수 개의 인버터로 구성이 가능하며, 본 발명에서는 제 2 인버터(IV2) 및 제 3 인버터(IV3)가 직렬 연결되어 외부 클럭(CLK)를 버퍼링한다.The buffer unit 520 may be configured with an even number of inverters. In the present invention, the second inverter IV2 and the third inverter IV3 are connected in series to buffer the external clock CLK.

상기 래치부(530)는 상호 간의 출력 신호를 입력 받는 래치 형태의 제 1 및 제 2 낸드 게이트(ND1,ND2)를 구비한다. 제 1 낸드 게이트(ND1)는 상기 반전된 제 1 펄스 신호(Pulse1) 및 제어 신호(CTRL)를 논리 조합하여 래치 신호(lat)를 출력한다. 상기 제 2 낸드 게이트(ND2)는 상기 래치 신호(lat) 및 외부 클럭(CLK)의 레벨을 논리 조합하여 상기 제어 신호(CTRL)를 출력한다.The latch unit 530 includes first and second NAND gates ND1 and ND2 in a latch form to receive output signals therebetween. The first NAND gate ND1 logically combines the inverted first pulse signal Pulse1 and the control signal CTRL to output the latch signal lat. The second NAND gate ND2 logically combines the levels of the latch signal lat and the external clock CLK to output the control signal CTRL.

상기 펄스 생성 제어부(500)는 외부 클럭(CLK)이 하이 레벨로 라이징 후 제 1 펄스 신호(Pulse1)를 입력받는다. 상기 외부 클럭(CLK)이 하이 레벨로 라이징되면, 상기 제어 신호(CTRL)는 하이 레벨의 상태를 유지하고, 상기 래치 신호(lat)는 초기 상태인 로우 레벨의 상태를 유지한다. 여기서, 상기 제어 신호(CTRL)와 상기 래치 신호(lat)는 서로 차동인 레벨을 갖는다. 이어서, 상기 제 1 펄스 신호(Pulse1)가 하이 레벨로 천이하면, 상기 래치 신호(lat)는 하이 레벨로 천이한다. 상기 제 1 펄스 신호(Pulse1)가 로우 레벨로 천이하면, 상기 래치 신호(lat)는 아무런 영향을 받지 않고, 이전 상태인 하이 레벨의 상태를 유지한다. 이어서, 상기 외부 클럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 천이한다.The pulse generation controller 500 receives the first pulse signal Pulse1 after the external clock CLK rises to a high level. When the external clock CLK rises to a high level, the control signal CTRL maintains a high level, and the latch signal lat maintains a low level. Here, the control signal CTRL and the latch signal lat have levels that are differential from each other. Subsequently, when the first pulse signal Pulse1 transitions to a high level, the latch signal lat transitions to a high level. When the first pulse signal Pulse1 transitions to the low level, the latch signal lat is not affected and maintains the previous state of the high level. Subsequently, when the external clock CLK transitions to a low level, the latch signal lat transitions to a low level.

즉, 외부 클럭(CLK)이 하이 레벨로 천이한 후, 1 펄스 신호(Pulse1)가 하이 레벨로 천이하면, 래치 신호(lat)는 하이 레벨로 천이한다. 이 후, 상기 외부 클 럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 천이한다.That is, when one pulse signal Pulse1 transitions to the high level after the external clock CLK transitions to the high level, the latch signal lat transitions to the high level. Thereafter, when the external clock CLK transitions to a low level, the latch signal lat transitions to a low level.

상기 펄스 생성부(400)는 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 생성한다.The pulse generator 400 generates a second pulse signal Pulse2 in response to the latch signal lat.

상기 펄스 생성부(400)는 래치 신호(lat)를 반전시켜 출력하는 제 2 반전부(410), 상기 반전된 래치 신호(lat)를 지연 시키고, 반전시켜 출력하는 지연 반전부(420), 및 상기 지연된 래치 신호(lat) 및 반전된 래치 신호(lat)에 응답하여 제 2 펄스 신호(Pulse2)를 출력하는 신호 조합부(430)를 포함한다.The pulse generator 400 may include a second inversion unit 410 for inverting and outputting a latch signal lat, a delay inversion unit 420 for delaying and inverting the inverted latch signal lat, and And a signal combination unit 430 for outputting a second pulse signal Pulse2 in response to the delayed latch signal lat and the inverted latch signal lat.

상기 제 2 반전부(410)는 래치 신호(lat)를 반전 시켜 출력하는 제 4 인버터(IV4)로 구비된다.The second inverting unit 410 is provided as a fourth inverter IV4 that inverts and outputs the latch signal lat.

상기 지연 반전부(420)는 상기 반전된 래치 신호(lat)를 반전 시켜 출력하는 제 5 인버터(IV5)로 구성된다. 상기 제 5 인버터(IV5)는 반전 역할 뿐만 아니라 지연기의 역할을 동시에 수행한다.The delay inversion unit 420 includes a fifth inverter IV5 that inverts and outputs the inverted latch signal lat. The fifth inverter IV5 simultaneously plays the role of a retarder as well as an inverting role.

상기 신호 조합부(430)는 반전된 래치 신호(lat)를 소정 시간 지연 시켜 다시 반전 시킨 신호(즉, 지연된 래치 신호(lat)라 칭한다.) 및 반전된 래치 신호(lat)를 입력받는 제 3 낸드 게이트(ND3), 및 제 3 낸드 게이트(ND3)의 출력 신호를 반전 시켜 제 2 펄스 신호(Pulse2)를 출력하는 제 6 인버터(IV6)를 포함한다.The signal combination unit 430 delays the inverted latch signal lat by a predetermined time and then inverts the signal again (that is, the delayed latch signal lat) and a third receiving the inverted latch signal lat. The NAND gate ND3 and the sixth inverter IV6 inverting the output signal of the third NAND gate ND3 to output the second pulse signal Pulse2 are included.

상기 래치 신호(lat)가 하이 레벨인 경우, 상기 제 3 낸드 게이트(ND3)는 로우 레벨의 래치 신호(lat)를 입력받아 로우 레벨의 제 2 펄스 신호(Pulse2)를 생성하고, 소정 시간 지난 후, 상기 지연 반전부(420)에서 출력된 하이 레벨의 래치 신호(lat)를 입력받는 제 3 낸드 게이트(ND3)는 로우 레벨의 제 2 펄스 신호(Pulse2) 를 출력한다. 상기 래치 신호(lat)가 하이 레벨인 경우, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨이 된다. 이어서, 상기 래치 신호(lat)가 로우 레벨로 천이하면, 상기 제 3 낸드 게이트(ND3)는 기존 입력된 하이 레벨의 지연된 래치 신호(lat)와 하이 레벨의 래치 신호(lat)을 입력받아 하이 레벨의 제 2 펄스 신호(Pulse)를 생성한다. 소정 시간 후, 상기 지연 반전부(420)의 출력 신호가 로우 레벨로 천이하면, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨이 된다. 상기 래치 신호(lat)가 로우 레벨이면, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨에서 하이 레벨로 천이하였다가 소정 시간 후, 다시 로우 레벨로 천이하는 펄스 형태를 갖는다.When the latch signal lat is high level, the third NAND gate ND3 receives the low level latch signal lat to generate a low level second pulse signal Pulse2, and after a predetermined time passes. The third NAND gate ND3 receiving the high level latch signal lat output from the delay inversion unit 420 outputs the second pulse signal Pulse2 having a low level. When the latch signal lat is at a high level, the second pulse signal Pulse2 is at a low level. Subsequently, when the latch signal lat transitions to a low level, the third NAND gate ND3 receives a high level delayed latch signal lat and a high level latch signal lat. Generates a second pulse signal Pulse. After a predetermined time, when the output signal of the delay inversion unit 420 transitions to a low level, the second pulse signal Pulse2 becomes a low level. When the latch signal lat is at a low level, the second pulse signal Pulse2 has a pulse form that transitions from a low level to a high level and then transitions back to a low level after a predetermined time.

보다 구체적으로 반도체 메모리 장치의 데이터 출력 회로를 설명하면 다음과 같다.More specifically, the data output circuit of the semiconductor memory device will be described below.

반도체 메모리 장치의 펄스 생성 회로는 외부 클럭(CLK)이 하이 레벨로 천이한 상태에서, 제 1 펄스 신호(Pulse1)를 입력받으면 래치 동작에 의해 래치 신호(lat)를 하이 레벨로 인에이블 시킨다. 이때, 상기 제 2 펄스 신호(Pulse2)는 로우 레벨의 상태를 유지하므로 펄스가 생성되지 않는다. 이 후, 상기 외부 클럭(CLK)이 로우 레벨로 천이하면, 상기 래치 신호(lat)는 로우 레벨로 디스에이블 된다. 이때, 상기 제 2 펄스 신호(Pulse2)는 하이 레벨로 천이 하였다가 소정 시간 지연된 후, 로우 레벨로 천이하게 되므로, 소정 펄스 폭을 갖는 펄스 형태로 출력한다.The pulse generation circuit of the semiconductor memory device enables the latch signal lat to a high level by a latch operation when the first pulse signal Pulse1 is input while the external clock CLK is transitioned to a high level. At this time, since the second pulse signal Pulse2 maintains a low level, no pulse is generated. Thereafter, when the external clock CLK transitions to the low level, the latch signal lat is disabled to the low level. In this case, since the second pulse signal Pulse2 transitions to a high level and then delays to a low level after a predetermined time delay, the second pulse signal Pulse2 is output in a pulse shape having a predetermined pulse width.

도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 타이밍도이다.3 is a timing diagram of a data output circuit of the semiconductor memory device according to the present invention.

도 3을 참조하면, 본 발명의 데이터 출력 회로는 외부 클럭(CLK)이 하이 레벨로 천이한 상태에서, 소정 지연을 갖고 제 1 펄스 신호(Pulse1)가 입력되면, 상기 제 1 펄스 신호(Pulse1)의 라이징 타이밍에 상기 래치 신호(lat)가 하이 레벨로 천이한다. 상기 외부 클럭(CLK)이 폴링 할 때, 상기 래치 신호(lat)는 로우 레벨로 천이하고, 상기 제 2 펄스 신호(Pulse2)는 하이 레벨로 천이하고, 소정 시간 후 로우 레벨로 천이하는 펄스가 된다. 즉, 외부 클럭(CLK)의 폴링 타이밍(즉, 상기 외부 클럭(CLK)의 0.5 * tCK 지점)에 제 2 펄스 신호(Pulse2)는 생성된다.Referring to FIG. 3, when the first pulse signal Pulse1 is input with a predetermined delay while the external clock CLK transitions to a high level, the first pulse signal Pulse1 may be input. The latch signal lat transitions to a high level at a rising timing of. When the external clock CLK polls, the latch signal lat transitions to a low level, the second pulse signal Pulse2 transitions to a high level, and becomes a pulse that transitions to a low level after a predetermined time. . That is, the second pulse signal Pulse2 is generated at the polling timing of the external clock CLK (that is, 0.5 * tCK point of the external clock CLK).

도 4는 본 발명에 따른 다른 실시 예의 데이터 출력 회로의 회로도이다.4 is a circuit diagram of a data output circuit of another embodiment according to the present invention.

본 발명의 다른 실시 예의 데이터 출력 회로는 도 1에 도시한 종래의 데이터 출력 회로와 도 3에 도시한 데이터 출력 회로를 병합하여 테스트 모드를 이용하여 선택적으로 사용할 수 있도록 스위칭부(600)을 추가로 구비하였다.According to another embodiment of the present invention, the data output circuit may further include a switching unit 600 to selectively use the test mode by combining the conventional data output circuit shown in FIG. 1 and the data output circuit shown in FIG. 3. Equipped.

도 4를 참조하면, 상기 초기화부(100), 상기 지연부(200), 및 펄스 생성부(400)는 도 1 또는 도 2에 도시한 바와 같으므로 설명은 배제하기로 한다. 상기 펄스 생성 제어부(500)는 도 2에 도시한 펄스 생성 제어부(500)과 동일한 구성을 가진 동일한 회로이므로 설명은 배제하기로 한다.Referring to FIG. 4, since the initialization unit 100, the delay unit 200, and the pulse generator 400 are as illustrated in FIG. 1 or 2, description thereof will be omitted. Since the pulse generation control unit 500 is the same circuit having the same configuration as the pulse generation control unit 500 illustrated in FIG. 2, a description thereof will be omitted.

상기 스위칭부(600)는 일반적으로 공지된 멀티 플렉서의 구조이며, 테스트 신호(TM)에 응답하여 상기 지연부(200)의 출력 신호를 상기 펄스 생성 제어부(500)로 제공할 것인지 상기 외부 클럭(CLK)를 상기 펄스 생성 제어부(500)로 제공할 것인지 여부를 제어한다. 상기 스위칭부(600)의 클럭(CLK)이 입력되는 신호라인에 상기 버퍼부(520)을 구비할 수도 있다.The switching unit 600 is a structure of a known multiplexer, and whether to provide the output signal of the delay unit 200 to the pulse generation control unit 500 in response to a test signal TM, the external clock. Control whether or not to provide CLK to the pulse generation control unit 500. The buffer unit 520 may be provided on a signal line to which the clock CLK of the switching unit 600 is input.

반도체 메모리 장치의 데이터 출력 회로가 정상 동작 시 상기 테스트 신호(TM)는 로우 레벨이 되어 상기 지연된 래치 신호(lat)를 상기 펄스 생성 제어부(500)로 제공하여 제 1 펄스 신호(Pulse1)가 지연된 시간 후 제 2 펄스 신호(Pulse2)가 생성되도록 한다. 이때, 특정 테스트를 수행할 경우, 테스트 신호를 하이 레벨로 인에이블 시켜 제 2 펄스 신호(Pulse2)가 외부 클럭(CLK)의 0.5 * tCK 만큼의 차이를 가지고 생성되도록 한다.When the data output circuit of the semiconductor memory device is in normal operation, the test signal TM is at a low level so that the delayed latch signal lat is provided to the pulse generation controller 500 so that the first pulse signal Pulse1 is delayed. Afterwards, a second pulse signal Pulse2 is generated. In this case, when a specific test is performed, the test signal is enabled at a high level so that the second pulse signal Pulse2 is generated with a difference of 0.5 * tCK of the external clock CLK.

반도체 메모리 장치의 데이터 출력 회로는 제 1 펄스 신호(Pulse1)의 생성 후 생성되는 제 2 펄스 신호(Pulse2)를 그 범위가 제한적인 저항 및 캐패시터를 사용한 지연기 외에도 외부 클럭(CLK)을 조절하여 상기 제 2 펄스 신호(Pulse2)의 생성 타이밍을 제어함으로써 각종 테스트에 사용할 수 있다.The data output circuit of the semiconductor memory device may adjust the second pulse signal Pulse2 generated after generation of the first pulse signal Pulse1 by adjusting an external clock CLK in addition to a delay using a resistor and a capacitor having a limited range. By controlling the generation timing of the second pulse signal Pulse2, it can be used for various tests.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all respects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 데이터 출력 회로의 블록도,1 is a block diagram of a data output circuit of a semiconductor memory device according to the prior art;

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 회로도,2 is a circuit diagram of a data output circuit of a semiconductor memory device according to the present invention;

도 3은 본 발명에 따른 반도체 메모리 장치의 데이터 출력 회로의 타이밍도, 및3 is a timing diagram of a data output circuit of a semiconductor memory device according to the present invention; and

도 4는 본 발명의 다른 실시 예의 반도체 메모리 장치의 데이터 출력 회로이다.4 is a data output circuit of a semiconductor memory device according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 초기화부 200 : 지연부100: initialization unit 200: delay unit

400 : 펄스 생성부 300, 500 : 펄스 생성 제어부400: pulse generator 300, 500: pulse generator

600 : 스위칭부600: switching unit

Claims (18)

리셋 신호에 응답하여 래치 신호를 초기화 시키는 초기화부,An initialization unit for initializing the latch signal in response to the reset signal; 클럭 및 제 1 펄스 신호의 라이징 타이밍에 인에이블 되고, 상기 클럭의 폴링 타이밍에 디스에이블 되는 상기 래치 신호를 출력하는 펄스 생성 제어부, 및 A pulse generation controller which is enabled at the rising timing of the clock and the first pulse signal and outputs the latch signal disabled at the falling timing of the clock; 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a pulse generator for outputting a second pulse signal in response to the latch signal. 제 1 항에 있어서,The method of claim 1, 상기 초기화부는,The initialization unit, 상기 리셋 신호가 인에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And disabling the latch signal when the reset signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 펄스 생성 제어부는,The pulse generation control unit, 상기 제 1 펄스 신호를 반전시키는 반전부,An inversion unit for inverting the first pulse signal, 상기 클럭을 버퍼링하여 출력하는 버퍼부, 및A buffer unit for buffering and outputting the clock, and 상기 제 1 펄스 신호 및 상기 클럭에 응답하여 래치 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a latch unit configured to output a latch signal in response to the first pulse signal and the clock. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치부는,The latch unit, 상기 클럭 신호가 인에이블 되고, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키고,The latch signal is enabled when the clock signal is enabled and the first pulse signal is enabled, 상기 클럭 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And disabling the latch signal when the clock signal is disabled. 제 1 항에 있어서,The method of claim 1, 상기 펄스 생성부는,The pulse generator, 상기 래치 신호가 인에이블 되면, 상기 제 2 펄스 신호를 디스에이블 시키고,When the latch signal is enabled, the second pulse signal is disabled, 상기 래치 신호가 디스에이블 되면, 펄스 형태의 상기 제 2 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And if the latch signal is disabled, generating the second pulse signal in the form of a pulse. 제 5 항에 있어서,The method of claim 5, wherein 상기 펄스 생성부는The pulse generator 상기 래치 신호를 반전시켜 출력하는 반전부,An inverting unit for inverting and outputting the latch signal; 상기 반전된 래치 신호를 지연시켜 반전된 신호를 출력하는 지연 반전부, 및A delay inversion unit configured to delay the inverted latch signal and output an inverted signal; 상기 래치 신호 및 반전된 래치 신호에 응답하여 상기 제 2 펄스 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a signal combination unit configured to generate the second pulse signal in response to the latch signal and the inverted latch signal. 리셋 신호에 응답하여 래치 노드를 초기화 시키는 초기화부,An initialization unit for initializing a latch node in response to a reset signal, 래치 신호를 지연 시켜 출력하는 지연부,A delay unit for delaying and outputting a latch signal, 테스트 신호에 응답하여 클럭 또는 상기 지연된 래치 신호를 선택적으로 출력하는 스위칭부,A switching unit for selectively outputting a clock or the delayed latch signal in response to a test signal; 상기 스위칭부의 출력 신호 및 제 1 펄스 신호에 응답하여 상기 래치 신호를 생성하는 펄스 생성 제어부, 및 A pulse generation controller configured to generate the latch signal in response to an output signal of the switching unit and a first pulse signal; 상기 래치 신호에 응답하여 제 2 펄스 신호를 출력하는 펄스 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a pulse generator for outputting a second pulse signal in response to the latch signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 지연부는,The delay unit, 저항 및 캐패시터로 구성된 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로,A data output circuit of a semiconductor memory device, comprising a resistor and a capacitor, 제 7 항에 있어서,The method of claim 7, wherein 상기 스위칭부는,The switching unit, 상기 테스트 신호가 디스에이블 되면, 상기 지연된 래치신호를 상기 래치부로 제공하고,When the test signal is disabled, the delayed latch signal is provided to the latch unit. 상기 테스트 신호가 인에이블 되면, 상기 클럭을 상기 래치부로 제공하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And providing the clock to the latch unit when the test signal is enabled. 제 7 항에 있어서,The method of claim 7, wherein 상기 초기화부는,The initialization unit, 상기 리셋 신호가 인에이블 되면, 상기 래치 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And disabling the latch signal when the reset signal is enabled. 제 7 항에 있어서,The method of claim 7, wherein 상기 펄스 생성 제어부는,The pulse generation control unit, 상기 제 1 펄스 신호를 반전시키는 반전부,An inversion unit for inverting the first pulse signal, 상기 클럭을 버퍼링하여 출력하는 버퍼부, 및A buffer unit for buffering and outputting the clock, and 상기 제 1 펄스 신호 및 상기 클럭에 응답하여 래치 신호를 출력하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a latch unit configured to output a latch signal in response to the first pulse signal and the clock. 제 7 항에 있어서,The method of claim 7, wherein 상기 래치부는,The latch unit, 상기 클럭 신호가 인에이블 되고, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키고,The latch signal is enabled when the clock signal is enabled and the first pulse signal is enabled, 상기 클럭 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 것 을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And disabling the latch signal when the clock signal is disabled. 제 7 항에 있어서,The method of claim 7, wherein 상기 펄스 생성부는,The pulse generator, 상기 래치 신호가 인에이블 되면, 상기 제 2 펄스 신호를 디스에이블 시키고,When the latch signal is enabled, the second pulse signal is disabled, 상기 래치 신호가 디스에이블 되면, 펄스 형태의 상기 제 2 펄스 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And if the latch signal is disabled, generating the second pulse signal in the form of a pulse. 제 13 항에 있어서,The method of claim 13, 상기 펄스 생성부는The pulse generator 상기 래치 신호를 반전시켜 출력하는 반전부,An inverting unit for inverting and outputting the latch signal; 상기 반전된 래치 신호를 지연시켜 반전된 신호를 출력하는 지연 반전부, 및A delay inversion unit configured to delay the inverted latch signal and output an inverted signal; 상기 래치 신호 및 반전된 래치 신호에 응답하여 상기 제 2 펄스 신호를 생성하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.And a signal combination unit configured to generate the second pulse signal in response to the latch signal and the inverted latch signal. 클럭을 입력받는 제 1 단계,A first step of receiving a clock, 상기 클럭이 인에이블 되면 제 1 펄스 신호를 입력받는 제 2 단계,A second step of receiving a first pulse signal when the clock is enabled, 상기 제 1 펄스 신호가 인에이블 되면, 래치 신호를 인에이블 시키는 제 3 단계,A third step of enabling a latch signal when the first pulse signal is enabled, 상기 클럭이 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 4 단계,Disabling the latch signal when the clock is disabled; 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 5 단계를 구비하는 반도체 메모리 장치의 데이터 출력 방법.And a fifth step of receiving the latch signal and generating a second pulse signal. 클럭 및 지연된 래치 신호를 입력받는 제 1 단계,A first step of receiving a clock and a delayed latch signal, 테스트 신호에 응답하여 상기 클럭 및 상기 지연된 래치 신호 중 하나를 선택적으로 출력하는 제 2 단계,A second step of selectively outputting one of the clock and the delayed latch signal in response to a test signal, 상기 제 2 단계의 출력 신호가 인에이블 되면, 제 1 펄스 신호를 입력받는 제 3 단계,A third step of receiving a first pulse signal when the output signal of the second step is enabled, 상기 제 1 펄스 신호가 인에이블 되면 상기 래치 신호를 인에이블 시키는 제 4 단계,A fourth step of enabling the latch signal when the first pulse signal is enabled, 상기 출력 신호가 디스에이블 되면, 상기 래치 신호를 디스에이블 시키는 제 5 단계,A fifth step of disabling the latch signal when the output signal is disabled; 상기 래치 신호를 입력받아 제 2 펄스 신호를 생성하는 제 6 단계를 구비하는 반도체 메모리 장치의 데이터 출력 방법.And a sixth step of receiving the latch signal and generating a second pulse signal. 제 16 항에 있어서,The method of claim 16, 상기 제 2 단계는,The second step, 상기 테스트 신호가 비활성화 되면, 상기 지연된 래치 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And outputting the delayed latch signal when the test signal is inactivated. 제 16 항에 있어서,The method of claim 16, 상기 제 2 단계는,The second step, 상기 테스트 신호가 활성화 되면, 상기 클럭을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 방법.And outputting the clock when the test signal is activated.
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