KR20090080663A - Source driver for decresing slew rate of output signal and display device comprising the source driver - Google Patents
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Abstract
Description
본 발명은 소스 드라이버 및 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 패널의 다수의 화소들로 출력되는 데이터 신호의 슬루 레이트의 편차를 감소시킴으로써 디스플레이되는 영상의 품질을 개선할 수 있는 소스 드라이버 및 상기 소스 드라이브를 포함하는 디스플레이 장치에 관한 것이다.The present invention relates to a source driver and a display apparatus, and more particularly, to a source driver capable of improving the quality of a displayed image by reducing variation in the slew rate of a data signal output to a plurality of pixels of a display panel. A display device comprising a source drive.
무겁고 큰 음극선관(Cathode Ray Tube, CRT)을 대신하여 유기 전계 발광 디스플레이(Organic ElectroLuminance Display, 이하 'OELD'라 함) 장치, 플라즈마 디스플레이(Plasma Display Panel, 이하 'PDP'라 함) 장치, 액정 표시 장치(Liquid Crystal Display, LCD) 장치 등의 평면 디스플레이 장치에 대한 연구가 활발히 진행되고 있다.Instead of heavy and large cathode ray tubes (CRTs), organic electroluminescent displays (OELDs) devices, plasma display panels (PDPs) devices, liquid crystal displays Research on flat panel display devices such as liquid crystal display (LCD) devices is being actively conducted.
OELD 장치는 특정 유기물 또는 고분자의 전계 발광 효과를 이용하여 영상을 표시하며, PDP 장치는 기체 방전에 의하여 발생하는 플라즈마를 이용하여 영상을 표시하며, LCD 장치는 두 유리 기판 사이에 위치하는 액정층에 인가되는 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 영상을 디스플레이한다.The OELD device displays an image by using an electroluminescent effect of a specific organic material or polymer, the PDP device displays an image by using a plasma generated by gas discharge, and the LCD device is a liquid crystal layer positioned between two glass substrates. The image is displayed by controlling the transmittance of light passing through the liquid crystal layer by adjusting the intensity of the applied electric field.
그 중에서 OELD 장치와 LCD 장치는 다수의 화소들의 스위칭 소자를 턴-온/턴-오프시키는 게이트 구동부, 계조 전압을 수신하고, 계조 전압 중에서 영상 신호에 해당하는 데이터 신호를 상기 다수의 화소들로 출력하는 데이터 구동부, 및 이들을 제어하는 타이밍 컨트롤러를 포함한다.Among them, the OELD device and the LCD device receive a gate driver for turning on / off a switching element of a plurality of pixels, a gray voltage, and output a data signal corresponding to an image signal among the gray voltages to the plurality of pixels. A data driver, and a timing controller for controlling them.
종래에는 일반적으로 상기 게이트 구동부, 상기 데이터 구동부, 상기 타이밍 컨트롤러, 및 이들에게 전원 전압을 공급하기 위한 전원 전압 발생부와 전원 전압 공급 회로는 인쇄 회로 기판(Printed Circuit Board, PCB)에 장착되었다.In general, the gate driver, the data driver, the timing controller, and a power supply voltage generator and a power supply voltage supply circuit for supplying a power supply voltage thereto are mounted on a printed circuit board (PCB).
최근에는 다수의 소스 드라이버들을 포함하는 상기 데이터 구동부가 ACOG(Advanced Chip On Glass) 방식으로 유리 기판 위에 장착되며, 상기 다수의 소스 드라이버들로 구동 전압을 공급하기 위한 전력 배선도 유리 기판 위에 형성되는 추세이다.Recently, the data driver including a plurality of source drivers is mounted on a glass substrate in an ACOG (Advanced Chip On Glass) method, and power wiring for supplying a driving voltage to the plurality of source drivers is also formed on the glass substrate. .
그런데 유리 기판 위에 장착되는 전력 배선(일반적으로 금속으로 이루어짐)의 저항이 크기 때문에 상기 다수의 소스 드라이버들의 위치에 따라서 공급되는 구동 전압의 차이가 발생한다. 또한 하나의 소스 드라이버 내에 포함되는 다수의 출력 버퍼들의 위치에 따라서 구동 전압의 차이가 발생하기도 한다.However, since the resistance of the power wiring (generally made of metal) mounted on the glass substrate is large, a difference in driving voltage supplied depending on the positions of the plurality of source drivers occurs. In addition, a difference in driving voltage may occur depending on positions of a plurality of output buffers included in one source driver.
상기 전원 전압들을 공급하기 위한 배선은 유리 기판(glass) 위에 형성되는 글래스(glass) 배선과 소스 드라이버 내부의 온-칩(on chip) 배선으로 나뉜다. 글래스 배선과 온-칩 배선은 소스 드라이버의 장변이 아니라 단변을 통하여 서로 접 속되는데, 이로 인하여 소스 드라이버 내부의 좌우 전압 차에 기인하여 다수의 채널들 사이의 슬루 레이트(slew rate) 편차가 증가하게 된다.The wiring for supplying the power supply voltages is divided into a glass wiring formed on a glass substrate and an on chip wiring inside the source driver. Glass wiring and on-chip wiring are connected to each other through the short side, not the long side of the source driver, which causes increased slew rate variation between multiple channels due to the left and right voltage difference inside the source driver. do.
또한 전원 전압들이 소정의 내부 저항을 갖는 소스 드라이버를 통과함으로써 전압이 드랍(drop)되어 인접 소스 드라이버로 공급되기 때문에 소스 드라이버 간 슬루 레이트 편차도 증가하게 된다.In addition, as the power supply voltages pass through the source driver having a predetermined internal resistance, the voltage is dropped and supplied to the adjacent source driver, thereby increasing the slew rate deviation between the source drivers.
상기 전원 전압들을 발생하는 구동 전압 발생부는 레귤레이터로 구현될 수 있는데, 상기 구동 전압 발생부는 IC(Integrated Circuit) 중앙에 위치하는 레귤레이터 엠프들(regulator amp) 및 IC 중앙과 좌우에 위치하는 레귤레이터 드라이버(regulator driver)들을 포함한다.The driving voltage generator for generating the power supply voltages may be implemented as a regulator. The driving voltage generator may include regulator amplifiers positioned in the center of an integrated circuit and regulator drivers positioned in the center and left and right of the IC. drivers).
이러한 구조 때문에, 소스 드라이버의 중앙과 좌우의 채널에 대해서는 원활한 전원 전압 공급이 이루어지나, 레귤레이터 드라이버들이 배치된 중간 지점의 채널에 대해서는 전력 배선의 저항에 의해 전압 강하가 발생하므로 이들 채널의 슬루 레이트가 느려진다.Because of this structure, the supply voltage is smoothly supplied to the center and left and right channels of the source driver, but the voltage drop is generated by the resistance of the power wiring to the channel of the intermediate point where the regulator drivers are arranged, so that the slew rate of these channels is increased. Slows down
도 1은 일반적인 디스플레이 장치의 구동 전압 발생부의 레귤레이터 드라이버들의 위치에 따라서 데이터 구동부로부터 출력되는 데이터 신호의 라이징 타임의 변화를 나타내는 그래프이다. 도 2에서 극소점은 레귤레이터 드라이버들이 존재하는 채널을 나타내며, 극대점은 레귤레이터 드라이버가 존재하는 채널의 중간지점을 의미한다.FIG. 1 is a graph illustrating a change in rising time of a data signal output from a data driver according to positions of regulator drivers of a driving voltage generator of a general display apparatus. In FIG. 2, the minimum point represents a channel in which regulator drivers exist and the maximum point represents a midpoint of a channel in which the regulator driver exists.
도 1을 참조하면, 전원 전압 발생 회로로부터 먼 거리에 배치되는 소스 드라이버(SD2)의 라이징 타임의 평균 값이, 전원 전압 발생 회로로부터 가까운 거리에 배치되는 소스 드라이버(SD1)의 라이징 타임의 평균 값보다 크고, 최대 라이징 타임이 1.6 u sec임을 알 수 있다.Referring to FIG. 1, the average value of the rising time of the source driver SD2 disposed at a long distance from the power supply voltage generating circuit is the average value of the rising time of the source driver SD1 disposed at a close distance from the power supply voltage generating circuit. It can be seen that the larger, the maximum rise time is 1.6 u sec.
도 2는 일반적인 디스플레이 장치의 소스 드라이버들(SD1 및 SD2)이 데이터 신호를 동시에 출력할 때, 소스 드라이버의 위치에 따른 데이터 출력 신호의 슬루 레이트의 편차를 나타내는 그래프이다. 도 2를 참조하면, 전하 공유 이후에 전원 전압 발생 회로로부터 가까운 거리에 배치되는 소스 드라이버(SD1)로부터 출력되는 데이터 신호의 상승 속도가 전원 전압 발생 회로로부터 먼 거리에 배치되는 소스 드라이버(SD2)로부터 출력되는 데이터 신호의 상승 속도보다 빠르기 때문에, 두 소스 드라이버들(SD1 및 SD2) 사이에 슬루 레이트 편차가 발생함을 알 수 있다.FIG. 2 is a graph illustrating a variation in the slew rate of the data output signal according to the position of the source driver when the source drivers SD1 and SD2 of the general display apparatus simultaneously output the data signal. Referring to FIG. 2, after the charge sharing, the rising speed of the data signal output from the source driver SD1 disposed at a close distance from the power supply voltage generator circuit is from the source driver SD2 disposed at a long distance from the power supply voltage generator circuit. Since it is faster than the rising speed of the output data signal, it can be seen that a slew rate deviation occurs between the two source drivers SD1 and SD2.
이상에서 살펴본 바와 같이, 상기 다수의 출력 버퍼들 및 상기 다수의 소스 드라이버들의 위치에 따른 구동 전압의 차이는 각 채널로 출력되는 데이터 신호의 슬루 레이트의 편차를 발생하게 되며, 상기 슬루 레이트의 편차에 기초하여 디스플레이되는 영상의 특성이 열화되는 문제점이 있다.As described above, a difference in driving voltages according to positions of the plurality of output buffers and the plurality of source drivers may cause a variation in the slew rate of the data signal output to each channel. There is a problem that the characteristics of the image displayed on the basis of the deterioration.
따라서 본 발명이 이루고자 하는 기술적인 과제는 상기 소스 드라이버에 포함되는 다수의 출력 버퍼들의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시킬 수 있는 소스 드라이버 및 상기 데이터 구동부에 포함되는 다수의 소스 드라이버들의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시킬 수 있는 디스플레이 장치를 제공하는 것이다.Therefore, the technical problem to be achieved by the present invention is the location of the source driver and the source driver that can reduce the slew rate deviation of the data signal according to the position of the plurality of output buffers included in the source driver To provide a display device that can reduce the slew rate deviation of the data signal according to.
상기 기술적 과제를 달성하기 위한 다수의 출력 버퍼들 및 전원 전압 공급 회로를 포함할 수 있다. 상기 다수의 출력 버퍼들은 데이터 신호를 출력하며, 상기 전원 전압 공급 회로는 중앙에 위치한 출력 버퍼로부터 가장자리에 위치한 출력 버퍼 방향으로 다수의 전원 전압들을 공급한다.In order to achieve the above technical problem, a plurality of output buffers and a power supply voltage supply circuit may be included. The plurality of output buffers output a data signal, and the power supply voltage supply circuit supplies a plurality of power supply voltages from a centrally located output buffer toward an edged output buffer.
상기 다수의 전원 전압 공급 회로는 다수의 인입 배선들, 다수의 전력 분배 배선들, 및 다수의 구동 전압 발생부들을 포함한다. 상기 다수의 인입 배선들은 각각이 다수의 전원 전압들 중에서 대응하는 전원 전압을 수신한다. 상기 다수의 전력 분배 배선들 각각은 상기 인입 배선들 중에서 대응하는 인입 배선에 연결되며, 상기 대응하는 인입 배선을 중심으로 좌우 대칭 구조를 갖는다.The plurality of power supply voltage supply circuits include a plurality of lead wires, a plurality of power distribution wires, and a plurality of driving voltage generators. The plurality of incoming wires each receive a corresponding power supply voltage among the plurality of power supply voltages. Each of the plurality of power distribution wires is connected to a corresponding lead wire among the lead wires, and has a left-right symmetry structure around the corresponding lead wire.
상기 다수의 구동 전압 발생부들 각각은 상기 대응하는 전원 전압을 수신하고, 상기 대응하는 전원 전압에 기초하여 상기 다수의 출력 버퍼들로 일정한 전압 레벨의 구동 전압을 공급한다. 상기 다수의 인입 배선들 각각은 상기 다수의 전원 전압들 중에서 대응하는 전원 전압을 공급하기 위하여 유리 기판에 형성되는 전력 배선에 연결될 수 있다.Each of the plurality of driving voltage generators receives the corresponding power supply voltage and supplies a driving voltage of a constant voltage level to the plurality of output buffers based on the corresponding power supply voltage. Each of the plurality of lead wires may be connected to a power wire formed on a glass substrate to supply a corresponding power voltage among the plurality of power voltages.
상기 다수의 구동 전압 발생부들 각각은 제어 유닛 및 다수의 레귤레이터 드라이버들을 포함한다. 상기 적어도 하나의 제어 유닛은 상기 구동 전압 발생시키기 위한 제어 신호를 발생한다. 상기 다수의 레귤레이터 드라이버들은 각각이 상기 대응하는 전원 전압 및 상기 제어 신호에 응답하여 상기 구동 전압을 발생하며, 연결되는 출력 버퍼의 위치에 따라서 서로 다른 전류 구동 능력을 갖는다.Each of the plurality of driving voltage generators includes a control unit and a plurality of regulator drivers. The at least one control unit generates a control signal for generating the drive voltage. The plurality of regulator drivers each generate the drive voltage in response to the corresponding power supply voltage and the control signal, and have different current drive capabilities depending on the position of the output buffer to which it is coupled.
상기 다수의 레귤레이터 드라이버들은 상기 연결되는 출력 버퍼가 상기 대응하는 인입 배선에서 멀리 배치될수록 더 큰 전류 구동 능력을 가질 수 있다.The plurality of regulator drivers may have greater current driving capability as the connected output buffer is disposed farther from the corresponding incoming wiring.
상기 소스 드라이버는 상기 다수의 출력 버퍼들의 출력 단자와 상기 다수의 화소들 중에서 대응하는 화소들 사이에 접속되며, 상기 출력 버퍼의 위치에 따라서 서로 다른 시점에서 데이터 신호 출력하는 다수의 스위칭 소자들을 더 포함할 수 있다.The source driver further includes a plurality of switching elements connected between output terminals of the plurality of output buffers and corresponding pixels among the plurality of pixels, and outputting data signals at different points of time according to positions of the output buffers. can do.
상기 다수의 스위칭 소자들의 데이터 신호 출력 시점은 상기 출력 버퍼가 상기 대응하는 인입 배선에서 멀리 배치될수록 더 빠를 수 있다. The data signal output time point of the plurality of switching elements may be faster as the output buffer is disposed farther from the corresponding incoming wiring.
상기 기술적 과제를 해결하기 위한 디스플레이 장치는 다수의 화소들, 전원 전압 발생 회로, 및 데이터 구동부를 포함한다. 상기 다수의 화소들은 메트릭스 형태로 배열되며, 상기 전원 전압 발생 회로는 다수의 전원 전압들을 발생한다.A display device for solving the above technical problem includes a plurality of pixels, a power supply voltage generation circuit, and a data driver. The plurality of pixels are arranged in a matrix form, and the power supply voltage generation circuit generates a plurality of power supply voltages.
상기 데이터 구동부는 각각이 타이밍 컨트롤러로부터 출력된 제1제어 신호에 응답하여 상기 다수의 화소들 중에서 대응하는 다수의 화소들로 데이터 신호를 출력하는 다수의 소스 드라이버들을 포함한다. 상기 다수의 소스 드라이버들의 상기 데이터 신호의 출력 시점은 상기 전원 전압 발생 회로로부터 멀리 배치될수록 빠를 수 있으며, 각각의 소스 드라이버들에 대한 전하 공유(charge sharing) 코드에 기초하여 결정될 수 있다.The data driver includes a plurality of source drivers each of which outputs a data signal to a corresponding plurality of pixels among the plurality of pixels in response to a first control signal output from a timing controller. The output time point of the data signal of the plurality of source drivers may be faster as it is disposed farther from the power supply voltage generation circuit, and may be determined based on a charge sharing code for each source driver.
상기 다수의 소스 드라이버들 각각은 상기 데이터 신호를 출력하는 다수의 출력 버퍼들 및 상기 다수의 전원 전압들을 수신하고, 상기 수신된 다수의 전원 전압들을 상기 소스 드라이버의 중앙에 위치한 출력 버퍼로부터 가장자리에 위치한 출력 버퍼 방향으로 공급하는 전원 전압 공급 회로를 포함한다.Each of the plurality of source drivers receives a plurality of output buffers for outputting the data signal and the plurality of power supply voltages, and the received plurality of power supply voltages are located at an edge from an output buffer located at the center of the source driver. A power supply voltage supply circuit for supplying the output buffer direction.
상기 전원 전압 공급 회로는 다수의 인입 배선들, 다수의 전력 분배 배선들, 및 구동 전압 발생 유닛을 포함한다. 상기 다수의 인입 배선들 각각은 다수의 전원 전압들 중에서 대응하는 전원 전압을 수신한다. 상기 다수의 전력 분배 배선들 각각은 상기 인입 배선들 중에서 대응하는 인입 배선에 연결되며, 상기 대응하는 인입 배선을 중심으로 좌우 대칭 구조를 갖는다.The power supply voltage supply circuit includes a plurality of incoming wirings, a plurality of power distribution wirings, and a driving voltage generating unit. Each of the plurality of lead wires receives a corresponding power voltage among a plurality of power voltages. Each of the plurality of power distribution wires is connected to a corresponding lead wire among the lead wires, and has a left-right symmetry structure around the corresponding lead wire.
상기 다수의 구동 전압 발생 유닛들 각각은 상기 대응하는 전원 전압을 수신하고, 상기 대응하는 전원 전압에 기초하여 상기 다수의 출력 버퍼들로 일정한 전압 레벨의 구동 전압을 공급한다.Each of the plurality of driving voltage generation units receives the corresponding power supply voltage and supplies a driving voltage of a constant voltage level to the plurality of output buffers based on the corresponding power supply voltage.
상기 다수의 인입 배선들 각각은 상기 다수의 전원 전압들 중에서 대응하는 전원 전압을 공급하기 위하여 유리 기판에 형성되는 전력 배선에 연결될 수 있다. 상기 다수의 구동 전압 발생부들 각각은 상기 구동 전압 발생시키기 위한 제어 신호를 발생하는 적어도 하나의 제어 유닛 및 상기 대응하는 전원 전압 및 상기 제어 신호에 응답하여 상기 구동 전압을 발생하며, 연결되는 출력 버퍼의 위치에 따라서 서로 다른 전류 구동 능력을 갖는 다수의 레귤레이터 드라이버들을 포함할 수 있다.Each of the plurality of lead wires may be connected to a power wire formed on a glass substrate to supply a corresponding power voltage among the plurality of power voltages. Each of the plurality of driving voltage generators generates the driving voltage in response to the at least one control unit generating the control signal for generating the driving voltage and the corresponding power supply voltage and the control signal, and connected to the output buffer. Depending on the location, it can include multiple regulator drivers with different current driving capabilities.
상기 다수의 레귤레이터 드라이버들은 상기 연결되는 출력 버퍼가 상기 대응하는 인입 배선에서 멀리 배치될수록 더 큰 전류 구동 능력을 가질 수 있다.The plurality of regulator drivers may have greater current driving capability as the connected output buffer is disposed farther from the corresponding incoming wiring.
상기 소스 드라이버는 상기 다수의 출력 버퍼들의 출력 단자와 상기 다수의 화소들 중에서 대응하는 화소들 사이에 접속되며, 상기 출력 버퍼의 위치에 따라서 서로 다른 시점에서 데이터 신호 출력하는 다수의 스위칭 소자들을 더 포함할 수 있다. 상기 다수의 스위칭 소자들의 데이터 신호 출력 시점은 상기 출력 버퍼가 상기 대응하는 인입 배선에서 멀리 배치될수록 더 빠를 수 있다.The source driver further includes a plurality of switching elements connected between output terminals of the plurality of output buffers and corresponding pixels among the plurality of pixels, and outputting data signals at different points of time according to positions of the output buffers. can do. The data signal output time point of the plurality of switching elements may be faster as the output buffer is disposed farther from the corresponding incoming wiring.
상술한 바와 같이 본 발명에 따른 소스 드라이버 및 디스플레이 장치는 소스 드라이버에 포함되는 다수의 출력 버퍼들의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시키고, 데이터 구동부에 포함되는 다수의 소스 드라이버들의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시킴으로써 디스플레이되는 영상의 특성의 열화를 방지할 수 있는 효과가 있다.As described above, the source driver and the display apparatus according to the present invention reduce the slew rate deviation of the data signal according to the position of the plurality of output buffers included in the source driver, and according to the position of the plurality of source drivers included in the data driver. By reducing the slew rate variation of the data signal, there is an effect that can prevent deterioration of the characteristics of the displayed image.
본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바림직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.In the present specification, when one component 'transmits' data or a signal to another component, the component may directly transmit the data or signal to the other component, and at least one other component. Through this means that the data or signal can be transmitted to the other component.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 3은 본 발명의 실시예에 따른 디스플레이 장치(100)를 나타내는 블록도이다. 도 3을 참조하면, 상기 디스플레이 장치(100)는 메트릭스 형태로 배열된 다수의 화소들(미도시)을 포함하는 패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 및 데이터 구동부(140)를 포함한다. 상기 디스플레이 장치(100)는 다수의 전원 전압들을 발생하는 전원 전압 발생 회로를 더 포함할 수 있으며, 상기 타이밍 컨트롤러(120) 및 상기 게이트 구동부(130)와 함께 PCB 상에 배치될 수 있다.3 is a block diagram illustrating a
상기 타이밍 컨트롤러(120)는 상기 게이트 구동부(130) 및 상기 데이터 구동부(140)를 제어하기 위한 다수의 제어 신호들(CS1 및 CS2)을 발생하며, 상기 데이터 구동부(140)로 디지털 데이터 신호(DATA)를 출력한다. 상기 게이트 구동부(130)는 제1제어 신호(CS1)에 응답하여 상기 다수의 화소들의 스위칭 소자를 턴-온/턴-오프시키기 위한 신호들(G1, G2, ..., Gm)을 출력한다.The
상기 데이터 구동부(140)는 다수의 소스 드라이버들을 포함할 수 있다. 상기 다수의 소스 드라이버들은 상기 다수의 전원 전압들에 기초하여 구동되며, 상기 타이밍 컨트롤러(120)로부터 출력된 제2제어 신호(CS2) 및 상기 디지털 데이터 신호(DATA)에 응답하여 상기 다수의 화소들 중에서 대응하는 다수의 화소들로 데이터 신호들(D1, D2, ..., Dn)을 출력한다.The
상기 다수의 소스 드라이버들의 데이터 신호의 출력 시점을 상기 전원 전압 발생 회로로부터 멀리 배치되는 소스 드라이버일수록 빠르게 함으로써 소스 드라이버 간의 슬루 레이트 편차를 감소시킬 수 있다. 이에 대한 상세한 설명은 뒤로 미룬다.The faster the output time point of the data signals of the plurality of source drivers than the source voltage generation circuit, the shorter the slew rate deviation between the source drivers. The details of this are deferred later.
도 4는 도 3의 디스플레이 장치의 데이터 구동부(140)의 일실시예를 나타내는 블록도이다. 도 4를 참조하면, 상기 데이터 구동부(140)는 유리 기판 위에 형성되는 글래스 배선 및 다수의 소스 드라이버들(SD1 및 SD2)을 포함한다. 도 4에서는 설명의 편의를 위하여 두 개의 소스 드라이버만을 도시하였다.4 is a block diagram illustrating an example embodiment of a
상기 다수의 소스 드라이버들(SD1 및 SD2) 각각은 전원 전압 공급 회로(141 및 142), 및 다수의 출력 버퍼들(143)을 포함한다. 상기 다수의 출력 버퍼들(143)은 데이터 신호들을 출력한다.Each of the plurality of source drivers SD1 and SD2 includes power supply
상기 전원 전압 공급 회로(141 및 142)는 상기 다수의 전원 전압들(VDD2 및 VSS2)을 수신하고, 상기 수신된 다수의 전원 전압들(VDD2 및 VSS2)을 소스 드라이버들(SD1 및 SD2) 각각의 중앙에 위치한 출력 버퍼로부터 가장자리에 위치한 출력 버퍼 방향으로 공급한다.The power supply
도 4에서는 전원 전압들(VDD2와 VSS2)이 타이밍 컨트롤러(120)로부터 공급되는 것으로 인식될 수 있으나, 실질적으로는 상기 타이밍 컨트롤러(120)와 동일한 PCB 상에 배치되는 전원 전압 발생 회로(미도시)로부터 공급되는 것이다.In FIG. 4, the power supply voltages VDD2 and VSS2 may be recognized as being supplied from the
상기 전원 전압 공급 회로(141 및 142)는 다수의 인입 배선들(141), 다수의 전력 분배 배선들(142), 및 구동 전압 발생 유닛들(미도시)을 포함한다. 상기 다수의 인입 배선들(141) 각각은 글래스 배선을 통하여 다수의 전원 전압들(VDD2 및 VSS2) 중에서 대응하는 전원 전압을 수신한다.The power supply
상기 다수의 전력 분배 배선들 각각은 상기 인입 배선들 중에서 대응하는 인입 배선에 연결되며, 상기 대응하는 인입 배선을 중심으로 좌우 대칭 구조를 갖는 다. 즉, 상기 다수의 전원 전압들(VDD2 및 VSS2)은 상기 인입 배선을 중심으로 좌우 대칭으로 출력 버퍼들로 공급된다. 그러므로 소스 드라이버(SD1 또는 SD2) 내에서 각 출력 버퍼들의 출력 신호들 간의 좌우 슬루 레이트 편차가 감소될 수 있다.Each of the plurality of power distribution wires is connected to a corresponding lead wire among the lead wires, and has a left-right symmetry structure around the corresponding lead wire. That is, the plurality of power supply voltages VDD2 and VSS2 are supplied to output buffers symmetrically about the lead wire. Therefore, the left and right slew rate deviations between the output signals of the respective output buffers in the source driver SD1 or SD2 can be reduced.
다만, 소스 드라이버(SD1)을 통하여 다른 소스 드라이버(SD2)로 공급되는 상기 다수의 전원 전압들(VDD2 및 VSS2)에 의하여 소스 드라이버들(SD1 및 SD2) 사이의 슬루 레이트 편차가 발생할 수는 있다.However, the slew rate deviation between the source drivers SD1 and SD2 may occur due to the plurality of power supply voltages VDD2 and VSS2 supplied to the other source driver SD2 through the source driver SD1.
상기 다수의 구동 전압 발생 유닛들 각각은 상기 대응하는 전원 전압(VDD2 또는 VSS2)을 수신하고, 상기 대응하는 전원 전압(VDD2 또는 VSS2)에 기초하여 상기 다수의 출력 버퍼들(143)로 일정한 전압 레벨의 구동 전압을 공급한다.Each of the plurality of driving voltage generation units receives the corresponding power supply voltage VDD2 or VSS2 and is constant at the voltage level into the plurality of
도 5는 본 발명의 다른 실시예에 따른 데이터 구동부(140a)를 개념적으로 나타내는 블록도이다. 도 4의 데이터 구동부(140)와 도 5의 데이터 구동부(140a)의 차이는 인입 배선(141)의 구조에 있을 뿐이므로 이에 대해서만 살펴본다.5 is a block diagram conceptually illustrating a
도 5의 데이터 구동부(140a)의 인입 배선(141)은 글래스 배선과 전력 분배 배선(142)을 직접 연결하며, 상기 다수의 전원 전압들(VDD2 및 VSS2)은 상기 인입 배선(141)을 경유해서는 다른 소스 드라이버로 공급되지 않는다. 그러므로 도 5의 데이터 구동부(140a)의 소스 드라이버 간 슬루 레이트 편차는 도 4의 데이터 구동부(140)의 소스 드라이버 간의 슬루 레이트 편차보다 적다.The
도 6은 도 5의 데이터 구동부(140a)의 전력 배선 및 패드의 위치 실질적인 배치를 나타낸다. 도 6을 참조하면, 도 6의 데이터 구동부(140a)는 도 5의 데이터 구동부(140a)에 비하여 글래스 배선의 배치와 인입 배선(141)의 배치에 차이가 있 음을 알 수 있다.FIG. 6 illustrates a positional arrangement of power wires and pads of the
도 6의 점선으로 된 원 부분을 확대해 보면, 전원 전압들(VDD2 및 VSS2)을 공급하는 글래스 배선들은 소스 드라이버(SD1 및 SD2) 어느 한 장변에 위치하는 인입 배선들(141)과 패드(PAD)에 의하여 서로 접속됨을 알 수 있다. 전원 전압들(VDD2 및 VSS2)에 대응하는 인입 배선들(141)은 각각 금속 배선(M1 및 M2)일 수 있다.In an enlarged dotted line of FIG. 6, the glass wires supplying the supply voltages VDD2 and VSS2 include the
도 7은 도 6의 소스 드라이버(SD1 또는 SD2)의 구동 전압 발생부(144)를 나타내는 구성도이다. 도 8은 도 7의 구동 전압 발생부(144)를 나타내는 회로도이다. 상기 구동 전압 발생부(144)는 상기 전원 전압들(VDD2 및 VSS2)을 수신하여 구동 전압들(VDDR 및 VSSR)을 발생한다. 상기 구동 전압 발생부(144)는 레귤레이터로 구현될 수 있다.FIG. 7 is a diagram illustrating a driving
도 7을 참조하면, 상기 구동 전압 발생부(144)는 적어도 하나의 제어 유닛(regulator amp) 및 다수의 레귤레이터 드라이버들을 포함한다. 상기 제어 유닛은 상기 구동 전압(VDDR 또는 VSSR)을 발생시키기 위한 제어 신호를 발생한다. 상기 다수의 레귤레이터 드라이버들은 상기 전원 전압(VDD2 또는 VSS2) 및 상기 제어 신호에 응답하여 상기 구동 전압(VDDR 또는 VSSR)을 발생한다.Referring to FIG. 7, the driving
일반적인 구동 전압 발생부와 비교하면, 상기 구동 전압 발생부(144)는 소스 드라이버의 중앙과 가장자리에 레귤레이터 드라이버들을 포함할 뿐만 아니라, 그 사이에 위치하는 다수의 레귤레이터 드라이버들(점선으로된 원안에 포함된 레귤레이터 드라이버들)을 더 포함하는 것을 알 수 있다. 그럼으로써 출력 버퍼의 위치에 따른 슬루 레이트 편차를 감소시킬 수 있다.Compared with a general driving voltage generator, the driving
상기 레귤레이터 드라이버들은 연결되는 출력 버퍼의 위치에 따라서 서로 다른 전류 구동 능력(드라이브의 크기)을 가질 수 있다. 도 7에서는 소스 드라이버의 중앙에서 가장자리로 갈수록 레귤레이터 드라이버의 크기가 2배(x2), 3배(x3), 4배(x4)로 점차 증가하는 것을 알 수 있다. 이는 가장 자리에 위치할수록 전원 전압(VDD2 또는 VSS2)의 전압 강하가 심해지므로, 이를 보상하여 소스 드라이버의 출력 버퍼의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시키기 위함이다.The regulator drivers may have different current driving capabilities (drive size) depending on the position of the output buffer to be connected. In FIG. 7, it can be seen that the size of the regulator driver gradually increases from 2x (x2), 3x (x3), and 4x (x4) from the center to the edge of the source driver. This is because the voltage drop of the power supply voltage VDD2 or VSS2 increases as the edge is positioned, so that the slew rate deviation of the data signal according to the position of the output buffer of the source driver is reduced.
도 8을 참조하면, 상기 구동 전압 발생부(144)는 제1레귤레이터(144a) 및 제2레귤레이터(144b)를 포함한다. 상기 제1레귤레이터(144a) 및 상기 제2레귤레이터(144b) 각각은 하나의 레귤레이터 엠프 및 상기 레귤레이터 엠프의 출력 신호에 응답하여 구동되며, 상기 전원 전압(VDD2 또는 VSS2)에 기초하여 상기 구동 전압(VDDR 또는 VSSR)을 발생하는 다수의 레귤레이터 드라이버들을 포함한다.Referring to FIG. 8, the driving
상기 구동 전압(VDDR 또는 VSSR)을 발생하는 레귤레이터 드라이버들은 소스 드라이버의 가장자리에 위치할수록 그 크기(즉, 전류 구동 능력)이 더 크다. 출력 버퍼들(143)각각은 상기 구동 전압(VDDR 및 VSSR)에 응답하여 데이터 신호를 출력하는데, 상기 레귤레이터 드라이버들의 크기를 조절함으로써 출력 버퍼의 위치에 따른 데이터 신호의 슬루 레이트 편차를 감소시킬 수 있다.Regulator drivers that generate the driving voltage (VDDR or VSSR) are larger in size (ie, current driving capability) at the edge of the source driver. Each of the output buffers 143 outputs a data signal in response to the driving voltages VDDR and VSSR. The slew rate variation of the data signal according to the position of the output buffer may be reduced by adjusting the size of the regulator drivers. .
도 9는 도 8의 레귤레이터 드라이버들의 크기를 다르게 할 경우의 출력 버퍼들의 위치에 따른 데이터 신호의 라이징 타임을 나타내는 그래프이다. 도 9를 참조하면, 상기 레귤레이터 드라이버들의 크기가 일정한 경우 데이터 신호의 라이징 타 임의 최대 편차가 400 n sec인 반면, 상기 레귤레이터 드라이버들의 크기를 조절한 경우의 데이터 신호의 라이징 타임의 최대 편차가 200 n sec로 감소됨을 알 수 있다.FIG. 9 is a graph illustrating a rising time of a data signal according to positions of output buffers when the sizes of the regulator drivers of FIG. 8 are changed. Referring to FIG. 9, when the size of the regulator drivers is constant, the rising maximum random deviation of the data signal is 400 n sec, while the maximum deviation of the rising time of the data signal when the size of the regulator drivers is adjusted is 200 n. It can be seen that it is reduced to sec.
도 10은 일반적인 데이터 구동부로부터 출력되는 데이터 신호와 본 발명의 실시예에 따른 데이터 구동부(140)로부터 출력되는 데이터 신호의 라이징 타임을 나타내는 그래프이다.10 is a graph illustrating a rising time of a data signal output from a general data driver and a data signal output from the
도 10을 참조하면, 본 발명의 실시예에 따른 데이터 구동부(140)로부터 출력되는 데이터 신호의 라이징 타임이 전체적으로 감소하였고, 소스 드라이버에 따른 데이터 신호의 라이징 타임의 편차 및 소스 드라이버 내의 출력 드라이버의 위치에 따른 데이터 신호의 라이징 타임의 편차도 크게 감소되었음을 알 수 있다.Referring to FIG. 10, the rising time of the data signal output from the
도 11은 도 3의 데이터 구동부에 포함되는 소스 드라이버들이 데이터 신호의 출력 시점을 제어할 때의, 상기 소스 드라이버의 위치에 따른 데이터 출력 신호의 슬루 레이트의 편차를 나타내는 그래프이다.FIG. 11 is a graph illustrating a deviation of a slew rate of a data output signal according to a position of the source driver when source drivers included in the data driver of FIG. 3 control an output time point of a data signal.
소스 드라이버들의 데이터 신호의 출력 시점을 제어한다는 것은, 전원 전압의 전원 배선에 의한 강하를 보상하기 위하여 전원 전압 발생 회로로부터 먼 위치에 배치된 소스 드라이버(SD2)부터 데이터 신호를 출력하는 것을 말한다.Controlling the output timing of the data signals of the source drivers refers to outputting a data signal from the source driver SD2 disposed at a position far from the power supply voltage generating circuit in order to compensate for the drop caused by the power supply wiring of the power supply voltage.
전원 전압 발생 회로로부터 먼 위치에 배치된 소스 드라이버(SD2)가 데이터 신호를 먼저 출력한 후 전원 전압 발생 회로로부터 가까운 위치에 배치된 소스 드라이버(SD1)가 데이터 신호를 출력하는데, 이는 전원 전압 발생 회로로부터 먼 위치에 배치될수록 소스 드라이버의 위치에 따른 전원 전압의 강하로 인하여 데이터 신호의 상승 속도가 더 느리기 때문이다.The source driver SD2 disposed at a position far from the power supply voltage generator circuit outputs the data signal first, and then the source driver SD1 disposed at a position close to the power supply voltage generator circuit outputs the data signal. This is because the higher the data signal is located, the slower the data signal is due to the drop in the power supply voltage depending on the position of the source driver.
도 2와 도 11을 참조하면, 본 발명에 따른 데이터 구동부(140)의 소스 드라이버들(SD1 및 SD2)로부터 출력되는 데이터 신호의 슬루 레이트 편차가 감소된 것을 알 수 있다.2 and 11, it can be seen that the slew rate deviation of the data signal output from the source drivers SD1 and SD2 of the
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
도 1은 일반적인 디스플레이 장치의 구동 전압 발생부의 드라이버들의 위치에 따라서 데이터 구동부로부터 출력되는 데이터 신호의 라이징 타임의 변화를 나타내는 그래프이다1 is a graph illustrating a change in a rising time of a data signal output from a data driver according to positions of drivers of a driving voltage generator of a general display apparatus.
도 2는 일반적인 디스플레이 장치의 소스 드라이버의 위치에 따른 데이터 출력 신호의 슬루 레이트의 편차를 나타내는 그래프이다.2 is a graph illustrating a deviation of a slew rate of a data output signal according to a position of a source driver of a general display device.
도 3은 본 발명의 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.3 is a block diagram illustrating a display device according to an exemplary embodiment of the present invention.
도 4는 도 3의 디스플레이 장치의 데이터 구동부의 일실시예를 나타내는 블록도이다.4 is a block diagram illustrating an example embodiment of a data driver of the display apparatus of FIG. 3.
도 5는 도 3의 디스플레이 장치의 데이터 구동부의 다른 실시예를 개념적으로 나타내는 블록도이다.5 is a block diagram conceptually illustrating another embodiment of a data driver of the display apparatus of FIG. 3.
도 6은 도 5의 데이터 구동부의 전력 배선 및 패드의 실질적인 위치를 나타낸다.FIG. 6 illustrates actual positions of power wires and pads of the data driver of FIG. 5.
도 7은 도 6의 소스 드라이버의 구동 전압 발생부를 나타내는 구성도이다.FIG. 7 is a configuration diagram illustrating a driving voltage generator of the source driver of FIG. 6.
도 8은 도 7의 구동 전압 발생부를 나타내는 회로도이다.8 is a circuit diagram illustrating the driving voltage generator of FIG. 7.
도 9는 도 8의 레귤레이터 드라이버들의 크기를 다르게 할 경우의 출력 버퍼들의 위치에 따른 데이터 신호의 라이징 타임을 나타내는 그래프이다.FIG. 9 is a graph illustrating a rising time of a data signal according to positions of output buffers when the sizes of the regulator drivers of FIG. 8 are changed.
도 10은 일반적인 데이터 구동부로부터 출력되는 데이터 신호와 본 발명의 실시예에 따른 데이터 구동부로부터 출력되는 데이터 신호의 라이징 타임을 나타내는 그래프이다.10 is a graph illustrating a rising time of a data signal output from a general data driver and a data signal output from a data driver according to an exemplary embodiment of the present invention.
도 11은 도 3의 데이터 구동부에 포함되는 소스 드라이버들이 데이터 신호의 출력 시점을 제어할 때의, 상기 소스 드라이버의 위치에 따른 데이터 출력 신호의 슬루 레이트의 편차를 나타내는 그래프이다.FIG. 11 is a graph illustrating a deviation of a slew rate of a data output signal according to a position of the source driver when source drivers included in the data driver of FIG. 3 control an output time point of a data signal.
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