KR20090073563A

KR20090073563A - Chaotic signal generator

Info

Publication number: KR20090073563A
Application number: KR1020070141537A
Authority: KR
Inventors: 송한정
Original assignee: 인제대학교 산학협력단
Priority date: 2007-12-31
Filing date: 2007-12-31
Publication date: 2009-07-03
Also published as: KR100931567B1

Abstract

A chaotic signal generator is provided to perform a chaotic signal control according to an input signal when generating a chaotic signal. A two phase clock generating circuit(11) generates a non-overlapped two phase clock. A nonlinear function circuit(13) has a control terminal inducing the chaotic signal generation. A signal collecting circuit(14) is comprised of transconductance collecting an input signal and a nonlinear function output as a current signal. A current-voltage converting circuit(15) converts the current signal outputted from the signal collecting circuit into the voltage signal. A delay circuit(12) is comprised of two sample and hold circuits and an amplifier for feeding back an output of the circuit to the input.

Description

Chaotic signal generator circuit {Chaotic Signal Generator}

본 발명은 카오스 신호 생성에 관한 것으로, 구체적으로 입력신호에 따라 카오스 신호 제어가 가능하며 트랜스콘덕턴스의 바이어스 전압에 따라 가변되는 특징을 갖고 집적화에 유리하도록 한 카오스 신호 생성 회로에 관한 것이다.The present invention relates to a chaos signal generation, and more particularly, to a chaos signal generation circuit capable of controlling a chaos signal according to an input signal and having a characteristic that varies according to a bias voltage of a transconductance and is advantageous for integration.

최근 카오스 시스템간의 동기화에 관한 연구가 많이 진행되고 있는데, 카오스 시스템은 동일한 카오스 시스템일지라도 초기값의 작은 변화가 즉각적으로 큰 변화를 일으키므로 동기화는 어려운 문제로 간주되어 왔다.Recently, many studies have been conducted on the synchronization between chaos systems. Since chaos systems have the same chaos system, small changes in initial values immediately cause large changes, and thus synchronization has been considered a difficult problem.

카오스신호는 전형적으로 광대역(spread spectrum)의 주파수 특성을 가지며, 노이즈와 같이 예측하기 어려운 신호이다. 이러한 특징은 광대역 주파수 통신에 적용될 수 있으며, 정보 파형의 마스킹 기법을 이용하여 비화통신시스템을 구성할 수 있다.Chaos signals typically have a wide spectrum frequency characteristic and are difficult to predict, such as noise. This feature can be applied to wideband frequency communication, and can configure a communication system using a masking technique of information waveforms.

카오스 신호를 발생하는 회로에는 카오스 수식에 따라 다양하며, 보통의 경우는 저항(R), 인덕터(L), 커패시터(C) 등의 수동 소자를 이용하여 카오스신호를 발생시킨다. 이와 같이 수동소자를 이용하여 카오스 발생회로를 구성할 경우, 그 구현은 쉽지만 정확한 R, L, C 등의 값을 구하기 어렵다는 단점이 있으며, 칩으로 구현하는 것이 불가능하다.The circuit for generating a chaos signal varies according to the chaos formula, and in general, the chaos signal is generated by using passive elements such as a resistor (R), an inductor (L), and a capacitor (C). As described above, when the chaos generation circuit is configured using a passive device, the chaos generation circuit is easy to implement, but it is difficult to obtain accurate values of R, L, and C, and it is impossible to implement a chip.

현재 카오스의 제어, 카오스의 동기화를 이용한 암호화 방법 개발 등 카오스 현상을 이용하여 산업에 응용하고자하는 일들이 광범위하게 진행되고 있는데, 이와 같이 카오스를 암호에 이용하려면 적절한 카오스 신호 발생기가 필요하다.Currently, there are a lot of things that are going to be applied to the industry by using chaos phenomenon such as chaos control, development of encryption method using chaos synchronization. In order to use chaos in cryptography, an appropriate chaos signal generator is required.

이를 위해 이론적으로 연구된 카오스를 일으키는 수식을 적용하여 전자 회로로 구현하는 경우에는 다음과 같은 문제가 있다.In order to achieve this, there are the following problems when implementing a theoretically studied chaos-induced formula into an electronic circuit.

전자 회로에서 카오스 식의 구현은 많은 전자 부품을 사용하여야 하므로 제조 비용이 많이 필요한 문제가 있고, 많은 부품을 사용하는 경우에는 부품들 간의 계수 차이에 의한 오차에 의해 양산 적용이 어렵다.Since the implementation of the chaos formula in the electronic circuit requires a large number of electronic components, there is a problem that a lot of manufacturing cost is required, and in the case of using many components, mass production is difficult due to an error due to coefficient difference between the components.

또한, 이와 같은 종래 기술의 카오스 신호 발생기의 경우에는 회로의 집적화에 어려움이 있다.In addition, in the case of the chaos signal generator of the prior art, it is difficult to integrate the circuit.

그리고 종래 기술의 카오스 시스템은 널리 알려져 있으므로 역마스킹(unmasking) 예측기법을 이용하면 카오스 신호를 해석할 수도 있다.In addition, since the chaos system of the related art is widely known, the chaos signal may be interpreted using an unmasking prediction technique.

따라서, 단순한 카오스 신호는 신호간의 독립성과 고도의 안전성을 제공하지 못하므로 성능이 향상된 CDMA와 같은 통신 시스템에 활용되는 PN코드나, 암호 시스템의 암호 코드로는 사용되지 못하는 문제가 있다.Therefore, since the simple chaos signal does not provide signal independence and a high degree of security, there is a problem in that it cannot be used as a PN code used in a communication system such as CDMA with improved performance or as an encryption code of an encryption system.

본 발명은 상기한 문제를 해결하기 위한 것으로, 카오스 신호 생성시에 입력신호에 따라 카오스 신호 제어가 가능하며 트랜스콘덕턴스의 바이어스 전압에 따라 가변되는 특징을 갖고 집적화에 유리하도록 한 카오스 신호 생성 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and the chaos signal generation circuit capable of controlling the chaos signal in accordance with the input signal at the time of generating the chaos signal and having a characteristic that is variable according to the bias voltage of the transconductance and advantageously integrated. The purpose is to provide.

본 발명은 신호간의 독립성과 고도의 안전성을 제공하여 암호화 통신에 사용 가능한 카오스 신호 생성 회로를 제공하는데 그 목적이 있다.An object of the present invention is to provide a chaos signal generation circuit that can be used for encrypted communication by providing independence between signals and a high degree of security.

이와 같은 목적을 달성하기 위한 본 발명에 따른 카오스 신호 생성 회로는 비겹침 2상 클럭을 생성하는 2상 클럭 발생 회로;카오스 신호 발생을 유도하는 제어단자를 갖는 비선형 함수회로;입력신호와 비선형 함수 출력을 전류신호로 취합하는 트랜스콘덕턴스로 이루어지는 신호 취합 회로;상기 신호 취합 회로에서 출력되는 전류신호를 전압신호로 변환하는 전류-전압 변환회로;회로 출력을 입력으로 되먹임하기 위한 연산증폭기와 2개의 샘플 앤드 홀드로 구성된 지연회로;를 포함하고 구성되어 이산 시간 전압 모드로 동작하는 것을 특징으로 한다.Chaotic signal generation circuit according to the present invention for achieving the above object is a two-phase clock generation circuit for generating a non-overlapping two-phase clock; non-linear function circuit having a control terminal for inducing the generation of chaos signal; input signal and non-linear function output A signal collecting circuit comprising a transconductance for collecting a signal as a current signal; a current-voltage conversion circuit for converting a current signal output from the signal collecting circuit into a voltage signal; an operational amplifier and two samples for feeding back a circuit output as an input And a delay circuit configured as an end hold, and configured to operate in a discrete time voltage mode.

이와 같은 본 발명에 따른 카오스 신호 생성 회로는 다음과 같은 효과를 갖는다.Such a chaotic signal generation circuit according to the present invention has the following effects.

첫째, 카오스 신호 생성시에 입력신호에 따라 카오스 신호 제어가 가능하며 트랜스콘덕턴스의 바이어스 전압에 따라 가변되는 특징을 갖도록 하여 신호간의 독립성과 고도의 안전성을 제공한다.First, the chaos signal can be controlled according to the input signal when the chaos signal is generated, and has a feature that varies with the bias voltage of the transconductance, thereby providing independence and high safety between signals.

둘째, 카오스 신호를 생성할 수 있는 CMOS 집적 회로를 구현하여 비화통신, 카오스 뉴런 등에 이용할 수 있다.Second, by implementing a CMOS integrated circuit capable of generating a chaos signal can be used for secret communication, chaos neurons and the like.

셋째, 연산증폭기와 트랜스콘덕턴스 증폭회로, 샘플앤드홀드 회로 등의 NMOS와 PMOS 소자들로만 회로를 구성하여 집적화에 유리하다.Third, only NMOS and PMOS devices such as operational amplifiers, transconductance amplification circuits, and sample and hold circuits constitute circuits, which are advantageous for integration.

이하, 본 발명에 따른 카오스 신호 생성 회로의 바람직한 실시예에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the chaotic signal generation circuit according to the present invention will be described in detail.

본 발명에 따른 카오스 신호 생성 회로의 특징 및 이점들은 이하에서의 각 실시예에 대한 상세한 설명을 통해 명백해질 것이다.Features and advantages of the chaotic signal generation circuit according to the present invention will become apparent from the detailed description of each embodiment below.

도 1은 본 발명에 따른 카오스 신호 발생 회로의 구성 블록도이고, 도 2a와 도 2b는 본 발명에 따른 카오스 신호 발생 회로의 카오스 출력 파형 및 위상 특성 그래프이다.1 is a block diagram of a chaos signal generation circuit according to the present invention, Figures 2a and 2b is a graph of the chaos output waveform and phase characteristics of the chaos signal generation circuit according to the present invention.

본 발명은 암호화 통신에 사용 가능한 이산형 카오스 신호 발생을 위한 집적회로 구현에 관한 것으로, 연산증폭기와 트랜스콘덕턴스 증폭회로, 샘플앤드홀드회로 등의 NMOS와 PMOS 소자들로만 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the implementation of integrated circuits for generating discrete chaotic signals that can be used for cryptographic communications, and comprises only NMOS and PMOS devices such as operational amplifiers, transconductance amplifier circuits, and sample and hold circuits.

그리고 2상 클럭에 의해 동작되며 입력신호에 따라 카오스 신호 제어가 가능 하며 트랜스콘덕턴스의 바이어스 전압에 따라 가변되는 1차원 이산 시간 카오스 신호 생성 회로이다.And it is operated by the two-phase clock, the chaos signal control is possible according to the input signal, and is a one-dimensional discrete time chaos signal generation circuit that varies according to the bias voltage of the transconductance.

그 구성은 도 1에서와 같이, 비겹침 2상 클럭을 생성하는 2상 클럭 발생 회로(11)와, 카오스 신호 발생을 유도하는 제어단자를 지닌 NAND 게이트와 NMOS, PMOS 능동부하로 이루어지는 비선형 함수회로(13)와, 입력신호와 비선형 함수 출력을 전류신호로 취합하는 트랜스콘덕턴스로 이루어지는 신호 취합 회로(14)와, 신호 취합 회로(14)에서 출력되는 전류신호를 전압신호로 변환하는 전류-전압 변환회로(15)와, 회로 출력을 입력으로 되먹임하기 위한 연산증폭기와 MOS 스위치 및 커패시터로 이루어지는 2개의 샘플 앤드 홀드로 구성된 지연회로(12)를 포함하고 구성되어 이산 시간 전압 모드로 동작 된다.As shown in FIG. 1, the nonlinear functional circuit includes a two-phase clock generation circuit 11 for generating a non-overlapping two-phase clock, a NAND gate having a control terminal for inducing generation of a chaos signal, an NMOS, and a PMOS active load. (13), a signal collecting circuit 14 consisting of a transconductance for collecting the input signal and the nonlinear function output as a current signal, and a current-voltage converting the current signal output from the signal collecting circuit 14 into a voltage signal. And a conversion circuit 15, an operational amplifier for feeding back the circuit output to the input, and a delay circuit 12 composed of two sample and hold consisting of a MOS switch and a capacitor, operating in discrete time voltage mode.

이와 같은 본 발명에 따른 1차원 이산시간 카오스 발생 회로는 수학식 1에서와 같은 카오스 차분 방정식을 구현하는 형태를 취한다.Such a one-dimensional discrete time chaotic generation circuit according to the present invention takes the form of implementing a chaotic difference equation as in Equation (1).

수학식 1에서와 같이, 시각 t에서의 값 x(t)가 비선형 발생 회로 f(ㆍ)의(카오스 상태가 되려면 적어도 하나의 비선형함수가 필요하다) 계수 α와 선형회로 계수 β, 외부 입력 계수 γ에 의하여 다음 시각 t+1의 값 x(t+1)을 결정하고 이 출력 x(t+1)은 출력을 입력으로 귀환시키는 지연회로를 거치면서 이산화된 데이터 형태로 시스템으로 재입력 되어 x(t)로 된다. As in Equation 1, the value x (t) at time t is the coefficient α, the linear circuit coefficient β, and the external input coefficient of the nonlinear generating circuit f (·) (at least one nonlinear function is required to be in the chaotic state). The value x (t + 1) of the next time t + 1 is determined by γ, and this output x (t + 1) is inputted back into the system in the form of discrete data while passing through a delay circuit that returns the output to the input. It becomes (t).

카오스 신호 생성을 위한 회로는 신호 x(t)가 자기 귀환 기능을 갖는 비선형 함수 f(ㆍ)를 거쳐 선형적으로 결합되며 카오스 상태 제어 신호와 입력신호가 입력되는 신호 취합 회로(14)에 전류신호 형태로 받아들여진다.The circuit for generating the chaos signal is a current signal to the signal collection circuit 14 in which the signal x (t) is linearly coupled via a nonlinear function f (·) having a self-feedback function and a chaotic state control signal and an input signal are input. It is accepted in form.

그리고 다시 전류-전압 변환 회로(15)를 거쳐 출력 x(t+1)으로 나오며 이 신호가 다시 2개의 샘플 앤드 홀드 회로로 이루어지는 지연회로(12)를 거치면서 도 2a와 도 2b에서와 같은 특성을 갖는 카오스 신호를 생성하게 된다.The signal is output to the output x (t + 1) through the current-voltage conversion circuit 15 again, and the signal passes through the delay circuit 12 composed of two sample and hold circuits, as shown in FIGS. 2A and 2B. It generates a chaotic signal having a.

이와 같은 본 발명에 따른 카오스 신호 생성 회로의 각 구성 블록들의 상세 구성은 다음과 같다.The detailed configuration of each of the component blocks of the chaotic signal generation circuit according to the present invention is as follows.

먼저, 비선형 함수 회로를 설명한다.First, a nonlinear function circuit will be described.

도 3a와 도 3b는 본 발명에 따른 카오스 신호 발생 회로의 비선형 함수 회로의 상세 구성 및 출력 파형도이다.3A and 3B are detailed configuration and output waveform diagrams of the nonlinear function circuit of the chaotic signal generating circuit according to the present invention.

비선형 함수 회로는 카오스 신호 생성을 위해 필요한 자기귀환 특성의 충분한 비선형성을 지니도록 입,출력 전달 함수가 N자형의 특성을 갖도록 한다.Nonlinear function circuits allow the input and output transfer functions to be N-shaped so as to have sufficient nonlinearity of the autofeedback characteristics needed for chaos signal generation.

2입력 CMOS의 NAND 게이트(31)와 1개의 NMOS 와 1개의 PMOS로 이루어진 회로(32)를 병렬 결합하여 게이트 단자가 공통연결되도록 하여 입력신호(Vi)를 연결한다.The NAND gate 31 of the two-input CMOS and the circuit 32 composed of one NMOS and one PMOS are connected in parallel so that the gate terminals are commonly connected, thereby connecting the input signal Vi.

또한, 출력단에는 NMOS와 PMOS 로 이루어진 능동부하(33)를 연결하여 비선형성의 기울기를 적절히 조절하도록 한다.In addition, the output terminal is connected to the active load 33 consisting of NMOS and PMOS to properly adjust the slope of the non-linearity.

NAND 게이트(31)의 입력단자 중 하나는 제어 단자로서 제어 전압(Vc)이 high 레벨인 경우에는 정상적인 카오스 신호가 생성되고 low 인 경우에는 평형 상태에 있게 된다.One of the input terminals of the NAND gate 31 is a control terminal, where a normal chaos signal is generated when the control voltage Vc is at a high level, and is in equilibrium when it is low.

그리고 신호 취합 회로 및 전류-전압 변환 회로의 상세 구성은 다음과 같다.The detailed configurations of the signal collection circuit and the current-voltage conversion circuit are as follows.

도 4a와 도 4b는 본 발명에 따른 카오스 신호 발생 회로의 신호 취합 회로의 상세 구성도이다.4A and 4B are detailed block diagrams of a signal collecting circuit of the chaotic signal generating circuit according to the present invention.

그리고 도 5a와 도 5b는 본 발명에 따른 카오스 신호 발생 회로의 전류-전압 변환 회로의 상세 구성도이다.5A and 5B are detailed configuration diagrams of the current-voltage conversion circuit of the chaotic signal generating circuit according to the present invention.

신호 취합 회로는 카오스 신호 발생을 위한 충분한 비선형성을 위하여 상태전압 x(t)와 비선형함수를 거친 f(x(t)) 및 입력신호가 선형적으로 결합하게 된다. The signal collection circuit linearly combines the state voltage x (t), f (x (t)) through the nonlinear function, and the input signal for sufficient nonlinearity for generating the chaotic signal.

트랜스콘덕턴스 증폭회로를 거처 전류신호로 변환하여 취합되도록 한다.The transconductance amplifier circuit is converted into a current signal to be collected.

먼저, 비선형함수 회로를 거친 f(x(t))가 (+)단자로 입력되고 (-)단자로 기준 전압(Vref)이 입력되어 제 1 전류 신호(I₁)를 출력하는 제 1 트랜스콘덕턴스 증폭회로(41)와, 상태전압 x(t)가 (+)단자로 입력되고 (-)단자로 기준 전압(Vref)이 입력되어 제 2 전류 신호(I₂)를 출력하는 제 2 트랜스콘덕턴스 증폭회로(42)와, 입력 신호(Vin)가 (+)단자로 입력되고 (-)단자로 기준 전압(Vref)이 입력되어 제 3 전류 신호(I₃)를 출력하는 제 3 트랜스콘덕턴스 증폭회로(43)를 포함하고 구성된다.First, a first transconductor for outputting a first current signal I ₁ by f (x (t)) passing through a nonlinear function circuit is input to the (+) terminal and the reference voltage Vref is input to the (-) terminal. The second transconductor outputs a _second amplifying circuit 41 and a state voltage x (t) to a (+) terminal and a reference voltage (Vref) to a (-) terminal to output a second current signal I ₂ . A third transconductance for outputting a third current signal I ₃ by inputting the amplification circuit 42 and the input signal Vin to the (+) terminal and the reference voltage Vref to the (-) terminal. An amplifier circuit 43 is included and configured.

제 1,2,3 트랜스콘덕턴스 증폭회로(41)(42)(43)는 3개의 NMOS, 2개의 PMOS로 이루어지며 바어이스 전압을 통하여 gm 값을 조절할 수 있게 된다.The first, second, and third transconductance amplifier circuits 41, 42, and 43 are composed of three NMOS and two PMOS, and can adjust the gm value through a bias voltage.

이와 같이 신호 취합 회로에서 입력 신호들이 선형적으로 결합되어 출력되는 출력 전류(Io)는 도 5a의 다시 부귀환 연결의 트랜스콘덕턴스 회로를 통하여 전압 신호로 환원되어 상태값 x(t+1) 값을 가지게 된다.As described above, the output current Io outputted by linearly combining the input signals in the signal collection circuit is reduced to a voltage signal through the transconductance circuit of the negative feedback connection of FIG. 5A to return the state value x (t + 1). Will have

도 5a에서와 같은 전류-전압 변환회로는 선형성 증가를 위하여 도 5b에서와 같은 광역 트랜스콘덕턴스 회로(51)를 사용한다The current-voltage conversion circuit as in FIG. 5A uses the wide area transconductance circuit 51 as in FIG. 5B to increase linearity.

그리고 본 발명에 따른 카오스 신호 발생 회로의 지연 회로 및 비겹침 2상 클럭 발생 회로의 구성은 다음과 같다.The delay circuit and the non-overlapping two-phase clock generation circuit of the chaotic signal generation circuit according to the present invention are as follows.

도 6은 본 발명에 따른 카오스 신호 발생 회로의 지연 회로의 상세 구성도이고, 도 7은 본 발명에 따른 카오스 신호 발생 회로의 비겹침 2상 클럭 발생 회로의 상세 구성도이다.6 is a detailed configuration diagram of a delay circuit of the chaos signal generation circuit according to the present invention, and FIG. 7 is a detailed configuration diagram of a non-overlapping two-phase clock generation circuit of the chaos signal generation circuit according to the present invention.

카오스 신호발생을 위한 지연회로는 도 6에서와 같이, 제 1,2 샘플앤드홀드 회로(61)(62)로 구성되며 각각 2상 비겹칩 클럭에 의해 동작된다.As shown in FIG. 6, the delay circuit for generating the chaos signal is composed of first and second sample and hold circuits 61 and 62, respectively, and is operated by a two-phase non-overlapping chip clock.

각각의 제 1,2 샘플앤드홀드 회로(61)(62)는 2개의 CMOS 연산증폭기와 NMOS 스위치로 이루어진다.Each of the first and second sample and hold circuits 61 and 62 is composed of two CMOS operational amplifiers and an NMOS switch.

NMOS 스위치는 앞단의 연산 증폭기의 출력단과 뒷단의 연산 증폭기의 비반전 단자(+)사이에 구성되고, 뒷단의 연산 증폭기의 비반전 단자(+)의 입력단에는 홀딩 캐패시터(C)가 구성된다.The NMOS switch is configured between the output terminal of the front operational amplifier and the non-inverting terminal (+) of the rear operational amplifier, and the holding capacitor C is formed at the input terminal of the non-inverting terminal (+) of the rear operational amplifier.

즉, 제 1 샘플앤드홀드 회로(61)는 귀환 신호 X(t+1)가 비반전 단자(+)로 입력되는 제 1 연산 증폭기와, 제 1 연산 증폭기의 출력 신호가 비반전 단자(+)로 입력되는 제 2 연산 증폭기와, 상기 제 1 연산 증폭기의 출력단과 제 2 연산 증폭기의 비반전 단자(+)사이에 구성되는 NMOS 스위치와, 제 2 연산 증폭기의 비반전 단자(+)의 입력단에 구성되는 홀딩 캐패시터(C)를 포함하고 구성된다.That is, the first sample and hold circuit 61 includes a first operational amplifier in which the feedback signal X (t + 1) is input to the non-inverting terminal (+), and an output signal of the first operational amplifier in the non-inverting terminal (+). To an input terminal of a non-inverting terminal (+) of the second operational amplifier, an NMOS switch configured between the second operational amplifier inputted to the output terminal of the first operational amplifier and the non-inverting terminal (+) of the second operational amplifier And a holding capacitor (C) configured.

그리고 제 2 샘플앤드홀드 회로(62)는 제 1 샘플앤드홀드 회로(61)의 제 2 연산 증폭기의 출력이 비반전 단자(+)로 입력되는 제 3 연산 증폭기와, 제 3 연산 증폭기의 출력 신호가 비반전 단자(+)로 입력되고 상태전압 x(t)를 출력하는 제 4 연산 증폭기와, 상기 제 3 연산 증폭기의 출력단과 제 4 연산 증폭기의 비반전 단자(+)사이에 구성되는 NMOS 스위치와, 제 4 연산 증폭기의 비반전 단자(+)의 입력단에 구성되는 홀딩 캐패시터(C)를 포함하고 구성된다.The second sample and hold circuit 62 includes a third operational amplifier in which the output of the second operational amplifier of the first sample and hold circuit 61 is input to the non-inverting terminal (+), and the output signal of the third operational amplifier. NMOS switch configured between a fourth operational amplifier inputted to a non-inverting terminal (+) and outputting a state voltage x (t), and an output terminal of the third operational amplifier and a non-inverting terminal (+) of a fourth operational amplifier. And a holding capacitor C configured at an input terminal of the non-inverting terminal + of the fourth operational amplifier.

제 1,2 샘플앤드홀드 회로(61)(62)의 동작을 살펴보면 2개의 연산증폭기는 단위이득의 전압 폴로워(voltage follower)로 작용하며 각각 입력신호와 용량성 부하를 격리시키고 출력회로 사이의 버퍼기능을 한다.Looking at the operation of the first and second sample and hold circuits 61 and 62, the two operational amplifiers act as voltage followers of unity gain, each of which isolates the input signal from the capacitive load and between the output circuits. Functions as a buffer.

입력신호가 앞단의 단위이득의 voltage follower를 통하여 들어오면 구형파 클럭에 의해 동작되는 스위치의 게이트 제어전압이 high일 때 스위치가 on되어 입력신호가 홀딩 캐패시터 C에 충전되고 뒷단의 전압 follower를 통하여 그대로 출력으로 나오고 스위치의 게이트 전압이 low일 경우는 홀딩 캐패시터 C에 충전된 전압이 그대로 유지된다.When the input signal comes through the voltage gainer of the unit gain in the front stage, the switch is turned on when the gate control voltage of the switch operated by the square wave clock is high, and the input signal is charged to the holding capacitor C and outputted as it is through the rear voltage follower. If the gate voltage of the switch is low, the voltage charged to the holding capacitor C is maintained.

여기서, 캐패시터의 구조는 실리콘 기판층상에 폴리 실리콘층을 위치시키는 구조로 형성할 수 있고, 폴리 실리콘층과 제 1 금속 배선층을 적층하는 구조로 형성할 수 있고, 실리콘 기판층상에 제 1,2 폴리 실리콘층을 적층하는 구조로 형성할 수 있다.Here, the capacitor structure may be formed in a structure in which a polysilicon layer is placed on the silicon substrate layer, and may be formed in a structure in which the polysilicon layer and the first metal wiring layer are laminated, and the first and second poly on the silicon substrate layer. It can be formed in a structure in which a silicon layer is laminated.

카오스 신호 생성 회로의 지연소자로 사용되는 제 1,2 샘플앤드홀드 회로(61)(62)의 동작을 위해서는 겹치지 않는(non-overlapping) 2상 클럭이 필요하 다.Non-overlapping two-phase clocks are required for the operation of the first and second sample and hold circuits 61 and 62 which are used as delay elements of the chaotic signal generation circuit.

이러한 2상 클럭 구현을 위하여 도 7에서와 같이 40개의 인버터단을 직렬로 연결하여 충분한 마진을 지닌, 비겹침 2상 구형파 클럭 파형 발생 회로를 사용한다.In order to implement such a two-phase clock, as shown in FIG. 7, 40 inverter stages are connected in series to use a non-overlapping two-phase square wave clock waveform generation circuit having sufficient margin.

이와 같은 본 발명에 따른 카오스 신호 생성 회로는 NMOS와 PMOS 소자들로만 회로를 구성하여 집적화에 유리하고, 생성된 신호간의 독립성과 고도의 안전성을 제공한다.Such a chaos signal generation circuit according to the present invention is advantageous in the integration by configuring the circuit only of the NMOS and PMOS elements, and provides independence and high safety between the generated signals.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

도 1은 본 발명에 따른 카오스 신호 발생 회로의 구성 블록도1 is a block diagram of a chaotic signal generation circuit according to the present invention

도 2a와 도 2b는 본 발명에 따른 카오스 신호 발생 회로의 카오스 출력 파형 및 위상 특성 그래프2A and 2B are graphs of chaotic output waveforms and phase characteristics of a chaotic signal generating circuit according to the present invention.

도 3a와 도 3b는 본 발명에 따른 카오스 신호 발생 회로의 비선형 함수 회로의 상세 구성 및 출력 파형도3A and 3B are detailed configuration and output waveform diagrams of the nonlinear function circuit of the chaotic signal generating circuit according to the present invention.

도 4a와 도 4b는 본 발명에 따른 카오스 신호 발생 회로의 신호 취합 회로의 상세 구성도4A and 4B are detailed configuration diagrams of a signal collecting circuit of a chaotic signal generating circuit according to the present invention.

도 5a와 도 5b는 본 발명에 따른 카오스 신호 발생 회로의 전류-전압 변환 회로의 상세 구성도5A and 5B are detailed configuration diagrams of a current-voltage conversion circuit of a chaotic signal generation circuit according to the present invention.

도 6은 본 발명에 따른 카오스 신호 발생 회로의 지연 회로의 상세 구성도6 is a detailed configuration diagram of a delay circuit of the chaotic signal generation circuit according to the present invention.

도 7은 본 발명에 따른 카오스 신호 발생 회로의 비겹침 2상 클럭 발생 회로의 상세 구성도7 is a detailed configuration diagram of a non-overlapping two-phase clock generation circuit of the chaotic signal generation circuit according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

11. 2상 클럭 발생 회로 12. 지연 회로11. Two-phase clock generator circuit 12. Delay circuit

13. 비선형 함수 회로 14. 신호 취합 회로13. Nonlinear Function Circuit 14. Signal Collection Circuit

15. 전류-전압 변환 회로15. Current-to-voltage conversion circuit

Claims

A two phase clock generation circuit for generating a nonoverlapping two phase clock;

A nonlinear function circuit having a control terminal for inducing generation of a chaotic signal;

A signal collecting circuit comprising a transconductance for collecting an input signal and a nonlinear function output as a current signal;

A current-voltage conversion circuit for converting the current signal output from the signal collection circuit into a voltage signal;

And a delay circuit comprising an operational amplifier for feeding back the circuit output to the input and two sample and hold circuits.

The nonlinear function circuit of claim 1, wherein

A NAND gate of a two-input CMOS and a gate of a circuit composed of one NMOS and one PMOS are commonly connected to the input terminal Vi,

A chaotic signal generation circuit characterized in that an active load consisting of an NMOS and a PMOS for adjusting the slope of nonlinearity is configured at an output terminal.

The chaos of claim 2, wherein a normal chaotic signal is generated when the control voltage Vc input to the control terminal of the NAND gate of the two-input CMOS is at a high level, and maintains an equilibrium state when the control voltage Vc is high. Signal generation circuit.

The signal collection circuit of claim 1,

First transconductance amplification that f (x (t)) through nonlinear function circuit is input to (+) terminal and reference voltage (Vref) is input to (-) terminal to output first current signal (I ₁ ) Circuits,

A second transconductance amplifier circuit for outputting a second current signal I ₂ by inputting a state voltage x (t) to a positive terminal and a reference voltage Vref to a negative terminal;

And a third transconductance amplifying circuit for inputting the input signal Vin to the (+) terminal and the reference voltage Vref to the (-) terminal to output the third current signal I ₃ . Chaotic signal generation circuit characterized by.

5. The chaos signal generating circuit according to claim 4, wherein the first, second and third transconductance amplifier circuits each comprise three NMOS and two PMOS, and the gm value is adjusted through a bias voltage.

5. The output current Io of the fourth, second and third transconductance amplification circuits, which is linearly coupled and output, is reduced to a voltage signal through a wide area transconductance circuit of a negative feedback connection to generate a state value. A chaos signal generation circuit characterized by having a value of x (t + 1).

The method of claim 1, wherein the delay circuit,

And a first and second sample and hold circuits connected in series with each other to perform a delay operation by a two-phase non-overlapping chip clock.

The method of claim 7, wherein the first sample and hold circuit,

A first operational amplifier in which the returned signal X (t + 1) is input to the non-inverting terminal (+), a second operational amplifier in which the output signal of the first operational amplifier is input to the non-inverting terminal (+), and the second And an NMOS switch configured between the output terminal of the first operational amplifier and the non-inverting terminal (+) of the second operational amplifier, and a holding capacitor (C) configured at the input terminal of the non-inverting terminal (+) of the second operational amplifier. Chaos signal generation circuit characterized in that the.

The method of claim 7, wherein the second sample and hold circuit,

A third operational amplifier in which the output of the second operational amplifier of the first sample and hold circuit is input to the non-inverting terminal (+), and the output signal of the third operational amplifier are input to the non-inverting terminal (+) and the state voltage x ( a fourth operational amplifier outputting t), an NMOS switch configured between the output terminal of the third operational amplifier and the non-inverting terminal (+) of the fourth operational amplifier, and the non-inverting terminal (+) of the fourth operational amplifier. Chaotic signal generation circuit comprising a holding capacitor (C) configured at the input terminal.