KR20090070741A - Method for manufacturing cmos image sensor - Google Patents

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Abstract

A method for manufacturing a CMOS image sensor is provided to reduce a leakage current by preventing junction between an n type plug and a p type well by controlling a size of a mask pattern. A first photo diode(20) is formed in a semiconductor substrate(10). An epitaxial layer(30) is formed on a semiconductor substrate including the first photo diode. A first ion is implanted to a plug region by using a first mask pattern to form the plug connected to the first photo diode. A second ion is implanted to a well diffusion region by using a second mask pattern to form the well for isolating a side device in the epitaxial layer. The second photo diode is formed in the epitaxial layer. The n type ion is implanted to the semiconductor substrate by using the mask pattern formed on the semiconductor substrate.

Description

씨모스 이미지 센서의 제조방법{Method for manufacturing CMOS image sensor}Method for manufacturing CMOS image sensor

본 발명은 반도체 소자에 관한 것으로서, 특히 수직형 씨모스 이미지 센서의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a vertical CMOS image sensor.

일반적으로 이미지 센서는 광학 영상(optical image)를 전기 신호로 변환시키는 반도체 소자이다. In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal.

이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 분류될 수 있다.The image sensor may be broadly classified into a charge coupled device (CCD) and a complementary metal oxide semiconductor (CMOS) image sensor.

씨모스 이미지 센서는, 주변회로인 제어 회로(Control Circuit) 및 신호 처리 회로(Signal Processing Circuit)를 동시에 집적할 수 있는 CMOS 기술을 이용하여 픽셀수 만큼의 MOS 트랜지스터를 만들고 이를 통해 출력(Output)을 검출하는 스위칭 방식을 채용한다.CMOS image sensor uses CMOS technology that can integrate control circuit and signal processing circuit which are peripheral circuits at the same time to make as many MOS transistors as the number of pixels. A switching method for detecting is employed.

CMOS 이미지 센서는 포토다이오드(Photo Diode) 및 복수의 MOS 트랜지스터로 구성되며, 기본적으로 이미지 센서 칩의 전후로부터 입사되는 빛 즉, 가시광선을 전기적 신호로 변환하여 영상화한다. The CMOS image sensor is composed of a photo diode and a plurality of MOS transistors, and basically converts light incident from front and rear of the image sensor chip, that is, visible light, into an electrical signal to image.

최근에는 수평형 구조와 달리 하나의 픽셀에서 다양한 컬러를 구현할 수 있는 수직형 포토다이오드 갖는 수직형 이미지센서(vertical image sensor)가 널리 사용되고 있다.Recently, a vertical image sensor having a vertical photodiode capable of realizing various colors in one pixel is widely used, unlike a horizontal structure.

도 1은 종래 수직형 씨모스 이미지 센서의 제조를 설명하기 위한 공정 단면도이다.1 is a cross-sectional view illustrating a manufacturing of a conventional vertical CMOS image sensor.

도 1을 참조하면, p형 반도체 기판(1)에 패터닝(patterning) 공정을 통해 녹색 포토다이오드(green photo diode)(2)를 형성한다. 즉, 반도체 기판(1) 상에 포토레지스트 패턴을 형성하고 그를 이용한 이온 주입을 통해 녹색 포토다이오드(2)를 형성한다. 그리고, 포토레지스트 패턴을 제거한다.Referring to FIG. 1, a green photodiode 2 is formed on a p-type semiconductor substrate 1 through a patterning process. That is, the photoresist pattern is formed on the semiconductor substrate 1 and the green photodiode 2 is formed by ion implantation using the photoresist pattern. Then, the photoresist pattern is removed.

이어, 소정 두께로 p형 에피층(3)을 성장시킨 후에 소자 분리를 위해 STI(Shallow Trench Isolation)과 같은 소자 분리막(4)을 소자 분리 영역에 형성한다.Subsequently, after the p-type epitaxial layer 3 is grown to a predetermined thickness, a device isolation film 4 such as shallow trench isolation (STI) is formed in the device isolation region for device isolation.

소자 분리막(4)이 형성된 후에 다시 패터닝 공정을 통해 p형 이온을 에피층(3)에 주입한다. 이는 녹색 포토다이오드(2)와 이후에 형성될 청색 포토다이오드(6) 사이에 베리어(barrier)를 형성하기 위한 것이다.After the device isolation layer 4 is formed, p-type ions are implanted into the epitaxial layer 3 again through a patterning process. This is for forming a barrier between the green photodiode 2 and the blue photodiode 6 to be formed later.

또한, p형 이온을 주입하여 측면 소자 분리를 위한 p-웰(p-well)(6)을 형성한다. In addition, p-type ions are implanted to form a p-well 6 for side device isolation.

상기한 공정들이 완료한 후에, 패터닝 공정을 통해 청색 포토다이오드(6)와 플러그(7)를 형성한다. 여기서, n형의 플러그(7)를 형성한다. After the above processes are completed, the blue photodiode 6 and the plug 7 are formed through a patterning process. Here, the n-type plug 7 is formed.

한편, 반도체 기판의 논리 소자 영역 상에 게이트 산화막(gate oxide)을 증 착한 후에 그 게이트 산화막 상에 게이트 폴리(gate poly)를 형성한다. 그리고, 그 게이트 폴리에 인접한 기판 내에 소스/드레인을 형성한다. 그에 따라, 논리 소자 영역에 하나의 트랜지스터를 형성한다. 상기에서 플러그(7)는 포토다이오드와 트랜지스터의 소스/드레인을 연결하기 위한 것이다.On the other hand, after the gate oxide film is deposited on the logic element region of the semiconductor substrate, a gate poly is formed on the gate oxide film. A source / drain is then formed in the substrate adjacent the gate poly. Thus, one transistor is formed in the logic element region. The plug 7 is for connecting the photodiode and the source / drain of the transistor.

상기와 같은 종래의 수직형 씨모스 이미지 센서에서 n형 플러그(7)와 소자 분리를 위한 p-웰(6)이 하나의 부가적인 접합(junction)을 형성한다. 결국 종래 기술에서는 플러그(7)와 소자 분리를 위해 주입된 이온 간의 접합으로 인하여 누설 전류가 증가하는 문제가 발생하였다.In the conventional vertical CMOS image sensor as described above, the n-type plug 7 and the p-well 6 for device isolation form an additional junction. As a result, in the prior art, the leakage current increases due to the junction between the plug 7 and the implanted ions for device isolation.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 부가적인 접합에 의한 누설 특성을 개선하는데 적당한 씨모스 이미지 센서의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a CMOS image sensor suitable for improving leakage characteristics by additional bonding.

본 발명의 또다른 목적은 수직형 이미지 센서에서 포토다이오드와 트랜지스터를 연결하는 플러그가 주변의 p형 웰과 함께 부가적인 접합을 형성하는 것을 방지하기 위한 씨모스 이미지 센서의 제조 방법을 제공하는 데 있다.It is another object of the present invention to provide a method of manufacturing a CMOS image sensor for preventing a plug connecting a photodiode and a transistor from forming a further junction with a peripheral p-type well in a vertical image sensor. .

본 발명의 또다른 목적은 수직형 이미지 센서에서 마스크 패턴을 조절하여 부가적인 접합이 형성되지 않도록 해주는 씨모스 이미지 센서의 제조 방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of manufacturing a CMOS image sensor that adjusts a mask pattern in a vertical image sensor so that no additional junction is formed.

상기한 목적을 달성하기 위한 본 발명에 따른 씨모스 이미지 센서 제조 방법의 특징은, 반도체 기판에 제1포토다이오드를 형성하는 단계; 상기 제1포토다이오드를 포함하는 상기 반도체 기판 상에 에피층을 형성하는 단계; 상기 제1포토다이오드와 연결되는 플러그를 형성하기 위해, 제1마스크 패턴을 이용하여 플러그 영역에 제1이온을 주입하는 단계; 상기 에피층에 측면 소자 분리를 위한 웰을 형성하기 위해, 제2마스크 패턴을 이용하여 상기 웰 확산 영역에 제2이온을 주입하는 단계; 그리고 상기 에피층에 제2포토다이오드를 형성하는 단계로 이루어지는 것이다.Features of the CMOS image sensor manufacturing method according to the present invention for achieving the above object comprises the steps of: forming a first photodiode on a semiconductor substrate; Forming an epitaxial layer on the semiconductor substrate including the first photodiode; Implanting a first ion into a plug region using a first mask pattern to form a plug connected to the first photodiode; Implanting a second ion into the well diffusion region using a second mask pattern to form a well for side device isolation in the epitaxial layer; And forming a second photodiode on the epitaxial layer.

바람직하게, 상기 제1포토다이오드를 형성하는 단계는, 상기 반도체 기판 상에 형성된 마스크 패턴을 이용하여 n형 이온을 상기 반도체 기판에 주입하는 단계를 포함한다.The forming of the first photodiode may include implanting n-type ions into the semiconductor substrate using a mask pattern formed on the semiconductor substrate.

바람직하게, 상기 플러그 영역에 제1이온을 주입하는 단계에서 상기 제1이온은 n형 이온이고, 상기 웰 확산 영역에 제2이온을 주입하는 단계에서 상기 제2이온은 p형 이온일 수 있다.Preferably, the first ion is an n-type ion in the step of injecting a first ion into the plug region, and the second ion is a p-type ion in the step of injecting a second ion into the well diffusion region.

바람직하게, 상기 제1마스크 패턴과 상기 제2마스크 패턴을 형성함에 있어서, 상기 플러그의 사이즈와 상기 웰 확산 영역을 위한 상기 제2이온의 주입량을 고려하여 상기 플러그와 상기 웰 확산 영역이 일정 간격을 두고 형성되도록 상기 제1마스크 패턴과 상기 제2마스크 패턴의 폭 사이즈를 조절한다.Preferably, in forming the first mask pattern and the second mask pattern, the plug and the well diffusion region may have a predetermined interval in consideration of the size of the plug and the injection amount of the second ion for the well diffusion region. The width size of the first mask pattern and the second mask pattern is adjusted to be formed.

본 발명에 따르면, 마스크 패턴의 크기를 조절하여 n형의 플러그와 p형의 웰 간의 접합이 형성되는 것을 방지해준다. 그에 따라, pn접합에 의한 전계를 줄여주 기 때문에 불필요한 누설 전류 발생이 줄어든다. 결국, 양질의 센서 특성을 얻을 수 있다는 장점이 있다.According to the present invention, the size of the mask pattern is adjusted to prevent the junction between the n-type plug and the p-type well. As a result, an unnecessary leakage current is reduced because the electric field caused by the pn junction is reduced. As a result, there is an advantage that high quality sensor characteristics can be obtained.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

이하, 첨부한 도면을 참조하여 본 발명에 따른 씨모스 이미지 센서 제조 방법의 바람직한 실시 예를 자세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the CMOS image sensor manufacturing method according to the present invention.

본 발명에서는 p-웰을 형성하기 위해 p형 이온 주입에 사용되는 마스크를 단단히 조절한다. 이를 구현하기 위한 씨모스 이미지 센서의 제조 절차를 상세히 설명하면 다음과 같다. In the present invention, the mask used for p-type ion implantation is tightly controlled to form a p-well. Hereinafter, a manufacturing process of the CMOS image sensor for implementing the same will be described in detail.

도 2a 내지 2f는 본 발명에 따른 씨모스 이미지 센서 제조 방법의 공정 단면도이다.2A to 2F are cross-sectional views of a method of manufacturing a CMOS image sensor according to the present invention.

도 2a에 도시된 바와 같이, p형 반도체 기판(10) 상에 제1포토다이오드(20)를 형성하기 위한 제1마스크 패턴(11)을 형성하고, 제1마스크 패턴을 이용하여 n형 이온을 주입함으로써 제1포토다이오드(20)를 형성한다. 예로써, 녹색 포토다이오드(green photo diode)(20)를 형성한다. As shown in FIG. 2A, the first mask pattern 11 for forming the first photodiode 20 is formed on the p-type semiconductor substrate 10, and n-type ions are formed using the first mask pattern. By injection, the first photodiode 20 is formed. As an example, a green photo diode 20 is formed.

이어, 도 2b에 도시된 바와 같이, 기판(10)에 소정 두께로 p형 에피층(30)을 성장시킨 후에 소자 분리막(40)의 형성을 위한 제2마스크 패턴(41)을 형성하고, 그 제2마스크 패턴(41)을 이용하여 소자 분리 영역에 소자 분리막(40)을 형성한다. 여기서, 소자 분리막(40)은 소자 분리를 위해 절연물을 충진하여 형성되는 STI(Shallow Trench Isolation)인 것이 바람직하다. Subsequently, as shown in FIG. 2B, after the p-type epitaxial layer 30 is grown to a predetermined thickness on the substrate 10, a second mask pattern 41 for forming the device isolation layer 40 is formed. The device isolation layer 40 is formed in the device isolation region using the second mask pattern 41. Here, the device isolation layer 40 is preferably a shallow trench isolation (STI) formed by filling an insulator for device isolation.

도 2c에 도시된 바와 같이, 소자 분리막(40)이 형성된 후에 제3마스크 패턴(51)을 형성하고, 그 제3마스크 패턴(51)을 이용하여 p형 이온을 에피층(30)에 주입한다. 그리하여, 제1포토다이오드(20)와 이후에 형성되는 제2포토다이오드(60) 사이의 베리어(barrier)(50)를 형성한다. 일 예로, 베리어(50)를 형성하기 위한 붕소(boron) 이온을 에피층(30)에 주입한다. 한편, 상기 제3마스크 패턴(51)의 형성시에는 이후에 형성될 플러그(60)의 사이즈(size)를 고려하여 마스크 패턴 폭을 조절한다. 상기 제3마스크 패턴(51)의 사이즈(size) 즉, 폭을 조절함으로써 n형의 플러그(60)와 p형 웰(70)에 의한 접합의 형성을 방지한다.As shown in FIG. 2C, after the isolation layer 40 is formed, a third mask pattern 51 is formed, and p-type ions are implanted into the epitaxial layer 30 using the third mask pattern 51. . Thus, a barrier 50 is formed between the first photodiode 20 and the second photodiode 60 formed thereafter. For example, boron ions for forming the barrier 50 are implanted into the epi layer 30. Meanwhile, when the third mask pattern 51 is formed, the mask pattern width is adjusted in consideration of the size of the plug 60 to be formed later. Formation of the junction by the n-type plug 60 and the p-type well 70 is prevented by adjusting the size, that is, the width, of the third mask pattern 51.

한편, 제3마스크 패턴(51)을 형성함에 있어서, 에피층(30)에 주입될 p형 이온이 측면으로 확산되는 특성을 더 고려한다. 그에 따라, 제3마스크 패턴(51)를 형성함에 있어서, 플러그(60)의 사이즈(size)와 함께 에피층(30)에 주입될 p형 이온의 주입량도 고려한다. 즉, p형 이온 주입에 의해 p형의 분리 영역(즉, p형 웰(70) 영역)이 n형 플러그(60) 영역으로 측면 확산되더라도 pn접합의 전계가 최소가 되도록 제3마스크 패턴(51)을 조절한다. On the other hand, in forming the third mask pattern 51, the p-type ions to be injected into the epitaxial layer 30 is further considered in the characteristic of diffusion. Accordingly, in forming the third mask pattern 51, the amount of p-type ions to be injected into the epitaxial layer 30 along with the size of the plug 60 is also considered. That is, even if the p-type isolation region (ie, the p-type well 70 region) is laterally diffused into the n-type plug 60 region by the p-type ion implantation, the third mask pattern 51 so that the electric field of the pn junction is minimized. ).

특히, 도 2d에 도시된 바와 같이, 본 발명에서는 이온 주입에 의해 측면 확 산 특성을 가지는 p-웰(70) 형성 이전에 n형 플러그(60)를 먼저 형성한다. 즉, n형 플러그를 형성하기 위한 제4마스크 패턴(61)을 형성하고, 그 제4마스크 패턴(61)을 이용하여 n형 이온을 주입한다. 그리하여 하부의 제1포토다이오드(20)의 신호를 전달하기 위한 플러그(70)가 형성된다.In particular, as shown in FIG. 2D, the n-type plug 60 is first formed before the p-well 70 having side diffusion characteristics by ion implantation. That is, a fourth mask pattern 61 for forming an n-type plug is formed, and n-type ions are implanted using the fourth mask pattern 61. Thus, a plug 70 for transmitting a signal of the lower first photodiode 20 is formed.

이어, 도 2e에 도시된 바와 같이, 측면 소자 분리를 위한 제5마스크 패턴(71)을 형성하고, 그 제5마스크 패턴(71)을 이용하여 p형 이온을 주입한다. 그리하여 측면 소자 분리를 위한 p-웰(p-well)(70)을 형성한다. 일 예로, p-웰(70)을 형성하기 위한 붕소(boron) 이온을 베리어(50)에 주입한다. Next, as shown in FIG. 2E, a fifth mask pattern 71 is formed to separate side elements, and p-type ions are implanted using the fifth mask pattern 71. Thus, a p-well 70 is formed for side element isolation. For example, boron ions for forming the p-well 70 are implanted into the barrier 50.

상기에서, n형 플러그(60)와 p-웰(70)의 pn접합으로 인하여 형성되는 전계가 최소가 되도록, 제3 내지 5 마스크 패턴들(51,61,71)의 폭을 조절한다. 특히, 플러그(60)의 사이즈 및 그 플러그(60) 이후에 형성되는 p-웰(70)을 위한 이온의 주입량을 함께 고려하여, n형 플러그(60)와 p-웰(70)이 일정 간격을 두고 형성되도록 제4 및 5 마스크 패턴(61,71)의 폭 사이즈를 조절한다.In the above, the widths of the third to fifth mask patterns 51, 61, and 71 are adjusted to minimize the electric field formed by the pn junction between the n-type plug 60 and the p-well 70. In particular, considering the size of the plug 60 and the amount of implantation of ions for the p-well 70 formed after the plug 60, the n-type plug 60 and the p-well 70 are spaced at regular intervals. The width sizes of the fourth and fifth mask patterns 61 and 71 are adjusted so as to be formed.

상기한 공정들이 완료한 후에, 도 2f에 도시된 바와 같이, 다른 포토다이오드의 형성을 위한 제6마스크 패턴(81)을 형성하고, 그 제6마스크 패턴(81)을 이용하여 n형 이온을 베리어(50)에 주입함으로써 제2포토다이오드(80)를 형성한다. 일 예로, 제2포토다이오드(80)를 형성하기 위한 인(phosphorus) 이온을 주입한다. After the above processes are completed, as shown in FIG. 2F, a sixth mask pattern 81 for forming another photodiode is formed, and the sixth mask pattern 81 is used to barrier n-type ions. The second photodiode 80 is formed by injecting into 50. For example, phosphorus ions for forming the second photodiode 80 are implanted.

한편, 반도체 기판(10)의 논리 소자 영역 상에 게이트 산화막(gate oxide)을 증착한 후에 그 게이트 산화막 상에 게이트 폴리(gate poly)를 형성한다. 그리고, 그 게이트 폴리에 인접한 기판 내에 소스/드레인을 형성한다. 그에 따라, 논리 소 자 영역에 하나의 트랜지스터를 형성한다. On the other hand, after the gate oxide is deposited on the logic element region of the semiconductor substrate 10, a gate poly is formed on the gate oxide. A source / drain is then formed in the substrate adjacent the gate poly. As a result, one transistor is formed in the logic element region.

상기에서 형성된 n형 플러그(60)는 제1포토다이오드(20)를 트랜지스터의 소스/드레인에 연결하기 위한 것이다.The n-type plug 60 formed above is for connecting the first photodiode 20 to the source / drain of the transistor.

한편, 상기에서는 제1포토다이오드(20)와 제2포토다이오드(60) 사이의 베리어(barrier)(50)가 구비되는 경우의 예를 설명한 것이다. 그러나, 상기 베리어(50)가 하나의 에피층으로써 간주될 수도 있을 것이다. 그에 따라 본 발명에서는 반도체 기판(10) 상에 에피층(20)이 형성된 이후에, 제1포토다이오드(2)와 연결되는 플러그(60)가 형성될 수 있다.In the above description, an example in which a barrier 50 between the first photodiode 20 and the second photodiode 60 is provided will be described. However, the barrier 50 may be considered as one epi layer. Accordingly, in the present invention, after the epi layer 20 is formed on the semiconductor substrate 10, a plug 60 connected to the first photodiode 2 may be formed.

이어서, 에피층(20)에 측면 소자 분리를 위한 p-웰(70)을 형성할 수 있다.Subsequently, the p-well 70 may be formed in the epi layer 20 to separate the side devices.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to the present invention. Should be interpreted as being included in.

도 1은 종래 수직형 씨모스 이미지 센서의 제조를 설명하기 위한 공정 단면도.1 is a cross-sectional view for explaining the manufacture of a conventional vertical CMOS image sensor.

도 2a 내지 2f는 본 발명에 따른 씨모스 이미지 센서 제조 방법의 공정 단면도.2A to 2F are cross-sectional views of a CMOS image sensor manufacturing method according to the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 반도체 기판 20 : 제1포토다이오드(green)10: semiconductor substrate 20: first photodiode (green)

30 : 에피층 40 : 소자 분리막 30: epilayer 40: device isolation film

50 : 베리어(barrier) 60 : n형 플러그50: barrier 60: n-type plug

70 : p-웰 80 : 제2포토다이오드(blue)70: p-well 80: second photodiode (blue)

11, 41, 51, 61, 71, 81 : 마스크 패턴11, 41, 51, 61, 71, 81: mask pattern

Claims (5)

반도체 기판에 제1포토다이오드를 형성하는 단계;Forming a first photodiode on the semiconductor substrate; 상기 제1포토다이오드를 포함하는 상기 반도체 기판 상에 에피층을 형성하는 단계;Forming an epitaxial layer on the semiconductor substrate including the first photodiode; 상기 제1포토다이오드와 연결되는 플러그를 형성하기 위해, 제1마스크 패턴을 이용하여 플러그 영역에 제1이온을 주입하는 단계;Implanting a first ion into a plug region using a first mask pattern to form a plug connected to the first photodiode; 상기 에피층에 측면 소자 분리를 위한 웰을 형성하기 위해, 제2마스크 패턴을 이용하여 상기 웰 확산 영역에 제2이온을 주입하는 단계;Implanting a second ion into the well diffusion region using a second mask pattern to form a well for side device isolation in the epitaxial layer; 상기 에피층에 제2포토다이오드를 형성하는 단계로 이루어지는 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.And forming a second photodiode in the epitaxial layer. 제 1 항에 있어서, 상기 제1포토다이오드를 형성하는 단계는,The method of claim 1, wherein the forming of the first photodiode comprises: 상기 반도체 기판 상에 형성된 마스크 패턴을 이용하여 n형 이온을 상기 반도체 기판에 주입하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.And implanting n-type ions into the semiconductor substrate using a mask pattern formed on the semiconductor substrate. 제 1 항에 있어서, 상기 플러그 영역에 제1이온을 주입하는 단계에서, 상기 제1이온은 n형 이온인 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.The method of claim 1, wherein in the injecting of the first ion into the plug region, the first ion is an n-type ion. 제 1 항에 있어서, 상기 웰 확산 영역에 제2이온을 주입하는 단계에서, 상기 제2이온은 p형 이온인 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.The method of claim 1, wherein in the implanting of the second ion into the well diffusion region, the second ion is a p-type ion. 제 1 항에 있어서, 상기 제1마스크 패턴과 상기 제2마스크 패턴을 형성함에 있어서, 상기 플러그의 사이즈와 상기 웰 확산 영역을 위한 상기 제2이온의 주입량을 고려하여 상기 플러그와 상기 웰 확산 영역이 일정 간격을 두고 형성되도록 상기 제1마스크 패턴과 상기 제2마스크 패턴의 폭 사이즈를 조절하는 것을 특징으로 하는 씨모스 이미지 센서 제조 방법.The method of claim 1, wherein in forming the first mask pattern and the second mask pattern, the plug and the well diffusion region may be formed in consideration of a size of the plug and an injection amount of the second ion for the well diffusion region. And controlling the width size of the first mask pattern and the second mask pattern to be formed at a predetermined interval.
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* Cited by examiner, † Cited by third party
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