KR20090066653A - 3d electronic packaging structure having a conductive support substrate - Google Patents

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밍-치 유
창-안 유엔
찬-옌 초우
코우-닝 치앙
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어드벤스드 칩 엔지니어링 테크놀로지, 인크.
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Abstract

A 3D electronic packaging structure having a conductive supporting substrate is provided to improve electrical performance of an electronic element by performing a signal transmitting function and a grounding terminal function. An electronic packaging structure includes a conductive supporting substrate(320), a charging area, signal contacts(320c, 325), and signal channels(320a, 320b). An electronic element(301) is arranged on a surface of the conductive supporting substrate. The area of the conductive supporting substrate is bigger than or equal to or smaller than the area of the electronic element. The charging area is formed around the electric element. One or more via hole(311) is formed in the inside of the charging area. The via hole or a hole is filled with a conductive material. A surface of the charging area is connected with the conductive supporting substrate through a signal. The signal contacts are formed at one or more side of the electronic packaging structure. A surface area of the signal contact is larger than or equal to or smaller than an upper surface area of the electronic element. The signal channels are formed at one or more side of the electronic packaging structure. The signal channels are connected with the signal contacts in order to form channels.

Description

전도성 지지 기판을 갖는 3Ｄ 전자 패키징 구조체{3D Electronic Packaging Structure Having a Conductive Support Substrate}3D Electronic Packaging Structure Having a Conductive Support Substrate}

본 발명은 전자 패키징 구조체에 관한 것으로, 더욱 상세하게는 유닛의 양측 상에서 신호 콘택을 통해 멀티-칩 적층을 획득할 수 있는 전도성 지지 기판을 갖는 패키징 유닛에 관한 것이다.The present invention relates to an electronic packaging structure, and more particularly to a packaging unit having a conductive support substrate capable of obtaining a multi-chip stack via signal contacts on both sides of the unit.

전자 제품의 기능 및 애플리케이션에 대한 요구가 빠르게 증가함에 따라, 패키징 기술은 아주 높은 밀도로, 소형화 및 단일 칩에서 멀티-칩으로, 그리고, 2D에서 3D로 계속적으로 발전한다. 결과적으로 현재 설계, 제조 및 사용되는 재료에 있어서 종래의 패키징과는 확실히 다른 웨이퍼 레벨의 패키지, 3D 패키지, 멀티-칩 패키지 및 시스템 인 패키지(System In Package, SIP)와 같은 발전된 패키징 구조체(즉, 매우 높은 밀도의 패키징 형태)가 있다. 가장 이상적인 경우는 시스템-온-칩(System-on-Chip, SoC)인 단일의 실리콘 칩에 모든 회로를 수용하는 것이다. 그러나, 기술적 어려움 외에도, 항상 복잡한 회로 기능을 단일 칩에 집적하는 것은 칩 크기를 늘이며, 칩 제조 공정을 복잡하게 하며, 감소된 수율과 증가된 비용을 야기한다. 따라서, SoC 기술에 비하여, 소형 크기, 고주파수, 고속, 짧은 생산 주기 및 저비용을 강조하는 SIP 가 상기 목적을 실현하고 다양한 회로 기능을 칩에 집적하기 위한 바람직한 방법이다. 상이한 애플리케이션에서의 요구 조건에 따라, 패키징은 멀티-칩 모듈(Multi-Chip Module, MCM), 멀티-칩 패키지(Multi-Chip Package, MCP), 및 패키징 면적을 더욱 효율적으로 감소시키고 또한 적층된 패키지의 두께와 무게 모두를 절감할 수 있도록 얇은 칩을 사용하는 멀티칩을 갖는 3D 적층 패키징 구조체로 분류될 수 있다. 따라서, 발전된 패키징 구조체를 위한 경박단소의 요구 조건이 달성될 수 있다.As the demand for electronics' functionality and applications grows rapidly, packaging technologies continue to evolve at very high density, miniaturization and single chip to multi-chip, and from 2D to 3D. As a result, advanced packaging structures such as wafer-level packages, 3D packages, multi-chip packages, and System In Packages (SIPs) that differ significantly from conventional packaging in materials currently being designed, manufactured, and used (i.e., Very high density packaging). The ideal case would be to house all the circuits on a single silicon chip, a System-on-Chip (SoC). However, in addition to technical difficulties, always integrating complex circuit functions on a single chip increases chip size, complicates the chip manufacturing process, and results in reduced yields and increased costs. Therefore, compared to SoC technology, SIP, which emphasizes small size, high frequency, high speed, short production cycle, and low cost, is a preferred method for realizing the above object and integrating various circuit functions on the chip. Depending on requirements in different applications, packaging reduces multi-chip modules (MCM), multi-chip packages (MCP), and packaging area more efficiently and also stacks packages It can be classified as a 3D stacked packaging structure with multichips using thin chips to save both thickness and weight. Thus, the requirements of light and thin for advanced packaging structures can be achieved.

팬-아웃(fan-out) 웨이퍼-레벨 패키징 구조체 및 그 공정은 대만 등록 특허 제 5,431,255호에 도 1에 도시된 바와 같이 개시되며, 몰딩 재료(14)가 칩(12)의 양측 및 하부에 있으며, 전도층(6)의 구조체를 형성하는데 사용되는 절연층 패턴(8)은 칩(12)과 패키징 재료(14) 위에 분포되고, 보호 마스킹층(4)이 패키지의 표면상에 코팅된다. 제1 전도성 범프(10)는 I/O 팬-아웃을 획득하기 위하여 상기 구조체에서 전도층을 통해 제2 전도성 범프(18)에 도달한다. 또한, 상기 패키징 구조체의 제조 방법이 이 특허에 개시된다. 방법은 다음을 포함한다: 1) 마스킹층(캐리어)이 기판상에 코팅된다; 2) 상기 마스킹층이 패터닝되어 기판의 일부를 노출하며, 전도성 패턴이 상기 마스킹층의 일부와 노출된 기판 위에 형성된다; 3) 절연층 패턴이 상기 마스킹층의 상부와 상기 전도층 패턴의 상부에 형성되며, 상기 전도층 패턴의 일부가 노출된다; 4) 칩은 신호 연결을 위하여 상기 제1 전도성 범 프를 이용하여 상기 노출된 전도층 패턴에 연결된다; 5) 상기 패키징 재료가 상기 칩 상에 형성되고, 상기 기판은 이후에 제거된다; 6) 상기 제2 전도성 범프는 상기 노출된 전도성 패턴 상에 형성되어 배치되고, 패키징 유닛이 절단되어 분리된다. 이 특허는 I/O 팬-아웃 특성을 갖는 웨이퍼 레벨의 패키징 구조체를 제공한다; 그러나, 패키징 구조체는 적층 특성을 가지지 못하며, SIP 기술의 요구 조건을 만족시키지 않는다.A fan-out wafer-level packaging structure and its process is disclosed in Taiwan Patent No. 5,431,255 as shown in FIG. 1, wherein molding material 14 is on both sides and underside of chip 12. The insulating layer pattern 8 used to form the structure of the conductive layer 6 is distributed over the chip 12 and the packaging material 14, and a protective masking layer 4 is coated on the surface of the package. The first conductive bump 10 reaches the second conductive bump 18 through the conductive layer in the structure to achieve I / O fan-out. Also disclosed in this patent is a method of making the packaging structure. The method includes: 1) a masking layer (carrier) is coated on the substrate; 2) the masking layer is patterned to expose a portion of the substrate, and a conductive pattern is formed over the portion of the masking layer and the exposed substrate; 3) an insulating layer pattern is formed over the masking layer and over the conductive layer pattern, and a portion of the conductive layer pattern is exposed; 4) a chip is connected to the exposed conductive layer pattern using the first conductive bump for signal connection; 5) the packaging material is formed on the chip, and the substrate is subsequently removed; 6) The second conductive bumps are formed and disposed on the exposed conductive patterns, and the packaging unit is cut and separated. This patent provides a wafer level packaging structure with I / O fan-out characteristics; However, the packaging structure does not have lamination properties and does not meet the requirements of SIP technology.

I/O 팬-아웃 특성을 획득하기 위하여 패터닝된 금속층을 이용하는 전자 패키징 구조체는 미국 등록 특허 제6,288,905호에서 도 2를 참조하여 개시된다. 이 패키징 구조체는 다음을 포함한다: 패터닝된 금속층(110), 열가소성(thermoplastic) 또는 열경화성(thermosetting) 절연층(120), 비아홀(130)과 홀(130) 내부에 충전된 전도성 재료(132), 하부 패키징 재료(146), 및 전자 소자(140). 이 특허의 전자 소자의 신호 전송은 상기 전도성 비아홀을 통해 패키징 구조체의 패터닝된 표면 금속층에 도달할 수 있다; 또한, 패터닝된 금속층은 제조 공정에서 패키징 구조체를 위한 지지부를 제공한다. 그러나, 이 패키징 구조체도 적층 특성을 갖지 않는다; 오히려, 전자 소자와 금속층 사이에서 비아홀 외의 절연 재료가 있으며, 이에 따라 전자 소자에 의해 생성된 열 에너지를 이 경로를 따라 패키지 외부로 방출하는 것이 쉽지 않다.An electronic packaging structure using a patterned metal layer to obtain I / O fan-out characteristics is disclosed with reference to FIG. 2 in US Pat. No. 6,288,905. The packaging structure includes: a patterned metal layer 110, a thermoplastic or thermosetting insulating layer 120, a conductive material 132 filled within the via holes 130 and the holes 130, Bottom packaging material 146, and electronic device 140. The signal transmission of the electronic device of this patent can reach the patterned surface metal layer of the packaging structure through the conductive via hole; The patterned metal layer also provides support for the packaging structure in the manufacturing process. However, this packaging structure also does not have lamination properties; Rather, there is an insulating material other than the via hole between the electronic device and the metal layer, which makes it difficult to release the thermal energy generated by the electronic device out of the package along this path.

따라서, 시스템-온-칩(system-on-chip, SOC) 패키지는 마이크로전자부품, 고 주파수 통신 또는 기동 센서와 같은 다수의 칩을 제조하는 추세가 되었으며, 적층 패키징의 기술 비용을 감소시키고 패키징 부피의 소형화를 달성하기 위하여 고밀도의 높은 신뢰성을 갖는 구조체와 전기 특성을 개발하고, 필요한 애플리케이션 기능에 따른 유연한 적응성을 제공할 수 있는 다수의 마이크로 전자 소자를 갖는 패키징 구조체를 설계하고 조립하는 것은 절박한 요구 조건이 되었다.As a result, system-on-chip (SOC) packages have become a trend for manufacturing multiple chips, such as microelectronics, high frequency communications, or start-up sensors, reducing the cost of packaging and increasing packaging volume. Designing and assembling packaging structures with multiple microelectronic devices that can develop high density, high reliability structures and electrical properties to achieve miniaturization, and provide flexible adaptability to the required application function is an imperative requirement It became.

전술한 종래 기술의 문제점에 비추어, 시스템-온-칩(system-on-chip, SOC) 패키지는 마이크로전자부품, 고주파수 통신 또는 기동 센서와 같은 다수의 칩을 제조하는 경향이 있으며, 본 발명의 목적은 아래와 같다:In view of the above-mentioned problems of the prior art, system-on-chip (SOC) packages tend to manufacture a large number of chips, such as microelectronics, high frequency communications or start-up sensors, and the object of the present invention. Is as follows:

본 발명은 전자 패키징 구조체를 제안하며, 그 목적은 다수의 마이크로 전자소자를 가지며, 상부 및 하부 표면 상의 전도성 트레이스 패턴이 애플리케이션 환경과 기능의 요구 조건에 따라 하나 또는 다수의 소형화된 적층 패키징 구조체를 유연하게 수행할 수 있어, 신호 전송 경로 및 시간을 줄이고, 이에 따라 적층 패키징 모듈의 동작 주파수와 효율을 향상시키는 웨이퍼 레벨의 패키징 유닛을 제공하는 것이다.The present invention proposes an electronic packaging structure, the object of which is to have a plurality of microelectronic devices, the conductive trace pattern on the upper and lower surfaces to flexible one or several miniaturized laminated packaging structure according to the application environment and the requirements of the function It is possible to provide a wafer-level packaging unit which can be easily performed, thereby reducing the signal transmission path and time, thereby improving the operating frequency and efficiency of the multilayer packaging module.

본 발명의 다른 목적은 모든 패키징 유닛이 웨이퍼 또는 기판 상에서 일괄 제조되어 각 개별 패키징 유닛의 제조비를 절감시키는 전자 패키징 구조체를 제공하는 것이다.It is another object of the present invention to provide an electronic packaging structure in which all packaging units are fabricated on a wafer or substrate to reduce the manufacturing cost of each individual packaging unit.

본 발명의 또 다른 목적은 전도성 지지 기판이 전자 소자에 대한 신호 전송을 제공하는데 사용되고, 전자 소자의 전기 특성을 향상시키기 위하여 운반되는 전자 소자를 위한 접지 단자로 사용될 수 있는 전자 패키징 구조체를 제공하는 것이 다. 또한, 지지 기판은 전자 소자에 의해 생성되고 패키지 내부에 축적된 열 에너지를 기판을 따라 패키지 외부에 효율적으로 방출할 수 있는 양호한 열 전도체이며, 따라서, 패키지 구조체의 신뢰성을 향상시킨다.It is a further object of the present invention to provide an electronic packaging structure in which a conductive support substrate is used to provide signal transmission for an electronic device and can be used as a ground terminal for the electronic device being carried to improve the electrical properties of the electronic device. All. In addition, the support substrate is a good thermal conductor capable of efficiently dissipating thermal energy generated by the electronic element and accumulated inside the package along the substrate to the outside of the package, thus improving the reliability of the package structure.

전술한 목적을 달성하기 위하여, 본 발명의 제안된 전자 패키징 구조체는 하나 또는 다수의 전도성 지지 기판을 포함한다. 하나 또는 다수의 전자 소자는 상기 지지 기판의 표면 위로 분포되며, 상기 지지 기판의 면적은 상기 전자 소자의 면적보다 더 크거나, 같거나 또는 더 작다. 하나 또는 다수의 충전 구역이 상기 전자 소자 주위에 형성되고, 하나 또는 다수의 비아홀이 상기 상기 충전 구역 내부에 있으며, 전도성 물질이 상기 비아홀 또는 홀의 벽의 내부에 충전되어 상기 충전 구역의 표면과 상기 기판 사이의 신호 연결을 형성한다. 하나 또는 다수의 신호 콘택은 상기 전자 패키징 구조체의 적어도 일측 상에 형성되고, 신호 콘택의 표면적은 전자 소자의 표면적보다 더 크거나, 같거나 또는 더 작다. 하나 또는 다수의 신호 채널이 상기 전자 패키징 구조체의 적어도 일측에 형성되고, 상기 신호 콘택에 각각 연결되어 상기 신호 채널과 상기 전자 소자의 내부 회로 사이에서 채널을 형성한다. 다수의 고정 구조체(UBM: under bumper metallurgy)가 상기 신호 콘택 위에 형성된다.In order to achieve the above object, the proposed electronic packaging structure of the present invention includes one or more conductive supporting substrates. One or more electronic devices are distributed over the surface of the support substrate, and the area of the support substrate is greater than, equal to or smaller than the area of the electronic device. One or more charging zones are formed around the electronic device, one or more via holes are inside the charging zone, and a conductive material is filled inside the via hole or the wall of the hole so that the surface of the charging zone and the substrate Form a signal connection between them. One or more signal contacts are formed on at least one side of the electronic packaging structure, and the surface area of the signal contacts is greater than, equal to or smaller than the surface area of the electronic device. One or more signal channels are formed on at least one side of the electronic packaging structure and are respectively connected to the signal contacts to form a channel between the signal channel and the internal circuitry of the electronic device. A plurality of under bumper metallurgies (UBMs) are formed over the signal contacts.

전술한 목적, 특징 및 이점은 다음의 발명의 실시를 위한 구체적인 내용 및 첨부된 도면으로부터 자명하다. 또한, 본 발명의 바람직한 실시예는 발명의 실시를 위한 구체적인 내용과 첨부된 도면으로부터 더욱 상세히 나타낸다.The above objects, features and advantages are apparent from the following detailed description and the accompanying drawings. In addition, preferred embodiments of the present invention are shown in more detail from the detailed description and the accompanying drawings.

본 발명의 실시예에 따른 패키징 유닛은 웨이퍼 또는 기판 상에 일괄 제작될 수 있으며, 이에 따라, 각 개별 패키지 유닛의 제조비를 절감할 수 있다.The packaging unit according to the embodiment of the present invention can be fabricated on a wafer or a substrate, thereby reducing the manufacturing cost of each individual package unit.

또한, 본 발명의 실시예에 따르면, 전도성 지지 기판은 전자 소자의 신호 전송을 제공하는데 사용될 수 있고 가지고 있는 전자 소자를 위한 접지 단자로서 사용될 수 있어, 지지 기판은 전자 소자의 전기 성능을 향상시킬 수 있다.Further, according to an embodiment of the present invention, the conductive support substrate can be used to provide a signal transmission of the electronic device and can be used as a ground terminal for the electronic device having it, so that the support substrate can improve the electrical performance of the electronic device. have.

또한, 본 발명의 실시예에 따르면, 지지 기판은 전자 소자에 의해 생성되고 패키지 내부에 축적된 열 에너지를 기판을 따라 패키지의 외부로 효율적으로 방출할 수 있어 패키징 구조체의 신뢰성을 향상시킬 수 있다.In addition, according to an embodiment of the present invention, the support substrate can efficiently discharge the heat energy generated by the electronic device and accumulated in the package to the outside of the package along the substrate, thereby improving the reliability of the packaging structure.

전자 패키징 구조체가 본 발명에서 개시된다. 더욱 상세하게는, 본 발명은 유닛의 양측 상에 있는 신호 콘택을 통해 멀티-칩 적층을 획득할 수 있는 전도성 지지 기판을 구비한 패키징 유닛을 제공한다. 본 발명의 실시예들이 아래에서 상세히 설명되며, 바람직한 실시예는 단지 예시를 위한 것이며 본 발명을 한정하기 위한 것이 아니다.Electronic packaging structures are disclosed herein. More specifically, the present invention provides a packaging unit having a conductive support substrate capable of obtaining a multi-chip stack via signal contacts on both sides of the unit. Embodiments of the present invention are described in detail below, and the preferred embodiments are for illustrative purposes only and not for limiting the present invention.

도 3a는 본 발명에 따른 패키징 유닛의 단면도이다. 제1 패키지 유닛(4300)은 전도성 지지 기판(320)을 구조체의 프레임으로 사용하며, 전도성 지지 기판(320)의 재료는 Cu, Ni, Fe, Al, Co, Au 또는 상기 금속 재료들의 합금, 또는 다른 종류의 전도성 재료의 조합일 수 있다. 전도성 지지 기판(320) 상에서, 제1 전자 소자(301)는 접착층(316)을 그 위에 사용하여 연결되며, 전자 소자는 능동형 전자 소자, 수동형 전자 소자, 감지 소자, 테스트 소자, 마이크로 전기기계(micro-electro-mechanical, MEM) 칩 또는 그 조합일 수 있다. 필러(filler, 310)는 제1 전자 소자(301)의 주위에 충전되고, 필러(310)는 열가소성(thermoplastic) 내지 열경화성(thermosetting) 재료로 이루어질 수 있으며, 그 상부 표면은 제1 전자 소자(301)의 표면에 가까이 있다. 제2 비아홀(311)은 충전 구역 내에 있으며, 전도성 재료가 홀 및 홀의 벽의 내부에 충전되어 필러(310)와 전도성 지지 기판(320)의 표면 사이의 신호 연결을 형성한다. 제2 비아홀(311)의 내부에 충전된 전도성 재료는 Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W 또는 상기 금속 재료의 합금, 또는 다른 종류의 전도성 재료의 조합이 될 수 있다. 표면의 레벨링은 제1 커버층(307)에 의해 제공되며, 콘택 패드(302)의 회로 신호는 스퍼터링, 전기도금 또는 기타 적합한 방법을 이용하여 제1 내부 전도층(302)에 의해 재분배된다. 제1 전자 소자(301)의 내부에서의 회로 신호는 제1 내부 전도층(304)을 통해 제2 비아홀(311)로 커플링되며, 또한 제2 커버층(308)에 의해 형성되는 제1 비아홀(306)에 커플링되어 제2 내 부 전도층(305)에 신호를 전송한다. 제1 비아홀(306)에 의해 전송된 신호는 제2 내부 전도층(305)에 의해 재분배된다; 제1 회로 보호층(309)은 제2 내부 전도층(305)과 제2 커버층(308)의 상부 표면에 있어 제2 내부 전도층(305)을 보호하고 제1 패키징 유닛(300)의 상부 표면 상에 제4 신호 콘택(325)을 형성한다.3a is a cross-sectional view of a packaging unit according to the invention. The first package unit 4300 uses the conductive support substrate 320 as a frame of the structure, the material of the conductive support substrate 320 is Cu, Ni, Fe, Al, Co, Au or an alloy of the metal materials, or It can be a combination of different kinds of conductive materials. On the conductive support substrate 320, the first electronic device 301 is connected using an adhesive layer 316 thereon, the electronic device being an active electronic device, a passive electronic device, a sensing device, a test device, a micro electromechanical -electro-mechanical (MEM) chips or combinations thereof. A filler 310 is filled around the first electronic device 301, and the filler 310 may be made of a thermoplastic to thermosetting material, the upper surface of which is the first electronic device 301. ) Close to the surface. The second via hole 311 is in the charging zone, and the conductive material is filled into the hole and the interior of the wall of the hole to form a signal connection between the filler 310 and the surface of the conductive support substrate 320. The conductive material filled in the second via hole 311 may be Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W or an alloy of the metal material, or a combination of other types of conductive materials. . The leveling of the surface is provided by the first cover layer 307 and the circuit signal of the contact pad 302 is redistributed by the first inner conductive layer 302 using sputtering, electroplating or other suitable method. The circuit signal inside the first electronic element 301 is coupled to the second via hole 311 through the first inner conductive layer 304 and is also formed by the second cover layer 308. Coupled to 306 to transmit a signal to the second inner conductive layer 305. The signal transmitted by the first via hole 306 is redistributed by the second inner conductive layer 305; The first circuit protection layer 309 is on the upper surfaces of the second inner conductive layer 305 and the second cover layer 308 to protect the second inner conductive layer 305 and to top the first packaging unit 300. The fourth signal contact 325 is formed on the surface.

제1 패키지 유닛(300)의 지지 기판(320)은 전도성이며, 따라서, 제1 신호 채널(320a)은 지지 기판(320) 상에 형성될 수 있으며, 제2 신호 채널(320b)은 패키징 구조체의 하부 표면 상에 형성될 수 있다. 상이한 회로 신호를 분리하도록 절연층(323)이 신호 채널 사이에 충전되고, 제1 패키징 유닛(300)의 하부 표면 상에 있도록 제1 신호 콘택(320c)이 제2 회로 보호층(314)에 의해 형성된다. 전자 패키징 구조체의 일측 또는 양측 상에 형성된 하나 또는 다수의 신호 콘택(320c, 325)이 있을 수 있으며, 신호 콘택의 분포된 표면적은 I/O 팬-아웃을 획득하기 위하여 제1 전자 소자(301)의 상부 표면적보다 더 클 수 있다는 것을 전술한 설명으로부터 알 수 있다. 제1 및 제2 신호 콘택 보호층(324, 326)은 제1 패키징 유닛(300)을 적층하기 전에 제1 신호 콘택(320c) 또는 제4 신호 콘택(325) 상에 신호 보호 재료로서 코팅될 수 있다. 신호 전송 고정(fixation) 구조체(303, UBM: under bump metallurgy)는 제1 패키징 유닛(300)과 기타 전자 장치 사이를 연결하기 위하여 신호 콘택 보호층(324, 326) 상에 형성된다.The support substrate 320 of the first package unit 300 is conductive, so that the first signal channel 320a may be formed on the support substrate 320, and the second signal channel 320b may be formed of the packaging structure. It can be formed on the bottom surface. An insulating layer 323 is charged between the signal channels to separate different circuit signals, and the first signal contact 320c is provided by the second circuit protection layer 314 so that it is on the bottom surface of the first packaging unit 300. Is formed. There may be one or a number of signal contacts 320c, 325 formed on one or both sides of the electronic packaging structure, the distributed surface area of the signal contacts being the first electronic element 301 to obtain I / O fan-out. It can be seen from the foregoing description that it can be larger than the upper surface area of. The first and second signal contact protection layers 324, 326 may be coated as a signal protection material on the first signal contact 320c or the fourth signal contact 325 before stacking the first packaging unit 300. have. A signal transmission fixation structure 303 (under bump metallurgy) is formed on the signal contact protection layers 324 and 326 to connect between the first packaging unit 300 and other electronic devices.

상기 제1 패키징 유닛(300)의 가능성 있는 제조 공정은 전도성 지지 기 판(320) 상에 제1 전자 소자(301)의 배면을 고정하는 단계를 포함한다. 다음 단계는 스크린 인쇄, 스텐실 인쇄, 원통형(cylinder) 코팅, 잉크젯 코팅, 라미네이션(lamination), 리소그라피, 또는 기타 적합한 방법으로 필러(310)를 형성하는 것이다. 이어서, 제2 비아홀(311)이 기계 드릴링, 레이저 드릴링, 건식/습식 에칭, 또는 기타 적합한 방법을 이용하여 필러(310) 내부에서 형성되며, 전도성 재료가 홀 또는 홀의 벽의 내부에 충전된다. 제1 신호 채널(320a) 및 제2 신호 채널(320b)은 기계가공, 건식 에칭, 습식 에칭, 레이저 드릴링, 기타 적합한 방법에 의해 지지 기판(320) 상에 형성되고, 절연층(323)이 상이한 신호를 분리하기 위하여 신호 채널 사이에 충전된다. 그 다음, 스크린 인쇄, 스텐실 인쇄, 리소그라피 또는 기타 적합한 방법에 의해 제2 회로 보호층(314)이 형성되며, 제1 신호 콘택(320c)의 위치가 정해진다.A possible manufacturing process of the first packaging unit 300 includes securing the back of the first electronic element 301 on the conductive support substrate 320. The next step is to form the filler 310 by screen printing, stencil printing, cylinder coating, inkjet coating, lamination, lithography, or other suitable method. A second via hole 311 is then formed inside the filler 310 using mechanical drilling, laser drilling, dry / wet etching, or other suitable method, and a conductive material is filled in the interior of the hole or wall of the hole. The first signal channel 320a and the second signal channel 320b are formed on the support substrate 320 by machining, dry etching, wet etching, laser drilling, or other suitable method, and the insulating layer 323 is different. It is charged between signal channels to separate the signals. The second circuit protection layer 314 is then formed by screen printing, stencil printing, lithography or other suitable method, and the first signal contact 320c is positioned.

제1 커버층(307), 제1 내부 전도층(304), 제2 커버층(308) 및 제2 내부 전도층(305)가 패터닝 공정을 통해 순차적으로 형성된다. 그 다음, 제1 회로 보호층(309)이 스크린 인쇄, 스텐실 인쇄, 리소그라피, 또는 기타 적합한 방법에 의해 형성되며, 제4 신호 콘택(325)이 제1 신호 콘택(320c)의 대응하는 위치에 의해 형성된다. 마지막으로, 스크린 인쇄, 스텐실 인쇄, 원통형 코팅, 잉크젯 코팅, 라미네이션, 리소그라피, 또는 기타 적합한 방법에 의해, 제2 신호 콘택 보호층(326)이 제1 신호 콘택(320c)의 상부 표면 상에 형성되고, 제1 신호 콘택 보호층(324)이 제4 신호 콘택(325)의 상부 표면 상에 형성된다. 본 발명의 지지 기판을 갖는 3D 적 층 패키징 구조체는 상술한 제조 공정의 하나를 통해 완료될 수 있다. 본 발명의 특정 실시예는 본 발명을 한정하기보다는 예시의 목적으로 본 명세서에서 설명되었다는 점을 이해하여야 한다.The first cover layer 307, the first inner conductive layer 304, the second cover layer 308, and the second inner conductive layer 305 are sequentially formed through a patterning process. The first circuit protection layer 309 is then formed by screen printing, stencil printing, lithography, or other suitable method, and the fourth signal contact 325 by the corresponding position of the first signal contact 320c. Is formed. Finally, the second signal contact protective layer 326 is formed on the top surface of the first signal contact 320c by screen printing, stencil printing, cylindrical coating, inkjet coating, lamination, lithography, or other suitable method. The first signal contact protective layer 324 is formed on the upper surface of the fourth signal contact 325. The 3D laminated packaging structure with the support substrate of the present invention can be completed through one of the manufacturing processes described above. It should be understood that certain embodiments of the invention have been described herein for purposes of illustration rather than of limitation.

도 3a에 대응하여, 도 3b는 본 발명에 따른 패키징 유닛의 가능성 있는 제1 하면도이며, 용이한 예시를 위하여, 도 3a에 있는 제2 회로 보호층(314) 및 제2 신호 콘택 보호층(326)은 이 도면에서 생략된다. 패터닝 공정 후에, 제1 신호 채널(320a) 및 제2 신호 채널(320b)은 지지 기판(320) 상에 형성되고, 절연층(323)이 신호 채널 주위에 충전된다. 지지 기판의 다른 측 상에 있는 제1 전자 소자(301)는 이 도면에서 점선으로 표시되며, 제1 전자 소자(301)의 회로 신호는 제2 비아홀(311)을 통해 지지 기판(320)으로 전송될 수 있으며, 그 다음 기판 상에 형성된 신호 채널을 통해 제1 신호 콘택(320c), 제2 신호 콘택(320d) 또는 제3 신호 콘택(320e)에 커플링된다. 패터닝된 지지 기판(320)에 의해 생성된 신호 콘택은 제2 비아홀(311)의 신호를 전송하기 위한 제1 신호 콘택(320c)과 유사한 콘택일 수 있다; 또한, 이것들은 신호를 전송하기 위한 기능을 가지지 않는 제2 신호 콘택과 유사할 수 있으며, 그 대신에 이후에 패키지 내의 비신호 전송 고정 구조체(UBM)을 놓기 위한 장소가 될 수 있다; 여전히, 이것들은 제3 콘택(320e)과 유사할 수 있으며, 비아홀에 커플링되는 패터닝된 콘택의 회로 신호를 직접 전송할 수 있다. 또한, 제2 신호 채널(320b)이 도시된 바와 같이, 패터닝된 지지 기판(320)은 비아홀(311) 사이의 신호 전송을 위한 매개체로 사용될 수 있다. 지지 기판(320)은 제 1 전자 소자(301) 상에 접지 신호를 전송하기 위한 채널일 수 있는 제3 비아홀에 직접 연결된다. 지지 기판(320)은 이 설계에 의해 제1 전자 소자를 위한 접지 단자로 바뀌며, 따라서 제1 패키징 유닛(300)의 전기적 특성을 효율적으로 향상시킬 수 있다.Corresponding to FIG. 3A, FIG. 3B is a possible first bottom view of the packaging unit according to the invention, and for ease of illustration, the second circuit protection layer 314 and the second signal contact protection layer (FIG. 3A) in FIG. 326 is omitted in this figure. After the patterning process, the first signal channel 320a and the second signal channel 320b are formed on the support substrate 320, and the insulating layer 323 is filled around the signal channel. The first electronic element 301 on the other side of the support substrate is shown in dashed lines in this figure, and the circuit signal of the first electronic element 301 is transmitted to the support substrate 320 through the second via hole 311. And is then coupled to the first signal contact 320c, the second signal contact 320d, or the third signal contact 320e via a signal channel formed on the substrate. The signal contact generated by the patterned support substrate 320 may be a contact similar to the first signal contact 320c for transmitting the signal of the second via hole 311; In addition, they may be similar to a second signal contact that does not have the ability to transmit a signal, instead it may be a place for later placing a non-signal transmission fixed structure (UBM) in a package; Still, these may be similar to the third contact 320e and may directly transmit the circuit signal of the patterned contact coupled to the via hole. In addition, as the second signal channel 320b is shown, the patterned support substrate 320 may be used as a medium for signal transmission between the via holes 311. The support substrate 320 is directly connected to a third via hole, which may be a channel for transmitting a ground signal on the first electronic element 301. The support substrate 320 is changed to a ground terminal for the first electronic device by this design, and thus the electrical characteristics of the first packaging unit 300 can be efficiently improved.

도 3a에 대응하여, 도 3c는 본 발명에 따른 패키징 유닛의 가능성 있는 제2 하면도이며, 용이한 예시를 위하여, 도 3a에 있는 제2 회로 보호층(314) 및 제2 신호 콘택 보호층(326)은 이 도면에서 생략된다. 패터닝 공정 후에, 지지 기판(320) 상에는 제1 신호 채널(320a) 및 제2 신호 채널(320b)과 같은 신호 채널만이 남으며, 필러(310)가 지지 기판(320)의 배면 상에 형성된다. 지지 기판(320)의 신호 채널을 갖는 재료만이 보존되기 때문에, 내부의 접착층(316)이 노출된다. 이 방법의 이점은 제1 전자 소자(301)가 여전히 제2 비아홀을 통해 제1 신호 채널(320a) 또는 제2 신호 채널(320b)로 신호를 전송할 수 있고, 패터닝된 지지 기판(320)이 냉각 핀(fin)과 유사한 기능을 제공하여 제1 패키징 유닛(300)의 열 분산 성능을 더욱 향상시킬 수 있다는 것이다.Corresponding to FIG. 3A, FIG. 3C is a second possible bottom view of the packaging unit according to the invention, and for ease of illustration, the second circuit protection layer 314 and the second signal contact protection layer (FIG. 3A) in FIG. 326 is omitted in this figure. After the patterning process, only the signal channels such as the first signal channel 320a and the second signal channel 320b remain on the support substrate 320, and the filler 310 is formed on the back surface of the support substrate 320. Since only the material having the signal channel of the support substrate 320 is preserved, the adhesive layer 316 inside is exposed. The advantage of this method is that the first electronic device 301 can still transmit a signal through the second via hole to the first signal channel 320a or the second signal channel 320b, and the patterned support substrate 320 is cooled. By providing a function similar to a fin, the heat dissipation performance of the first packaging unit 300 may be further improved.

도 3a에 대응하여, 도 3d는 본 발명에 따른 패키징 유닛의 가능성 있는 제3 하면도이다. 지지 기판(320)은 기판 상의 신호 채널을 위한 적절한 보호를 제공하기 위하여 제2 회로 보호층(314)에 의해 덮이며, 제1 신호 콘택(320c) 및 제2 신호 콘택(320d)의 위치는 본 발명의 다수의 마이크조 전자소자를 갖는 웨이퍼 레벨의 패키징 유닛을 형성하도록 정해진다. 본 발명의 특정 실시예는 본 발명을 한정하기보다는 예시의 목적으로 본 명세서에서 설명되었다는 점을 이해하여야 한다.Corresponding to FIG. 3A, FIG. 3D is a possible third bottom view of the packaging unit according to the invention. The support substrate 320 is covered by a second circuit protection layer 314 to provide adequate protection for the signal channels on the substrate, the positions of the first signal contact 320c and the second signal contact 320d being viewed. It is defined to form a wafer level packaging unit having a plurality of microscopy electronics of the invention. It should be understood that certain embodiments of the invention have been described herein for purposes of illustration rather than of limitation.

도 4는 본 발명의 제2 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제1 종류의 적층 패키징에 대한 단면 개략도이다. 제1 패키징 유닛(410) 및 제2 패키징 유닛(420)의 상부 및 하부 표면 상의 대응하는 스폿(spot) 상에 신호 콘택이 있을 수 있다; 신호 전송 고정 구조체(403, UBM)는 제1 패키징 유닛(410), 제2 패키징 유닛(420) 및 기판(401) 사이의 신호 연결을 형성하는데 사용될 수 있으며, 이에 따라 적층 패키징을 완료한다.Fig. 4 is a second embodiment of the present invention and is a cross-sectional schematic diagram of a first kind of laminated packaging constituted by the packaging unit of the present invention. There may be signal contacts on corresponding spots on the upper and lower surfaces of the first packaging unit 410 and the second packaging unit 420; The signal transmission fixing structure 403 (UBM) may be used to form a signal connection between the first packaging unit 410, the second packaging unit 420, and the substrate 401, thus completing the lamination packaging.

도 5 본 발명의 제3 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제2 종류의 적층 패키징에 대한 단면 개략도이다. 제1 패키징 유닛(510), 제2 패키징 유닛(520) 및 제3 패키징 유닛(530)은 상이한 크기의 제4 패키징 유닛(540) 및 기판(501) 상에 매립된 모든 것과 함께 적층을 수행할 수 있다. 패키징 유닛 사이의 신호 전송 방법은 신호 전송 고정 구조체(503, UBM) 또는 신호 전송 접착 재료(505)를 이용할 수 있다. 또한, 전체 패키징 구조체의 신뢰성을 향상시키기 위하여, 접착 재료(504)가 신호 전송 고정 구조체(503)의 주변부에 더해져 고정 구조체의 강도를 향상시킬 수 있다.Fig. 5 is a third embodiment of the present invention, and is a schematic cross sectional view of a second type of laminated packaging constituted by the packaging unit of the present invention. The first packaging unit 510, the second packaging unit 520, and the third packaging unit 530 may perform lamination together with the fourth packaging unit 540 and all embedded on the substrate 501 of different sizes. Can be. The signal transmission method between the packaging units may use the signal transmission fixing structure 503 (UBM) or the signal transmission adhesive material 505. Further, in order to improve the reliability of the entire packaging structure, an adhesive material 504 may be added to the periphery of the signal transmission fixing structure 503 to improve the strength of the fixing structure.

도 6는 본 발명의 제4 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제 3 종류의 적층 패키징에 대한 단면 개략도이다. 제1 패키징 유닛(610)은 개별 패키징 유닛과 기판(601)사이의 적층과 신호 연결을 수행하기 위하여 제1 신호 전송 고정 구조체(602)를 이용할 수 있다(도 4에 도시된 바와 같이); 또한, 제2 패키징 유닛(620) 및 더 작은 크기의 제3 패키징 유닛으로부터의 회로 신호를 연결하고 이 2개의 패키지 유닛을 가지고 있을 수 있는 기능을 제공하기 위하여 제2 신호 전송 고정 구조체(603)를 이용할 수 있다. 제4 실시예에서, 제2 신호 채널(607)은 제1 패키징 유닛(610)의 지지 기판(606) 상에 형성될 수 있다. 제2 신호 채널(607)은 제1 전자 소자로부터의 신호를 전송하지 않지만, 제2 신호 채널(607)과의 신호 전송과 연결을 수행하도록 제3 신호 전송 고정 구조체(611) 및 제4 신호 전송 고정 구조체(612)를 통해 제2 전자 소자(608) 및 제3 전자 소자(609)를 위한 전송 채널을 제공한다. 본 발명의 특정 실시예는 본 발명을 한정하기보다는 예시의 목적으로 본 명세서에서 설명되었다는 점을 이해하여야 한다.Fig. 6 is a fourth embodiment of the present invention and is a cross-sectional schematic diagram of a third kind of laminated packaging constituted by the packaging unit of the present invention. The first packaging unit 610 may use the first signal transmission fixing structure 602 (as shown in FIG. 4) to perform stacking and signal connection between the individual packaging unit and the substrate 601; In addition, a second signal transmission fixing structure 603 is provided to connect the circuit signals from the second packaging unit 620 and the smaller sized third packaging unit and to provide functionality that may have these two package units. It is available. In a fourth embodiment, the second signal channel 607 may be formed on the support substrate 606 of the first packaging unit 610. The second signal channel 607 does not transmit a signal from the first electronic element, but transmits the third signal transmission fixing structure 611 and the fourth signal to perform signal transmission and connection with the second signal channel 607. The fixed structure 612 provides a transmission channel for the second electronic device 608 and the third electronic device 609. It should be understood that certain embodiments of the invention have been described herein for purposes of illustration rather than of limitation.

도 7은 본 발명의 제5 실시예이며, 본 발명의 패키징 유닛 및 패키징되지 않은 전자 소자에 의해 구성된 제4 종류의 적층 패키징에 대한 단면 개략도이다. 기판(701) 상에서, 제1 패키징 유닛(710)이 그 상부에 연결되며, 제2 패키징 유닛(720)과 제1 전자 소자(708)는 제1 패키징 유닛(710) 상에서 운반된다. 전자 소자(708)는 다른 형태의 패키징 유닛 또는 종래 기술의 패키징되지 않은 유닛일 수 있다. 패키징 유닛을 적층하는 동안, 다양한 크기의 고정 구조체가 패키징 유닛 사이의 회로 신호를 전송하는데 사용될 수 있다; 도면에서 도시된 바와 같이, 더 큰 제2 신호 전송 고정 구조체(703, UBM)가 제1 신호 콘택(704)에 연결되며, 더 작은 제1 신호 전송 고정 구조체(702)가 제2 신호 콘택(705)에 연결된다. 회로 신호는 제2 패키징 유닛(720)과 제1 전자 소자(808) 사이에서 제1 신호 채널(706)를 통해 전송될 수 있다.Fig. 7 is a fifth embodiment of the present invention and is a cross-sectional schematic diagram of a fourth type of laminated packaging constituted by the packaging unit and the unpackaged electronic device of the present invention. On the substrate 701, a first packaging unit 710 is connected thereon, and the second packaging unit 720 and the first electronic element 708 are carried on the first packaging unit 710. The electronic device 708 may be another type of packaging unit or a prior art unpackaged unit. During stacking of the packaging units, fixing structures of various sizes can be used to transmit circuit signals between the packaging units; As shown in the figure, a larger second signal transmission anchoring structure 703 (UBM) is connected to the first signal contact 704, and a smaller first signal transmission anchoring structure 702 is connected to the second signal contact 705. ) The circuit signal may be transmitted through the first signal channel 706 between the second packaging unit 720 and the first electronic device 808.

도 8은 본 발명의 제6 실시예이며, 본 발명의 패키징 유닛과 다른 종류의 패키징 유닛 또는 전자 소자에 의해 구성된 제5 종류의 적층 패키징에 대한 상면도이다. 기판(801) 상의 신호 전송 고정 구조체(도 8에는 미도시)는 기판(801) 상의 제1 패키징 유닛(810)을 고정시키는데 이용된다. 제1 패키징 유닛(810) 상에서, 제1 패키징 유닛(820), 제3 패키징 유닛(830) 및 제4 패키징 유닛(840)이 신호 전송 고정 구조체(도 8에는 미도시)를 이용하여 그 상부에서 연결된다. 제1 패키징 유닛(810) 상에 위치한 제1 전자 소자(822), 제2 패키징 유닛(820) 상에 위치한 제2 전자 소자(821)와 제3 전자 소자(822), 제3 패키징 유닛(830) 상에 위치한 제4 전자 소자(831)와 제5 전자 소자(832), 및 제4 패키징 유닛(840) 상에 위치한 제6 전자 소자(841)의 모두 6개의 전자 소자는 이 적층된 패키징에 포함된다. 본 발명의 전도성 지지 기판을 갖는 패키징 유닛의 양측 상에 있는 신호 콘택은 멀티-칩 적층을 획득하고 실제 애플리케이션의 필요 사항에 따라 6개의 전자 소자의 전기 신호 사이의 채널을 형성하는데 사용될 수 있다.Fig. 8 is a sixth embodiment of the present invention, and is a top view of a fifth type of laminated packaging constituted by a packaging unit or electronic element of a different type from the packaging unit of the present invention. A signal transmission fixing structure (not shown in FIG. 8) on the substrate 801 is used to fix the first packaging unit 810 on the substrate 801. On the first packaging unit 810, the first packaging unit 820, the third packaging unit 830, and the fourth packaging unit 840 are mounted thereon using a signal transmission fixing structure (not shown in FIG. 8). Connected. The first electronic device 822 located on the first packaging unit 810, the second electronic device 821 and the third electronic device 822 located on the second packaging unit 820, and the third packaging unit 830. The sixth electronic elements of the fourth electronic element 831 and the fifth electronic element 832 and the sixth electronic element 841 located on the fourth packaging unit 840 are included in the stacked packaging. Included. The signal contacts on both sides of the packaging unit with the conductive support substrate of the present invention can be used to obtain a multi-chip stack and form a channel between the electrical signals of the six electronic elements, depending on the requirements of the actual application.

전술한 바로부터, 본 발명의 특정 실시예들은 본 명세서에서 예시의 목적으 로 설명되었지만, 다양한 수정물 및 대체물이 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 이루어질 수 있다는 것을 이해하여야만 한다. 따라서, 본 발명은 첨부된 특허청구범위 외에는 한정적인 것이 아니다.From the foregoing, certain embodiments of the invention have been described herein for purposes of illustration, but various modifications and alternatives may be made by those skilled in the art without departing from the spirit and scope of the invention. It should be understood that it can be done by one. Accordingly, the invention is not limited except as by the appended claims.

도 1은 종래 기술에 따른 팬-아웃 웨이퍼 레벨의 패키징 구조체이다.1 is a fan-out wafer level packaging structure according to the prior art.

도 2는 I/O 팬-아웃 특성을 획득하기 위하여 패터닝된 금속층을 이용하는 종래 기술에 따른 전자 패키징 구조체이다.2 is an electronic packaging structure according to the prior art using a patterned metal layer to obtain I / O fan-out characteristics.

도 3a는 본 발명의 제1 실시예이며, 본 발명의 패키징 유닛에 대한 단면도이다.3A is a first embodiment of the present invention and is a sectional view of the packaging unit of the present invention.

도 3b는 도 3a에 대응하는 본 발명의 제1 실시예에 따른 가능성 있는 제1 하면도이다.FIG. 3B is a first possible bottom view according to the first embodiment of the present invention corresponding to FIG. 3A.

도 3c는 도 3a에 대응하는 본 발명의 제1 실시예에 따른 가능성 있는 제2 하면도이다.3C is a second possible bottom view according to the first embodiment of the present invention corresponding to FIG. 3A.

도 3d는 도 3a에 대응하는 본 발명의 제1 실시예에 따른 가능성 있는 제3 하면도이다.FIG. 3D is a third possible bottom view according to the first embodiment of the present invention corresponding to FIG. 3A.

도 4는 본 발명의 제2 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제1 종류의 적층 패키징에 대한 단면 개략도이다.Fig. 4 is a second embodiment of the present invention and is a cross-sectional schematic diagram of a first kind of laminated packaging constituted by the packaging unit of the present invention.

도 5 본 발명의 제3 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제2 종류의 적층 패키징에 대한 단면 개략도이다.Fig. 5 is a third embodiment of the present invention, and is a schematic cross sectional view of a second type of laminated packaging constituted by the packaging unit of the present invention.

도 6는 본 발명의 제4 실시예이며, 본 발명의 패키징 유닛에 의해 구성된 제3 종류의 적층 패키징에 대한 단면 개략도이다.Fig. 6 is a fourth embodiment of the present invention and is a cross-sectional schematic diagram of a third kind of laminated packaging constituted by the packaging unit of the present invention.

도 7은 본 발명의 제5 실시예이며, 본 발명의 패키징 유닛 및 패키징되지 않은 전자 소자에 의해 구성된 제4 종류의 적층 패키징에 대한 단면 개략도이다.Fig. 7 is a fifth embodiment of the present invention and is a cross-sectional schematic diagram of a fourth type of laminated packaging constituted by the packaging unit and the unpackaged electronic device of the present invention.

도 8은 본 발명의 제6 실시예이며, 본 발명의 패키징 유닛과 다른 종류의 패키징 유닛 또는 전자소자에 의해 구성된 제5 종류의 적층 패키징에 대한 상면도이다.8 is a sixth embodiment of the present invention, and is a top view of a fifth type of laminated packaging constituted by a packaging unit or an electronic element of a different type from the packaging unit of the present invention.

Claims (10)

전자 패키징 구조체에 있어서,In the electronic packaging structure, 전도성 지지 기판;Conductive support substrates; 상기 지지 기판의 표면에 배치된 전자 소자 - 상기 지지 기판의 면적은 상기 전자 소자의 면적보다 더 크거나, 같거나, 또는 더 작을 수 있음 -;An electronic element disposed on a surface of the support substrate, wherein an area of the support substrate may be larger than, equal to, or smaller than an area of the electronic element; 상기 전자 소자의 주위에 형성된 충전 구역 - 상기 충전 구역의 내부에는 적어도 하나의 비아홀이 형성되며, 전도성 재료가 상기 비아홀 또는 홀의 벽의 내부에 충전되어 상기 충전 구역의 표면과 상기 지지 기판 사이의 신호 연결을 형성함 -;Charge zones formed around the electronic device—at least one via hole is formed inside the charge zone, and conductive material is filled inside the via hole or wall of the hole to connect a signal between the surface of the charge zone and the support substrate. Forms a; 상기 전자 패키징 구조체의 적어도 일측 상에 형성된 신호 콘택 - 상기 신호 콘택의 표면적은 상기 전자 소자의 상부 표면적보다 더 크거나, 같거나, 또는 더 작을 수 있음 -; 및A signal contact formed on at least one side of the electronic packaging structure, wherein the surface area of the signal contact can be greater than, equal to, or smaller than the upper surface area of the electronic device; And 상기 전자 패키징 구조체의 적어도 일측 상에 형성되고 상기 신호 콘택에 각각 연결되어 상기 신호 채널과 상기 전자 소자의 내부 회로 사이에 채널을 형성하는 신호 채널;A signal channel formed on at least one side of the electronic packaging structure and respectively connected to the signal contact to form a channel between the signal channel and an internal circuit of the electronic device; 을 포함하는 전자 패키징 구조체.Electronic packaging structure comprising a. 제1항에 있어서,The method of claim 1, 상기 전자 패키지 구조체의 양측 사이의 전기 신호 연결이 상기 충전 구역 내의 상기 비아홀을 통해 있는 것을 특징으로 하는 전자 패키징 구조체.And wherein an electrical signal connection between both sides of said electronic package structure is through said via hole in said charging zone. 제1항에 있어서,The method of claim 1, 상기 전도성 지지 기판은 양호한 열 전도체이며, 상기 전도성 지지 기판은 상기 전자 소자의 접지에 연결되는 것을 특징으로 하는 전자 패키징 구조체.And wherein the conductive support substrate is a good thermal conductor and the conductive support substrate is connected to the ground of the electronic device. 제1항에 있어서,The method of claim 1, 상기 전도성 지지 기판의 재료는 Cu, Ni, Fe, Al, Co, Fe 또는 그 조합을 포함하는 것을 특징으로 하는 전자 패키징 구조체.The material of the conductive support substrate comprises Cu, Ni, Fe, Al, Co, Fe or a combination thereof. 제1항에 있어서,The method of claim 1, 상기 비아홀의 내부에 충전된 전도성 금속은 Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W 또는 그 조합을 포함하는 것을 특징으로 하는 전자 패키징 구조체.The conductive metal filled in the via hole includes Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W or a combination thereof. 제1항에 있어서,The method of claim 1, 상기 신호 콘택을 위한 보호층이 스크린 인쇄, 스텐실 인쇄, 원통형 코팅, 잉크젯 코팅 또는 리소그라피를 이용하여 상부에 형성되는 것을 특징으로 하는 전자 패키징 구조체.And a protective layer for the signal contact is formed thereon using screen printing, stencil printing, cylindrical coating, ink jet coating or lithography. 제1항에 있어서,The method of claim 1, 상기 충전 구역은 열가소성 또는 열경화성 재료로 이루어지며, 상기 충전 구역은 스크린 인쇄, 스텐실 인쇄, 원통형 코팅, 잉크젯 코팅, 라미네이션 또는 리소그라피를 이용하여 형성되는 것을 특징으로 하는 전자 패키징 구조체.Wherein said filling zone is comprised of a thermoplastic or thermoset material, said filling zone being formed using screen printing, stencil printing, cylindrical coating, inkjet coating, lamination or lithography. 다수의 패키징 유닛을 갖는 3D 전자 패키징 구조체에 있어서,In a 3D electronic packaging structure having a plurality of packaging units, 다수의 전도성 지지 기판;A plurality of conductive support substrates; 상기 다수의 지지 기판의 표면 위에 분포된 전자 소자 - 상기 다수의 전도성 지지 기판의 면적은 상기 다수의 전자 소자의 면적보다 더 크거나, 같거나, 또는 더 작을 수 있음 -;Electronic devices distributed over the surfaces of the plurality of support substrates, wherein the area of the plurality of conductive support substrates may be greater than, equal to, or smaller than the area of the plurality of electronic devices; 상기 전자 소자의 주위에 형성된 다수의 충전 구역 - 상기 충전 구역의 내부에는 다수의 비아홀이 형성되며, 전도성 재료가 상기 비아홀 또는 홀의 벽의 내부에 충전되어 상기 충전 구역의 표면과 상기 다수의 전도성 지지 기판 사이의 신호 연결을 형성함 -;A plurality of charging zones formed around the electronic device, a plurality of via holes formed in the interior of the charging zone, and a conductive material is filled in the interior of the via hole or the wall of the hole so that the surface of the charging zone and the plurality of conductive support substrates Forming a signal connection between-; 상기 전자 패키징 구조체의 적어도 일측 상에 형성된 다수의 신호 콘택 - 상기 다수의 신호 콘택의 표면적은 상기 다수의 전자 소자의 상부 표면적보다 더 크거나, 같거나, 또는 더 작을 수 있음 -;A plurality of signal contacts formed on at least one side of the electronic packaging structure, wherein the surface area of the plurality of signal contacts can be greater than, equal to, or smaller than the top surface areas of the plurality of electronic devices; 상기 전자 패키징 구조체의 적어도 일측 상에 형성되고 상기 다수의 신호 콘택에 각각 연결되어 상기 신호 채널과 상기 다수의 전자 소자의 내부 회로 사이에 채널을 형성하는 다수의 신호 채널; 및A plurality of signal channels formed on at least one side of the electronic packaging structure and each connected to the plurality of signal contacts to form a channel between the signal channel and internal circuitry of the plurality of electronic elements; And 상기 다수의 신호 전극 상에 형성된 다수의 고정 구조체;A plurality of fixed structures formed on the plurality of signal electrodes; 를 포함하는 3D 전자 패키징 구조체.3D electronic packaging structure comprising. 제8항에 있어서,The method of claim 8, 상기 고정 구조체의 재료는 Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W 또는 그 조합을 포함하는 것을 특징으로 하는 3D 전자 패키징 구조체.The material of the fixed structure is Sn, Ag, Au, Al, Be, Cu, Ni, Rh, W or a combination thereof 3D electronic packaging structure. 제8항에 있어서,The method of claim 8, 상기 다수의 패키징 유닛의 적층이 용이하도록 비전도성 접착 재료가 상기 고정 구조체 주위에 충전된 것을 특징으로 하는 3D 전자 패키징 구조체.3D electronic packaging structure, characterized in that a non-conductive adhesive material is filled around the fixed structure to facilitate stacking of the plurality of packaging units.
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