KR20090058246A - Oprating method of interleave power factor circuit and interleave power factor circuit enabling of the method - Google Patents

Oprating method of interleave power factor circuit and interleave power factor circuit enabling of the method Download PDF

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Abstract

An operating method of an interleave power factor circuit is provided to secure the stability and reliability of a circuit by reducing a turn on time of AC current wave inserted into a gate of a MOS transistor of PFC(Power Factor Correction). A master converter comprises a first inductor and a first resistance and a first inductor connected to a first MOSFET. A slave converter comprises a second inductor and a second resistance and a second inductor connected to the second MOSFET. A controller(201) controls an alternating current voltage wave to be inputted to a first gate and a second gate of a first MOSFET. The alternating current voltage wave form has a phase difference of 180 degrees, and a compensation block(202) comprises a first input terminal, a second input terminal, and an output terminal. The first voltage loaded on the first resistance is inputted to the first input terminal, and the second voltage applied to the second resistance is inputted to the second input terminal.

Description

인터리브 ＰＦＣ 회로의 동작 방법 및 그 방법을 채용한 ＰＦＣ 회로{OPRATING METHOD OF INTERLEAVE POWER FACTOR CIRCUIT AND INTERLEAVE POWER FACTOR CIRCUIT ENABLING OF THE METHOD}WORKING METHOD AND INTERLEAVE POWER POWER FACTOR CIRCUIT AND INTERLEAVE POWER FACTOR CIRCUIT ENABLING OF THE METHOD

본 발명은 인터리브 PFC 회로의 동작 방법 및 그 방법을 채용한 PFC 회로에 관한 것으로, 더욱 상세하게는 인터리브 PFC 회로에서 발생될 수 있는 전류의 언밸런스 현상을 보상하여 인터리브 PFC 회로의 안정성과 신뢰성을 확보할 수 있는 인터리브 PFC 회로의 동작 방법 및 그 방법을 채용한 인터리브 PFC 회로에 관한 것이다.The present invention relates to an operation method of an interleaved PFC circuit and a PFC circuit employing the method, and more particularly, to compensate for the unbalance of current that may occur in an interleaved PFC circuit and to secure stability and reliability of the interleaved PFC circuit. A method of operating an interleaved PFC circuit, and an interleaved PFC circuit employing the method.

오늘날, DCM PFC(Discontinuous Current Mode Power Factor Correction) 방식 및 CCM PFC(Continuous Current Mode Power Factor Correction) 방식의 장점을 활용한 PFC(Power Factor Correction) 방식으로, 인터리브 PFC(Interleave Power Factor Correction) 방식의 회로가 개발되었다. Today, PFC (Power Factor Correction) method that takes advantage of DCM Discontinuous Current Mode Power Factor Correction (PFC) method and CCM PFC (Continuous Current Mode Power Factor Correction) method is an interleaved PFC (Interleave Power Factor Correction) circuit. Was developed.

도 1은 종래 기술의 인터리브 PFC 회로의 구성을 도시한 도면이다. 1 is a diagram showing the configuration of a conventional interleaved PFC circuit.

도 1을 참조하면, 종래 기술의 인터리브 PFC 회로는 마스터 컨버터와 슬레이브 컨버터로 구성되며, 각 컨버터는 180도의 위상차를 가지고 교차로 스위칭된다. Referring to FIG. 1, a prior art interleaved PFC circuit is composed of a master converter and a slave converter, and each converter is alternately switched with a phase difference of 180 degrees.

그런데, 종래 기술의 인터리브 PFC 방식은 두 개 중 하나의 컨버터가 비정상적인 상태가 되는 경우(예를 들어, 두 컨버터 내의 부품이 상이할 경우나, 컨버터에 포함된 인덕터의 값이 편차가 있을 경우 등), 각각의 컨버터에 흐르는 전류의 언밸런스 현상이 발생하여 회로 전체가 비정상적으로 동작하는 문제점이 있었다. However, in the conventional interleaved PFC method, when one of the two converters is in an abnormal state (for example, when the components in the two converters are different, or the value of the inductor included in the converter is different, etc.) In other words, there is a problem that the entire circuit operates abnormally due to unbalance of current flowing through each converter.

이러한 전류의 언밸런스 현상이 지속될 경우 컨버터 내의 부품 손상으로 이어져 회로가 오작동할 수 있는 문제점이 있었다. If the current unbalance phenomenon persists, there is a problem that the circuit may malfunction due to component damage in the converter.

따라서, 이러한 종래 기술의 문제점을 해결하여, 인터리브 PFC 회로에서 발생될 수 있는 전류의 언밸런스 현상을 보상하여 인터리브 PFC 회로의 안정성과 신뢰성을 확보할 수 있는 인터리브 PFC 회로의 동작 방법 및 그 방법을 채용한 인터리브 PFC 회로 개발이 절실히 요청되고 있다.Therefore, by solving the problems of the prior art, the operation method of the interleaved PFC circuit that can secure the stability and reliability of the interleaved PFC circuit by compensating for the unbalance of the current that can be generated in the interleaved PFC circuit and employing the method There is an urgent need for the development of interleaved PFC circuits.

따라서, 본 발명은 상술한 바와 같이 인터리브 PFC 회로에서 각각의 컨버터에 흐르는 전류의 언밸런스가 발생할 수 있는 문제점을 해결하여, 전류의 언밸런스를 보상하여 두 개의 컨버터에 흐르는 전류의 밸런스를 유지함으로써 인터리브 PFC 회로의 신뢰성과 안정성을 확보하는 것을 그 목적으로 한다. Accordingly, the present invention solves the problem that unbalance of current flowing through each converter may occur in the interleaved PFC circuit as described above, thereby compensating for unbalance of current to maintain the balance of the current flowing through the two converters. Its purpose is to ensure reliability and stability.

본 발명의 일실시예에 따른 인터리브 PFC 회로는 제1 MOSFET, 상기 제1 MOSFET과 연결된 제1 인덕터 및 제1 저항을 포함하는 마스터 컨버터; 제2 MOSFET, 상기 제2 MOSFET과 연결된 제2 인덕터 및 제2 저항을 포함하는 슬레이브 컨버터; 상기 제1 MOSFET의 제1 게이트 및 상기 제2 MOSFET의 제2 게이트에 180도의 위상차를 가지는 교류 전압 파형이 입력되도록 제어하는 제어부; 및 상기 제1 저항에 걸리는 제1 전압을 입력받는 제1 입력단자, 상기 제2 저항에 걸리는 제2 전압을 입력받는 제2 2 입력단자, 및 상기 제1 전압 및 상기 제2 전압의 차이값에 따라 하이 상태 또는 로우 상태의 출력 신호를 상기 제어부로 출력하는 출력 단자를 포함하는 보상 블럭을 포함한다.An interleaved PFC circuit according to an embodiment of the present invention includes a master converter including a first MOSFET, a first inductor connected to the first MOSFET, and a first resistor; A slave converter including a second MOSFET, a second inductor connected to the second MOSFET, and a second resistor; A control unit which controls an AC voltage waveform having a phase difference of 180 degrees to be input to the first gate of the first MOSFET and the second gate of the second MOSFET; And a first input terminal for receiving a first voltage applied to the first resistor, a second second input terminal for receiving a second voltage applied to the second resistor, and a difference between the first voltage and the second voltage. Therefore, a compensation block including an output terminal for outputting an output signal of a high state or a low state to the control unit.

또한, 본 발명의 다른 실시예에 따른 인터리브 PFC 회로의 동작 방법은 제1 MOSFET, 상기 제1 MOSFET과 연결된 제1 인덕터 및 제1 저항을 포함하는 마스터 컨버터, 제2 MOSFET, 상기 제2 MOSFET과 연결된 제2 인덕터 및 제2 저항을 포함하는 슬레이브 컨버터, 상기 제1 MOSFET의 제1 게이트 및 상기 제2 MOSFET의 제2 게이트 에 180도의 위상차를 가지는 교류 전압 파형이 입력되도록 제어하는 제어부를 포함한 인터리브 PFC 회로의 동작 방법에 있어서, 상기 제1 저항에 걸리는 제1 전압을 제1 입력 단자에서 입력받고, 상기 제2 저항에 걸리는 제2 전압을 제2 입력단자에서 입력받고, 상기 제1 전압 및 상기 제2 전압의 차이값에 따라 하이 상태 또는 로우 상태의 출력 신호를 상기 제어부로 출력하는 단계를 포함한다.In addition, the operating method of the interleaved PFC circuit according to another embodiment of the present invention is a master converter including a first MOSFET, a first inductor connected to the first MOSFET and a first resistor, a second MOSFET, connected to the second MOSFET Interleaved PFC circuit including a slave converter including a second inductor and a second resistor, and a control unit for controlling an AC voltage waveform having a phase difference of 180 degrees to be input to the first gate of the first MOSFET and the second gate of the second MOSFET. In the operating method of claim 1, wherein the first voltage applied to the first resistor is received at a first input terminal, the second voltage applied to the second resistor is received at a second input terminal, the first voltage and the second Outputting an output signal of a high state or a low state to the controller according to a difference value of the voltage.

본 발명은 인터리브 PFC 회로에서 두 컨버터의 전류의 언밸런스 현상이 발생하는 경우, 제1 MOSFET 및 제2 MOSFET의 게이트에 입력되는 교류 전압 파형의 턴온 타임을 감소시킴으로써, 인터리브 PFC 회로의 안정성과 신뢰성을 확보할 수 있는 효과가 있다.According to the present invention, when the unbalance of currents of two converters occurs in an interleaved PFC circuit, the turn-on time of an AC voltage waveform input to the gates of the first MOSFET and the second MOSFET is reduced, thereby securing stability and reliability of the interleaved PFC circuit. It can work.

또한, 본 발명은 언밸런스 현상이 지속적인 경우 제1 MOSFET 및 제2 MOSFET의 게이트에 입력되는 교류 전압을 오프시킴으로써, 인터리브 PFC 회로를 구성하는 주요 소자들의 손상을 방지하는 효과가 있다.In addition, the present invention has an effect of preventing the damage of the main elements constituting the interleaved PFC circuit by turning off the AC voltage input to the gates of the first MOSFET and the second MOSFET when the unbalance phenomenon persists.

이하 첨부된 도면을 참조하여, 본 발명에 따라 언밸런스 특성을 개선한 인터리브 PFC 회로의 동작 방법 및 그 방법을 채용한 인터리브 PFC 회로에 대하여 상세히 설명한다.Hereinafter, an operation method of an interleaved PFC circuit having an unbalanced characteristic and an interleaved PFC circuit employing the method will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 인터리브 PFC 회로 구성의 일실시예를 도시한 블럭도이다. 도 2를 참조하면, 인터리브 PFC 회로는 두개의 컨버터(마스터 컨버터와, 슬레이브 컨버터)를 포함한다. 2 is a block diagram showing an embodiment of an interleaved PFC circuit configuration according to the present invention. 2, the interleaved PFC circuit includes two converters (master converter and slave converter).

마스터 컨버터는 제1 인덕터(L1, 203), 제1 MOSFET(M1, 205), 제1 저항(R1, 207)을 포함하고, 슬레이브 컨버터는 제2 인덕터(L2, 204), 제2 MOSFET(M2, 206), 제2 저항(R2, 208)을 포함할 수 있다. 각 컨버터는 180도의 위상차를 가지고 교차로 스위칭된다. The master converter includes first inductors L1 and 203, first MOSFETs M1 and 205, and first resistors R1 and 207, and slave converters include second inductors L2 and 204 and second MOSFETs M2. 206, and second resistors R2 and 208. Each converter is switched alternately with a 180 degree phase difference.

전류 IL1은 제1 인덕터(L1, 203)을 거쳐 제1 MOSFET(M1, 205)에 유입되고, 그 후 제1 저항(R1, 207)에 흐르게 된다. 제1 저항(R1, 207)에 걸리는 제1 전압 V1은 보상 블럭(202)의 제1 입력 단자에 입력된다. 이 때, 제1 MOSFET(M1, 205)의 드레인은 제1 인덕터(L1, 203)와 연결되고, 제1 MOSFET(M1, 205)의 소스는 제1 저항(R1, 207)과 연결될 수 있다. The current IL1 flows into the first MOSFETs M1 and 205 through the first inductors L1 and 203, and then flows into the first resistors R1 and 207. The first voltage V1 applied to the first resistors R1 and 207 is input to the first input terminal of the compensation block 202. In this case, the drains of the first MOSFETs M1 and 205 may be connected to the first inductors L1 and 203, and the sources of the first MOSFETs M1 and 205 may be connected to the first resistors R1 and 207.

전류 IL2는 제2 인덕터(L2, 204)를 거쳐 제2 MOSFET(M2, 206)에 유입되고, 그 후 제2 저항(R2, 208)에 흐르게 된다. 제2 저항(R2, 208)에 걸리는 제2 전압 V2는 보상 블럭(202)의 제2 입력 단자에 입력된다. 이 때, 제2 MOSFET(M2, 206)의 드레인은 제2 인덕터(L2, 204)와 연결되고, 제2 MOSFET(M2, 206)의 소스는 제2 저항(R2, 208)과 연결될 수 있다. The current IL2 flows into the second MOSFETs M2 and 206 via the second inductors L2 and 204, and then flows into the second resistors R2 and 208. The second voltage V2 across the second resistors R2 and 208 is input to the second input terminal of the compensation block 202. In this case, the drains of the second MOSFETs M2 and 206 may be connected to the second inductors L2 and 204, and the sources of the second MOSFETs M2 and 206 may be connected to the second resistors R2 and 208.

인터리브 PFC 회로가 정상적으로 동작하는 경우, 제1 MOSFET(M1, 205)의 제1 게이트(G1)에 공급되는 교류 전압 파형은 도 3의 도면부호(301)와 같고, 제2 MOSFET(M2, 206)의 게이트(G2)에 공급되는 교류 전압 파형은 도면부호(302)와 같을 수 있는데, 이 경우, 제1 인덕터(L1, 203)에 흐르는 전류는 IL1(303)과 같고, 제2 인덕터(L2, 204)에 흐르는 전류는 IL2(304)와 같을 수 있다. When the interleaved PFC circuit operates normally, the AC voltage waveform supplied to the first gate G1 of the first MOSFETs M1 and 205 is the same as that of the reference numeral 301 of FIG. 3, and the second MOSFETs M2 and 206. The AC voltage waveform supplied to the gate G2 may be the same as the reference numeral 302. In this case, the current flowing through the first inductors L1 and 203 is the same as the IL1 303, and the second inductor L2, The current flowing in 204 can be the same as IL2 304.

그러나, 인터리브 PFC 회로가 비정상적으로 동작하는 경우, 제1 인덕터(L1, 203)에 흐르는 전류는 IL1(305)과 같고, 제2 인덕터 L2에 흐르는 전류는 IL2(306)와 같을 수 있어, 두 개의 전류가 언밸런스 현상을 일으킬 수 있다. However, when the interleaved PFC circuit operates abnormally, the current flowing in the first inductor L1, 203 may be equal to IL1 305, and the current flowing in the second inductor L2 may be the same as IL2 306. Current can cause unbalance.

이 때, 제1 입력 단자로 입력되는 제1 전압 V1과 제2 입력 단자로 입력되는 제2 전압 V2에 차이값이 발생하게 된다. At this time, a difference value occurs between the first voltage V1 input to the first input terminal and the second voltage V2 input to the second input terminal.

보상 블럭(202)은 제1 입력 단자로 입력되는 제1 전압과 제2 입력 단자로 입력되는 제2 전압의 차이가 기준 전압 미만이면, 보상 블럭(202)은 출력 단자에서 출력되는 출력 신호를 하이 상태로 출력한다. 이 때, 기준 전압은 실시예에 따라 다양하게 설정될 수 있다. When the difference between the first voltage input to the first input terminal and the second voltage input to the second input terminal is less than the reference voltage, the compensation block 202 raises the output signal output from the output terminal. Output in the state. In this case, the reference voltage may be variously set according to the embodiment.

제어부(201)는 보상 블럭(202)에서 입력되는 신호가 하이 상태인 경우, 제1 MOSFET(M1, 205)의 제1 게이트(G1)에 공급되는 전압 및 제2 MOSFET(M2, 206)의 게이트(G2)에 공급되는 교류 전압 파형을 그대로 유지한다. When the signal input from the compensation block 202 is in a high state, the controller 201 controls the voltage supplied to the first gate G1 of the first MOSFETs M1 and 205 and the gates of the second MOSFETs M2 and 206. The AC voltage waveform supplied to (G2) is maintained as it is.

그러나, 제1 입력 단자로 입력되는 제1 전압과 제2 입력 단자로 입력되는 제2 전압의 차이가 소정 전압 이상이면, 보상 블럭(202)은 출력 단자에서 출력되는 출력 신호를 로우 상태로 출력한다. However, when the difference between the first voltage input to the first input terminal and the second voltage input to the second input terminal is greater than or equal to a predetermined voltage, the compensation block 202 outputs the output signal output from the output terminal in a low state. .

제어부(201)는 보상 블럭(202)에서 입력되는 신호가 로우 상태인 경우, 제1 MOSFET(M1, 205)의 제1 게이트(G1)에 공급되는 교류 전압 파형 및 제2 MOSFET(M2, 206)의 제2 게이트(G2)에 공급되는 전압에 인가되는 교류 전압 파형의 턴온 타임을 감소시킨다.  When the signal input from the compensation block 202 is in a low state, the controller 201 may supply the AC voltage waveform and the second MOSFETs M2 and 206 supplied to the first gate G1 of the first MOSFETs M1 and 205. It reduces the turn-on time of the AC voltage waveform applied to the voltage supplied to the second gate (G2) of.

도 4는 본 발명에 따라 인터리브 PFC 회로가 비정상적으로 동작하는 경우 턴온 타임을 감소시킨 교류 전압 파형의 일실시예를 도시한 도면이다. 도 4를 참조 하면, 제어부(201)는 보상 블럭(202)에서 입력되는 신호가 로우 상태인 경우, 제1 MOSFET(M1, 205)의 제1 게이트(G1)에 공급되는 교류 전압 파형 및 제2 MOSFET(M2, 206)의 제2 게이트(G2)에 공급되는 전압에 인가되는 교류 전압 파형의 턴온 타임(T1)을 감소시켜 과대 전류의 유입을 방지할 수 있음을 알 수 있다.4 is a diagram illustrating an embodiment of an AC voltage waveform having reduced turn-on time when an interleaved PFC circuit operates abnormally according to the present invention. Referring to FIG. 4, when the signal input from the compensation block 202 is in a low state, the controller 201 may supply an AC voltage waveform and a second voltage waveform supplied to the first gate G1 of the first MOSFETs M1 and 205. It can be seen that the turn-on time T1 of the AC voltage waveform applied to the voltage supplied to the second gate G2 of the MOSFETs M2 and 206 can be reduced to prevent the inflow of excessive current.

제어부(201)는 보상 블럭(202)에서 계속적으로 로우 상태의 신호가 입력될 경우 제1 게이트(G1)에 공급되는 전압 및 제2 MOSFET(M2, 206)의 제2 게이트(G2)에 공급되는 전압에 인가되는 교류 전압 파형의 턴온 타임이 0이 되어 전압이 인가되지 않도록 한다. The controller 201 is supplied to the voltage supplied to the first gate G1 and to the second gate G2 of the second MOSFETs M2 and 206 when the low level signal is continuously input from the compensation block 202. The turn-on time of the AC voltage waveform applied to the voltage becomes 0 so that no voltage is applied.

도 5는 본 발명에 따라 보상 블럭에서 계속적으로 로우 상태의 출력 신호가 입력될 때, 제1 게이트 및 제2 게이트에 공급되는 교류 전압 파형의 일실시예를 도시한 도면이다. 도 5를 참조하면, 보상 블럭에서 계속적으로 로우 상태의 출력 신호가 입력되면 제어부는 제1 게이트 및 제2 게이트에 공급되는 교류 전압 파형의 턴온 타임이 0이 되어 전압이 인가되지 않도록 제어함으로써, 인터리브 PFC 회로에 포함된 부품들의 손상을 방지할 수 있음을 알 수 있다.FIG. 5 is a diagram illustrating an embodiment of an AC voltage waveform supplied to a first gate and a second gate when a low output signal is continuously input from a compensation block according to the present invention. Referring to FIG. 5, when the output signal of the low state is continuously input from the compensation block, the controller controls the turn-on time of the AC voltage waveforms supplied to the first gate and the second gate to be 0 so that no voltage is applied thereto. It can be seen that damage to the components included in the PFC circuit can be prevented.

따라서, 본 발명은 인터리브 PFC 회로에서 두 컨버터의 전류의 언밸런스 현상이 발생하는 경우, 제1 MOSFET 및 제2 MOSFET의 게이트에 입력되는 교류 전압 파형의 턴온 타임을 감소시킴으로써, 인터리브 PFC 회로의 안정성과 신뢰성을 확보할 수 있는 효과가 있다.Accordingly, the present invention reduces the turn-on time of the AC voltage waveform input to the gates of the first and second MOSFETs when the unbalance of the currents of the two converters occurs in the interleaved PFC circuit, thereby reducing the stability and reliability of the interleaved PFC circuit. It is effective to secure the.

또한, 본 발명은 인터리브 PFC 회로에서 두 컨버터의 전류의 언밸런스 현상이 지속적인 경우, 제1 MOSFET 및 제2 MOSFET의 게이트에 입력되는 교류 전압 파 형을 오프시킴으로써, 인터리브 PFC 회로를 구성하는 주요 소자들의 손상을 방지하는 효과가 있다.In addition, the present invention is to damage the main components constituting the interleaved PFC circuit by turning off the AC voltage waveform input to the gate of the first MOSFET and the second MOSFET when the unbalance of the current of the two converters in the interleaved PFC circuit is continuous. It is effective to prevent.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above-described embodiments, which can be variously modified and modified by those skilled in the art to which the present invention pertains. Modifications are possible. Accordingly, the spirit of the present invention should be understood only by the claims set forth below, and all equivalent or equivalent modifications thereof will belong to the scope of the present invention.

도 1은 종래 기술의 인터리브 PFC 회로의 구성을 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing the configuration of a conventional interleaved PFC circuit.

도 2는 본 발명에 따른 인터리브 PFC 회로 구성의 일실시예를 도시한 블럭도.Figure 2 is a block diagram illustrating one embodiment of an interleaved PFC circuit configuration in accordance with the present invention.

도 3은 인터리브 PFC 회로의 제1 MOSFET 및 제2 MOSFET의 게이트에 인가되는 교류 전압 파형, 인터리브 PFC 회로가 정상적으로 동작할 경우 제1 인덕터에 출력되는 전류, 비정상적으로 동작할 경우 제2 인덕터에 출력되는 전류의 일실시예를 도시하는 도면. 3 illustrates an AC voltage waveform applied to gates of a first MOSFET and a second MOSFET of an interleaved PFC circuit, a current output to the first inductor when the interleaved PFC circuit operates normally, and an output to the second inductor when abnormally operated. A diagram showing one embodiment of a current.

도 4는 본 발명에 따라 인터리브 PFC 회로가 비정상적으로 동작하는 경우 턴온 타임을 감소시킨 교류 전압 파형의 일실시예를 도시한 도면.4 illustrates one embodiment of an AC voltage waveform with reduced turn-on time when an interleaved PFC circuit operates abnormally in accordance with the present invention.

도 5는 본 발명에 따라 보상 블럭에서 계속적으로 로우 상태의 출력 신호가 입력될 때, 제1 게이트 및 제2 게이트에 공급되는 교류 전압 파형의 일실시예를 도시한 도면.FIG. 5 illustrates one embodiment of an alternating voltage waveform supplied to a first gate and a second gate when a low output signal is continuously input in a compensation block according to the present invention; FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201: 제어부201: control unit

202: 보상 블럭202: reward block

Claims (10)

제1 MOSFET, 상기 제1 MOSFET과 연결된 제1 인덕터 및 제1 저항을 포함하는 마스터 컨버터;A master converter including a first MOSFET, a first inductor connected to the first MOSFET, and a first resistor; 제2 MOSFET, 상기 제2 MOSFET과 연결된 제2 인덕터 및 제2 저항을 포함하는 슬레이브 컨버터;A slave converter including a second MOSFET, a second inductor connected to the second MOSFET, and a second resistor; 상기 제1 MOSFET의 제1 게이트 및 상기 제2 MOSFET의 제2 게이트에 180도의 위상차를 가지는 교류 전압 파형이 입력되도록 제어하는 제어부; 및A control unit which controls an AC voltage waveform having a phase difference of 180 degrees to be input to the first gate of the first MOSFET and the second gate of the second MOSFET; And 상기 제1 저항에 걸리는 제1 전압을 입력받는 제1 입력단자, 상기 제2 저항에 걸리는 제2 전압을 입력받는 제2 입력단자, 및 상기 제1 전압 및 상기 제2 전압의 차이값에 따라 하이 상태 또는 로우 상태의 출력 신호를 상기 제어부로 출력하는 출력 단자를 포함하는 보상 블럭A high voltage according to a first input terminal receiving a first voltage applied to the first resistor, a second input terminal receiving a second voltage applied to the second resistor, and a difference between the first voltage and the second voltage; Compensation block including an output terminal for outputting the output signal of the state or low state to the control unit 을 포함하는 것을 특징으로 하는 인터리브 PFC 회로.Interleaved PFC circuit comprising a. 제1항에 있어서, The method of claim 1, 상기 보상 블럭은 상기 제1 입력단자에 입력되는 제1 전압과 상기 제2 입력 단자에 입력되는 제2 전압의 차이값이 기준 전압 미만이면 상기 출력 단자에서 하이 상태의 출력 신호를 출력하고, The compensation block outputs an output signal of a high state at the output terminal when a difference value between the first voltage input to the first input terminal and the second voltage input to the second input terminal is less than a reference voltage, 상기 제1 입력단자에 입력되는 제1 전압과 상기 제2 입력단자에 입력되는 제2 전압의 차이값이 상기 기준 전압 이상이면 상기 출력 단자에서 로우 상태의 출력 신호를 출력하는 것을 특징으로 하는 인터리브 PFC 회로.An interleaved PFC outputting a low state output signal at the output terminal when a difference value between the first voltage input to the first input terminal and the second voltage input to the second input terminal is equal to or greater than the reference voltage Circuit. 제2항에 있어서, The method of claim 2, 상기 제어부는 상기 출력 신호가 로우 상태인 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압 파형의 턴온 타임을 감소시키는 것을 특징으로 하는 인터리브 PFC 회로.And the controller is configured to reduce turn-on time of the AC voltage waveforms input to the first gate and the second gate when the output signal is in a low state. 제3항에 있어서,The method of claim 3, 상기 제어부는 상기 출력 신호의 로우 상태가 소정 시간이상 지속되는 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압을 오프시키는 것을 특징으로 하는 인터리브 PFC 회로.And the control unit turns off the AC voltage input to the first gate and the second gate when the low state of the output signal lasts for a predetermined time or more. 제2항에 있어서,The method of claim 2, 상기 제어부는 상기 출력 신호가 하이 상태인 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압 파형을 유지하는 것을 특징으로 하는 인터리브 PFC 회로.And the control unit maintains the AC voltage waveform input to the first gate and the second gate when the output signal is in a high state. 제1 MOSFET, 상기 제1 MOSFET과 연결된 제1 인덕터 및 제1 저항을 포함하는 마스터 컨버터, 제2 MOSFET, 상기 제2 MOSFET과 연결된 제2 인덕터 및 제2 저항을 포함하는 슬레이브 컨버터, 상기 제1 MOSFET의 제1 게이트 및 상기 제2 MOSFET의 제2 게이트에 180도의 위상차를 가지는 교류 전압 파형이 입력되도록 제어하는 제어부를 포함한 인터리브 PFC 회로의 동작 방법에 있어서,A master converter comprising a first MOSFET, a first inductor connected with the first MOSFET and a first resistor, a slave converter including a second MOSFET, a second inductor connected with the second MOSFET and a second resistor, the first MOSFET A method of operating an interleaved PFC circuit comprising a control unit for controlling an AC voltage waveform having a phase difference of 180 degrees to be input to a first gate of a second gate and a second gate of the second MOSFET, 상기 제1 저항에 걸리는 제1 전압을 제1 입력 단자에서 입력받고, 상기 제2 저항에 걸리는 제2 전압을 제2 입력단자에서 입력받고, 상기 제1 전압 및 상기 제2 전압의 차이값에 따라 하이 상태 또는 로우 상태의 출력 신호를 상기 제어부로 출력하는 단계The first voltage applied to the first resistor is input at a first input terminal, the second voltage applied to the second resistor is input at a second input terminal, and according to a difference between the first voltage and the second voltage. Outputting a high or low output signal to the controller; 를 포함하는 것을 특징으로 하는 인터리브 PFC 회로의 동작 방법.Method of operation of an interleaved PFC circuit comprising a. 제6항에 있어서, The method of claim 6, 상기 제1 저항에 걸리는 제1 전압을 제1 입력 단자에서 입력받고, 상기 제2 저항에 걸리는 제2 전압을 제2 입력단자에서 입력받고, 상기 제1 전압 및 상기 제2 전압의 차이값에 따라 하이 상태 또는 로우 상태의 출력 신호를 상기 제어부로 출력하는 단계는,The first voltage applied to the first resistor is input at a first input terminal, the second voltage applied to the second resistor is input at a second input terminal, and according to a difference between the first voltage and the second voltage. The outputting of the high state or low state output signal to the controller may include: 상기 제1 입력단자에 입력되는 제1 전압과 상기 제2 입력 단자에 입력되는 제2 전압의 차이값이 기준 전압 미만이면 상기 출력 단자에서 하이상태의 출력 신호를 출력하고, 상기 제1 입력단자에 입력되는 제1 전압과 상기 제2 입력단자에 입력되는 제2 전압의 차이값이 상기 기준 전압 이상이면 상기 출력 단자에서 로우 상태의 출력 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 인터리브 PFC 회로의 동작 방법.If the difference between the first voltage input to the first input terminal and the second voltage input to the second input terminal is less than a reference voltage, the output terminal outputs a high state signal to the first input terminal. Outputting an output signal in a low state at the output terminal when a difference value between the first voltage input and the second voltage input to the second input terminal is equal to or greater than the reference voltage. How it works. 제6항에 있어서, The method of claim 6, 상기 제어부는 상기 출력 신호가 로우 상태인 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압 파형의 턴온 타임을 감소시키는 단계When the output signal is low, reducing the turn-on time of the AC voltage waveform input to the first gate and the second gate; 를 더 포함하는 것을 특징으로 하는 인터리브 PFC 회로의 동작 방법.The method of operating an interleaved PFC circuit further comprising. 제8항에 있어서,The method of claim 8, 상기 제어부는 상기 출력 신호의 로우 상태가 소정 시간이상 지속되는 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압을 오프시키는 단계를 더 포함하는 것을 특징으로 하는 인터리브 PFC 회로의 동작 방법.The control unit further comprises the step of turning off the AC voltage input to the first gate and the second gate when the low state of the output signal lasts for a predetermined time or more. . 제6항에 있어서,The method of claim 6, 상기 제어부는 상기 출력 신호가 하이 상태인 경우, 상기 제1 게이트 및 상기 제2 게이트에 입력되는 상기 교류 전압 파형을 유지하는 것을 특징으로 하는 인터리브 PFC 회로의 동작 방법.And the control unit maintains the AC voltage waveform input to the first gate and the second gate when the output signal is in a high state.
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