KR20090047786A - 클록 분배 회로 및 이를 포함하는 반도체 칩 - Google Patents

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Abstract

테스트 용이화(design for testability)를 위한 클록 분배 회로는 선택 신호 생성부, 스캔 디코딩부 및 클록 게이팅부를 포함한다. 선택 신호 생성부는 캡쳐 모드에서 테스트 벡터에 따라 외부 클록 신호에 응답하여 선택 신호를 생성한다. 스캔 디코딩부는 선택 신호에 응답하여 클록 지정 신호들을 선택적으로 활성화하여 출력한다. 클록 게이팅부는 클록 지정 신호들 및 외부 클록 신호에 응답하여 내부 클록 신호들을 선택적으로 활성화하여 출력한다. 클록 분배 회로를 포함하는 반도체 칩은 캡쳐 모드에서 전력 소모가 감소되고, 포함하는 클록 핀들의 수를 감소할 수 있다.
DFT logic, 스캔 테스트, scan test, 캡쳐 모드 전력, capture mode power

Description

클록 분배 회로 및 이를 포함하는 반도체 칩 {CLOCK DISTRIBUTION CIRCUIT AND SEMICONDUCTOR CHIP INCLUDING THE SAME}
본 발명은 반도체 칩의 테스트에 관한 것으로, 보다 상세하게는 스캔 캡쳐 모드에서 전력 소모를 감소시킬 수 있는 클록 분배 회로 및 클록 분배 회로를 포함하는 반도체 칩에 관한 것이다.
최근 초고밀도 집적 회로(very large scale integrated circuit, VLSI)에 대한 설계 기술 및 공정 기술이 급격히 발전함에 따라 회로의 집적도 및 복잡도가 크게 증가하고 있다. 설계 사양을 만족하는 설계 못지 않게 완성된 회로의 정확한 동작을 보장할 수 있는 테스트 또한 중요한 문제가 되고 있다. 이에 따라 높은 결함(fault) 발견율을 갖는 스캔 테스트(scan test)가 광범위하게 사용되고 있다.
스캔 테스트는 테스트 대상 모듈 내부의 모든 플립-플롭들을 스캔 셀로 대체하여 상기 스캔 셀들이 직렬로 연결된 스캔 체인을 형성함으로써 외부로부터 각 스캔 셀을 직접적으로 제어하고 관찰하는 테스트 방법이다. 상기 스캔 셀은, 예를 들어, 스캔 인에이블 신호에 응답하여 데이터 입력 신호 및 스캔 입력 신호를 선택적으로 출력하는 멀티플렉서 및 상기 멀티플렉서의 출력을 입력 신호로서 수신하는 플립-플롭을 포함할 수 있고, 스캔 인에이블 신호가 비활성화되는 동안 상기 데이터 입력 신호를 클록 신호에 응답하여 출력하고, 스캔 인에이블 신호가 활성화되는 동안 상기 스캔 입력 신호를 클록 신호에 응답하여 출력할 수 있다. 상기 스캔 테스트는 상기 스캔 체인을 형성하는 상기 스캔 셀들을 입력 또는 출력 포인트로 이용하여 테스트 대상 모듈 내부의 논리 회로를 복수의 부분들로 나누어 각 부분의 결함 여부를 테스트한다.
상기 스캔 테스트는 크게 시프트 인(shift in), 데이터 캡쳐, 및 시프트 아웃(shift out)의 3 단계의 동작으로 이루어진다. 시프트 인 단계에서는 상기 스캔 체인을 형성하는 스캔 셀들이 스캔 테스트 클록에 응답하여 스캔 입력 신호를 시프트한다. 즉, 매 클록마다 스캔 셀의 출력이 후단의 스캔 셀에 입력되어 상기 스캔 입력 신호를 시프트한다. 이에 따라, 상기 스캔 셀들이 직렬 연결된 상기 스캔 체인에 상기 스캔 입력 신호에 상응하는 원하는 값들, 즉 테스트 벡터(test vector)가 로드되며, 상기 스캔 체인에 로드된 값들은 각각 상기 스캔 체인을 형성하는 각 스캔 셀에 연결된 테스트 대상 모듈 내부의 각 조합 논리 회로(combinational logic circuit)에 입력된다. 상기 각 조합 논리 회로에서 상기 테스트 벡터에 따른 동작이 수행된 후, 스캔 테스트 클록에 응답하여 캡쳐 단계가 수행된다. 캡쳐 단계에서는 각 스캔 셀에 연결된 상기 각 조합 논리 회로의 동작 수행 결과가 대응하는 스캔 셀에 저장된다. 캡쳐 단계의 수행에 따른 상기 테스트 벡터에 기초한 상기 조합 논리 회로의 상기 동작 수행 결과들이 상기 스캔 체인에 저장되면, 시프트 아웃 단계가 수행된다. 시프트 아웃 단계에서는 상기 스캔 체인을 형성하는 스캔 셀들에 저장된 상기 동작 수행 결과들이 스캔 테스트 클록에 응답하여 시프트되어 외부의 테스트 장비로 출력된다. 출력된 상기 동작 수행 결과들에 기초하여 상기 테스트 대상 모듈의 결함 여부를 판정한다. 한편, 시프트 아웃 단계가 수행될 때 다음 테스트 벡터의 시프트 인 단계가 동시에 수행된다.
도 1은 종래 기술에 따른 제 1 스캔 테스트 클록의 타이밍도이다.
도 1을 참조하면, 제 1 시프트 모드(111)에서는 테스트 벡터가 스캔 체인에 로드되는 시프트 인 단계가 수행된다. 제 1 캡쳐 모드(112)에서는 상기 테스트 벡터에 따른 테스트 대상 모듈의 동작 수행 결과가 상기 스캔 체인에 저장된다. 제 2 시프트 모드(113)에서는 상기 스캔 체인에 저장된 상기 동작 수행 결과가 외부로 출력되는 시프트 아웃 단계가 수행된다. 한편, 제 2 시프트 모드(113)에서는 시프트 아웃 단계가 수행될 때 다음 테스트 벡터가 상기 스캔 체인에 로드되는 시프트 인 단계가 동시에 수행되고, 제 1 시프트 모드(111)에서는 시프트 인 단계가 수행될 때 이전 테스트 벡터에 따른 동작 수행 결과가 외부로 출력되는 시프트 아웃 단계가 동시에 수행된다. 종래 기술에 따른 상기 제 1 스캔 테스트 클록을 사용하는 스캔 테스트는 하나의 클록을 사용하여 테스트 대상 모듈의 결함 여부를 판정하므로 캡쳐 모드에서 전력 소모가 큰 문제점이 있다. 또한, 종래 기술에 따른 상기 제 1 스캔 테스트 클록은 제 1 캡쳐 모드(112)에서 로직 ‘하이’ 상태가 상대적으로 길게 유지되는 하나의 펄스(114)를 가진다. 이에 따라 상기 제 1 스캔 테스트 클록을 사용하는 스캔 테스트는 테스트 대상 모듈의 클록 속도와 무관한 결함(stuck-at fault)을 검출할 수는 있으나, 동작 속도에서 발생할 수 있는 타이밍 관련 결함, 지연 결함(delay fault) 또는 천이 결함(transition fault)을 검출할 수 없는 문제점이 있다.
도 2는 종래 기술에 따른 제 2 스캔 테스트 클록의 타이밍도이다.
도 2를 참조하면, 제 3 시프트 모드(121) 및 제 4 시프트 모드(123)에서는 도 1의 제 1 시프트 모드(111) 및 제 2 시프트 모드(113)에서와 유사하게 시프트 인 단계 및 시프트 아웃 단계가 수행된다. 제 2 스캔 테스트 클록은, 도 1의 제 1 스캔 테스트 클록과는 달리, 제 2 캡쳐 모드(122)에서 로직 ‘하이’ 상태가 상대적으로 짧게 유지되는 두 개의 펄스들(124, 125)을 가진다. 즉, 제 2 스캔 테스트 클록을 사용하는 스캔 테스트는 캡쳐 모드에서 테스트 대상 모듈의 동작 속도(at speed)로 테스트 대상 모듈에 펄스를 제공함으로써 타이밍 관련 결함을 검출할 수 있다. 그러나, 제 2 스캔 테스트 클록을 사용하는 스캔 테스트는 캡쳐 모드에서 더욱 많은 전력을 소모하고, 전력 소모로 인한 고장(fail)이 발생할 수 있는 문제가 있다.
도 3은 테스트 대상 모듈을 포함하는 종래의 반도체 칩을 나타내는 도면이다.
도 3을 참조하면, 종래의 반도체 칩(130)은 테스트 대상 모듈(140), 제 1 내지 제 4 테스트 클록 핀들(151, 152, 153, 154)을 포함한다. 테스트 대상 모듈(140)은 제 1 내지 제 4 서브 모듈들(141, 142, 143, 144)을 포함한다.
종래의 반도체 칩(130)에서, 제 1 내지 제 4 서브 모듈들(141, 142, 143, 144) 각각은 대응하는 제 1 내지 제 4 테스트 클록 핀들(151, 152, 153, 154)로부 터 각각 테스트 클록들(SCK1, SCK2, SCK3, SCK4)을 제공받는다. 테스트 클록들(SCK1, SCK2, SCK3, SCK4)은 시프트 모드에서 동시에 활성화되고, 캡쳐 모드에서 하나의 클록만이 활성화된다. 이에 따라, 캡쳐 모드에서 하나의 서브 모듈만이 활성화되어 캡쳐 모드에서의 전력 소모를 줄일 수 있다. 그러나, 종래의 반도체 칩(130)은 복수의 테스트 클록들(SCK1, SCK2, SCK3, SCK4)을 제공받기 위하여 테스트 클록들(SCK1, SCK2, SCK3, SCK4)의 수만큼의 테스트 클록 핀들(151, 152, 153, 154)을 포함하여야 한다. 따라서, 많은 수의 클록 전용 핀들에 따른 비용이 증가하고, 패드 수가 제한된 설계(pad limit design)를 하는 경우 구현이 불가능한 문제가 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 캡쳐 모드에서의 전력의 전력 소모를 감소시킬 수 있고, 클록 핀의 수를 줄일 수 있는 클록 분배 회로를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 상기 클록 분배 회로를 포함하는 반도체 칩을 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 클록 분배 회로는 선택 신호 생성부, 스캔 디코딩부 및 클록 게이팅부를 포함한다.
상기 선택 신호 생성부는 스캔 테스트 모드의 시프트 모드에서 테스트 벡터가 저장되고, 상기 스캔 테스트 모드의 캡쳐 모드에서 상기 테스트 벡터에 따라 외부 클록 신호에 응답하여 선택 신호를 생성한다. 상기 스캔 디코딩부는 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 선택 신호에 응답하여 클록 지정 신호들을 선택적으로 활성화하여 출력한다. 상기 클록 분배 회로는 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여, 상기 스캔 테스트 모드의 상기 시프트 모드 동안 내부 클록 신호들을 모두 활성화하여 출력하고, 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 내부 클록 신호들을 선택적으로 활성화하여 출력한다.
상기 스캔 디코딩부는 정상 동작 모드에서 상기 클록 지정 신호들을 모두 활 성화하여 출력할 수 있고, 상기 클록 게이팅부는 상기 정상 동작 모드에서 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여 상기 내부 클록 신호들을 모두 활성화하여 출력할 수 있다.
상기 선택 신호 생성부는 직렬로 연결된 복수의 스캔 셀들을 포함할 수 있다. 상기 선택 신호 생성부는 제 1 입력 단자가 출력 단자에 연결되고, 제 2 입력 단자에서 상기 테스트 벡터를 수신하며, 상기 스캔 인에이블 신호에 응답하여 상기 제 1 입력 단자 또는 상기 제 2 입력 단자에서 수신된 신호들을 선택적으로 출력하는 스캔 셀을 N개(N은 1 이상의 자연수) 포함할 수 있고, 상기 N개의 스캔 셀은, 전단의 스캔 셀의 상기 출력 단자가 후단의 스캔 셀의 상기 제 2 입력 단자와 연결될 수 있다.
상기 클록 게이팅부는, 각각, 상기 클록 지정 신호들 중 어느 하나의 클록 지정 신호를 제 1 입력 단자에서 수신하고, 상기 스캔 인에이블 신호를 제 2 입력 단자에서 수신하며, 상기 제 1 입력 단자에서 수신되는 상기 클록 지정 신호 또는 상기 제 2 입력 단자에서 수신되는 상기 스캔 인에이블 신호 중 하나의 신호가 활성화 상태인 경우 상기 외부 클록 신호를 상기 내부 클록 신호들 중 어느 하나의 내부 클록 신호로서 출력하는 복수의 클록 게이팅 셀들을 포함할 수 있다.
상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 칩은 모듈 및 클록 분배 회로를 포함한다.
상기 모듈은 복수의 서브 모듈들을 포함한다. 상기 클록 분배 회로는 정상 동작 모드에서 외부 클록 신호를 상기 복수의 서브 모듈들 각각에 제공하고, 스캔 테스트 모드의 시프트 모드 동안 상기 외부 클록 신호를 상기 복수의 서브 모듈들 각각에 제공하며, 상기 스캔 테스트 모드의 캡쳐 모드 동안 상기 외부 클록 신호를 상기 복수의 서브 모듈들 중 어느 하나의 서브 모듈에 선택적으로 제공한다.
상기 클록 분배 회로는, 상기 스캔 테스트 모드의 상기 시프트 모드에서 테스트 벡터가 저장되고, 상기 스캔 테스트 모드의 상기 캡쳐 모드에서 상기 테스트 벡터에 따라 상기 외부 클록 신호에 응답하여 선택 신호를 생성하는 선택 신호 생성부, 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 선택 신호에 응답하여 클록 지정 신호들을 선택적으로 활성화하여 출력하는 스캔 디코딩부, 및 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여, 상기 스캔 테스트 모드의 상기 시프트 모드 동안 내부 클록 신호들을 모두 활성화하여 출력하고, 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 내부 클록 신호들을 선택적으로 활성화하여 출력하는 클록 게이팅부를 포함할 수 있다.
상기 스캔 디코딩부는 상기 정상 동작 모드에서 상기 클록 지정 신호들을 모두 활성화하여 출력할 수 있고, 상기 클록 게이팅부는 상기 정상 동작 모드에서 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여 상기 내부 클록 신호들을 모두 활성화하여 출력할 수 있다.
상기 선택 신호 생성부는 직렬로 연결된 복수의 스캔 셀들을 포함할 수 있다. 상기 선택 신호 생성부는 제 1 입력 단자가 출력 단자에 연결되고, 제 2 입력 단자에서 상기 테스트 벡터를 수신하며, 상기 스캔 인에이블 신호에 응답하여 상기 제 1 입력 단자 또는 상기 제 2 입력 단자에서 수신된 신호들을 선택적으로 출력하 는 스캔 셀을 N개(N은 1 이상의 자연수) 포함할 수 있고, 상기 N개의 스캔 셀은, 전단의 스캔 셀의 상기 출력 단자가 후단의 스캔 셀의 상기 제 2 입력 단자와 연결될 수 있다.
상기 클록 게이팅부는, 각각, 상기 클록 지정 신호들 중 어느 하나의 클록 지정 신호를 제 1 입력 단자에서 수신하고, 상기 스캔 인에이블 신호를 제 2 입력 단자에서 수신하며, 상기 제 1 입력 단자에서 수신되는 상기 클록 지정 신호 또는 상기 제 2 입력 단자에서 수신되는 상기 스캔 인에이블 신호 중 하나의 신호가 활성화 상태인 경우 상기 외부 클록 신호를 상기 내부 클록 신호들 중 어느 하나의 내부 클록 신호로서 출력하는 복수의 클록 게이팅 셀들을 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 클록 분배 회로 및 반도체 칩은, 캡쳐 모드에서 테스트 대상 모듈을 부분적으로 활성화하여 전력 소모를 감소시킬 수 있다.
또한 본 발명의 실시예들에 따른 클록 분배 회로 및 반도체 칩은, 클록 전용 핀의 수를 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르 게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(200)은 테스트 대상 모듈(220), 클록 핀(230), 및 클록 분배 회로(300)를 포함한다.
테스트 대상 모듈(220)은 스캔 테스트의 대상이 되는 모듈로서, 제 1 내지 제 4 서브 모듈들(221, 222, 223, 224)을 포함한다. 클록 핀(230)을 통하여 외부 클록 신호(SCK)가 클록 분배 회로(300)에 제공된다. 클록 분배 회로(300)는 정상 동작 모드(functional mode)에서 외부 클록 신호(SCK)를 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)로서 제 1 내지 제 4 서브 모듈들(221, 222, 223, 224)에 각각 제공한다. 여기서, 정상 동작 모드는 테스트 대상 모듈(220)이 테스트 될 때가 아닌 본래의 기능을 수행하는 모드를 의미한다. 클록 분배 회로(300)는 스캔 테스트 모드에서 시프트 모드 동안에는, 상기 정상 동작 모드와 유사하게, 외부 클록 신호(SCK)를 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)로서 제 1 내지 제 4 서브 모듈들(221, 222, 223, 224)에 각각 제공한다. 클록 분배 회로(300)는 상기 스캔 테스트 모드에서 캡쳐 모드 동안에는 외부 클록 신호(SCK)를 제 1 내지 제 4 서브 모듈들(221, 222, 223, 224) 중 어느 하나의 서브 모듈에 선택적으로 제공한다. 즉, 상기 캡쳐 모드 동안에는 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4) 중 어느 하나의 내부 클록 신호만이 활성화 된다. 따라서, 활성화된 상기 하나의 내부 클록 신호에 대응하는 서브 모듈만이 활성화되어 캡쳐 모드에서의 전력 소모가 감소될 수 있다. 또한, 반도체 칩(200)은 테스트 대상 모듈(220)에 공급되는 외부 클록 신호(SCK)를 위하여 하나의 핀(230)만을 사용함으로써 적은 수의 핀만을 사용하여 스캔 테스트를 할 수 있다.
도 5는 본 발명의 일 실시예에 따른 클록 분배 회로를 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 클록 분배 회로(300)는 선택 신호 생성부(310), 스캔 디코딩부(320), 및 클록 게이팅부(330)를 포함한다.
선택 신호 생성부(310)는 스캔 테스트 모드에서 스캔 인에이블 신호(SE)가 활성화 상태인 시프트 모드 동안 스캔 입력 신호(SI)를 수신하여 테스트 벡터의 일부가 저장된다. 선택 신호 생성부(310)에 저장된 상기 테스트 벡터는 도 4의 테스트 대상 모듈(220) 내부의 조합 논리 회로에 입력되는 값이 아닌 제 1 및 제 2 선택 신호들(SS1, SS2)의 생성에 사용되는 값이다. 선택 신호 생성부(310)는 스캔 체인의 일부분일 수 있다. 예를 들어, 선택 신호 생성부(310)는 상기 스캔 체인의 중간에 위치하여 시프트 인 단계에서 스캔 입력 신호(SI)를 통하여 입력된 테스트 벡터를 시프트할 수 있고, 시프트 아웃 단계에서 테스트 대상 모듈(220) 내부의 조합 논리 회로의 동작 수행 결과를 스캔 출력 신호(SO)로서 외부로 출력하도록 시프트할 수 있다. 실시예에 따라, 선택 신호 생성부(310)는 상기 스캔 체인의 앞단 또는 뒷단에 연결될 수 있다. 선택 신호 생성부(310)는 스캔 인에이블 신호(SE)가 비활성화 상태인 캡쳐 모드 동안 상기 테스트 벡터에 따라 외부 클록 신호(SCK)에 응답하여 제 1 및 제 2 선택 신호들(SS1, SS2)을 생성한다. 실시예에 따라, 선택 신호들(SS1, SS2)의 수는 1 이상의 자연수가 될 수 있다.
스캔 디코딩부(320)는 스캔 신호(SCAN)가 로직 ‘로우’ 상태에 있는 정상 동작 모드에서 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4)을 모두 활성화하여 출력할 수 있다. 스캔 디코딩부(320)는 상기 스캔 테스트 모드에서 스캔 신호(SCAN)가 로직 ‘하이’ 상태에 있는 상기 캡쳐 모드 동안 제 1 및 제 2 선택 신호들(SS1, SS2)에 응답하여 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4)을 선택적으로 활성화하여 출력할 수 있다. 예를 들어, 제 1 선택 신호(SS1)가 로직 ‘로우’, 제 2 선택 신호(SS2)가 로직 ‘로우’일 때, 제 1 클록 지정 신 호(EN1)가 활성화되고, 제 2 내지 제 4 클록 지정 신호들(EN2, EN3, EN4)이 비활성화되며, 제 1 선택 신호(SS1)가 로직 ‘로우’, 제 2 선택 신호(SS2)가 로직 ‘하이’일 때, 제 2 클록 지정 신호(EN2)가 활성화되고, 제 1, 제 3 및 제 4 클록 지정 신호들(EN1, EN3, EN4)이 비활성화될 수 있다. 실시예에 따라, 스캔 신호(SCAN)는 상기 정상 동작 모드에서 로직 ‘로우’ 상태이고, 상기 스캔 테스트 모드에서 로직 ‘하이’ 상태일 수 있다. 상기 시프트 모드에서는 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4)이 클록 게이팅부(330)에서 실질적으로 사용되지 않을 수 있다.
클록 게이팅부(330)는 상기 정상 동작 모드에서 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4)이 모두 활성화 상태이므로, 외부 클록 신호(CLK)에 응답하여 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)을 모두 활성화하여 출력할 수 있다. 상기 정상 동작 모드에서와 유사하게, 클록 게이팅부(330)는 상기 시프트 모드에서 스캔 인에이블 신호(SE)가 활성화 상태이므로, 외부 클록 신호(CLK)에 응답하여 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)을 모두 활성화하여 출력할 수 있다. 상기 정상 동작 모드 및 상기 시프트 모드에서와는 달리, 클록 게이팅부(330)는 상기 캡쳐 모드에서 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4) 중 활성화된 하나의 클록 지정 신호에 상응하는 내부 클록 신호만을 활성화하여 출력할 수 있다. 예를 들어, 제 1 클록 지정 신호(EN1)가 활성화 상태에 있고, 제 2 내지 제 4 클록 지정 신호들(EN2, EN3, EN4)이 비활성화 상태에 있는 경우, 외부 클록 신호(CLK)가 제 1 내부 클록 신호(CLK1)로서 출력되 고, 제 2 내지 제 4 내부 클록 신호들(CLK2, CLK3, CLK4)은 비활성화된 상태일 수 있다. 이 경우, 제 1 내부 클록 신호(CLK1)에 상응하는 도 4의 제 1 서브 모듈(221)만이 활성화 되어 캡쳐 모드에서의 전력 소모가 감소될 수 있다.
도 6은 도 5의 클록 분배 회로에 포함된 선택 신호 생성부를 나타내는 도면이다.
도 6을 참조하면, 선택 신호 생성부(310)는 제 1 스캔 셀(311) 및 제 2 스캔 셀(312)을 포함한다. 실시예에 따라, 선택 신호 생성부(310)는 하나 또는 그 이상의 스캔 셀들(311, 312)을 포함할 수 있다.
제 1 스캔 셀(311)은 제 1 데이터 입력 단자(D), 제 1 테스트 입력 단자(TI), 제 1 테스트 선택 단자(TE), 제 1 클록 단자(CK), 및 제 1 출력 단자(Q)를 가진다. 제 1 테스트 입력 단자(TI)에서는 스캔 입력 신호(SI)가 수신되고, 제 1 테스트 선택 단자(TE)에서는 스캔 인에이블 신호(SE)가 수신되며, 제 1 클록 단자(CK)에서는 외부 클록 신호(SCK)가 수신된다. 제 1 데이터 입력 단자(D)는 제 1 출력 단자(Q)와 연결되어, 제 1 스캔 셀(311)의 출력 신호가 입력 신호로 활용될 수 있다. 제 2 스캔 셀(312)은 제 2 데이터 입력 단자(D), 제 2 테스트 입력 단자(TI), 제 2 테스트 선택 단자(TE), 제 2 클록 단자(CK), 및 제 2 출력 단자(Q)를 가진다. 제 1 스캔 셀(311)의 제 1 출력 단자(Q)는 제 2 스캔 셀(312)의 제 2 테스트 입력 단자(TI)에 연결되어, 제 2 스캔 셀(312)의 제 2 테스트 입력 단자(TI)에서는 제 1 스캔 셀(311)의 출력 신호가 수신된다. 제 2 테스트 선택 단자(TE)에서는 스캔 인에이블 신호(SE)가 수신되며, 제 2 클록 단자(CK)에서는 외부 클록 신 호(SCK)가 수신된다. 제 2 데이터 입력 단자(D)는 제 2 출력 단자(Q)와 연결되어, 제 2 스캔 셀(312)의 출력 신호가 입력 신호로 활용될 수 있다.
제 1 스캔 셀(311) 및 제 2 스캔 셀(312)의 동작을 살펴보면, 제 1 스캔 셀(311) 및 제 2 스캔 셀(312)은 제 1 및 제 2 테스트 선택 단자(TE)에서 수신되는 스캔 인에이블 신호(SE)가 활성화 상태인 경우, 제 1 및 제 2 클록 단자(CK)에서 수신되는 외부 클록 신호(SCK)에 응답하여 제 1 및 제 2 테스트 입력 단자(TI)에서 수신되는 신호들을 각각 출력한다. 또한, 제 1 스캔 셀(311) 및 제 2 스캔 셀(312)은 스캔 인에이블 신호(SE)가 비활성화 상태인 경우, 외부 클록 신호(SCK)에 응답하여 제 1 및 제 2 데이터 입력 단자(D)에서 수신되는 신호들을 각각 출력한다. 시프트 모드에서는 스캔 인에이블 신호(SE)가 활성화 상태이므로, 제 1 스캔 셀(311)은 스캔 입력 신호(SI)를 수신하여 외부 클록 신호(SCK)에 응답하여 출력하고, 제 2 스캔 셀(312)은 제 1 스캔 셀(311)의 출력 신호를 스캔 출력 신호(SO)로서 외부 클록 신호(SCK)에 응답하여 출력한다. 즉, 시프트 모드에서는 제 1 및 제 2 스캔 셀들(311, 312)은 스캔 체인의 일부가 되어, 스캔 입력 신호(SI)로서 입력되는 테스트 벡터를 시프트하고, 스캔 입력 신호(SO)로서 출력되는 테스트 대상 모듈의 동작 수행 결과를 시프트한다. 여기서, 스캔 입력 신호(SI)로서 입력되는 테스트 벡터의 일부는 제 1 및 제 2 스캔 셀들(311, 312)에 저장될 수 있다. 캡쳐 모드에서는 스캔 인에이블 신호(SE)가 비활성화 상태이므로, 제 1 및 제 2 스캔 셀들(311, 312)은 외부 클록 신호(SCK)에 응답하여 제 1 및 제 2 데이터 입력 단자(D)에서 수신된 입력 신호들을 각각 출력한다. 이 때, 제 1 및 제 2 데이터 입력 단자들(D)은 제 1 및 제 2 출력 단자들(Q)에 각각 연결되어 있으므로, 제 1 및 제 2 스캔 셀들(311, 312)은 각각 저장된 데이터를 출력하게 되고, 상기 저장된 데이터는 상기 시프트 모드에서 입력된 상기 테스트 벡터에 의해 결정된다. 즉, 상기 캡쳐 모드에서는 테스트 패턴(test pattern)에 따라 제 1 및 제 2 선택 신호들(SS1, SS2)을 제어할 수 있고, 상기 캡쳐 모드에서 외부 클록 신호(SCK)가 복수의 펄스들을 가지는 천이 벡터(transition vector)인 경우에도 제 1 및 제 2 선택 신호들(SS1, SS2)을 제어할 수 있다. 따라서, 동작 속도(at speed) 스캔 테스트에 적합하다.
도 7은 도 5의 클록 분배 회로에 포함된 클록 게이팅부를 나타내는 도면이다.
도 7을 참조하면, 클록 게이팅부(330)는 제 1 내지 제 4 클록 게이팅 셀들(331, 332, 333, 334)을 포함한다.
제 1 내지 제 4 클록 게이팅 셀들(331, 332, 333, 334)은 제 1 내지 제 4 클록 지정 단자들(EN), 제 1 내지 제 4 테스트 선택 단자들(TE), 제 1 내지 제 4 클록 단자들(CK), 및 제 1 내지 제 4 게이팅 클록 단자들(GCK)을 각각 가진다. 제 1 내지 제 4 클록 지정 단자들(EN)에서는 제 1 내지 제 4 클록 지정 신호들(EN1, EN2, EN3, EN4)이 각각 수신되고, 제 1 내지 제 4 테스트 선택 단자들(TE)에서는 스캔 인에이블 신호(SE)가 각각 수신되며, 제 1 내지 제 4 클록 단자들(CK)에서는 외부 클록 신호(SCK)가 각각 수신된다. 제 1 내지 제 4 게이팅 클록 단자들(GCK)에서는 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)이 출력된다.
제 1 내지 제 4 클록 게이팅 셀들(331, 332, 333, 334)의 동작을 살펴보면, 제 1 클록 게이팅 셀(331)은 제 1 클록 지정 단자(EN)에서 수신되는 제 1 클록 지정 신호(EN1) 또는 제 1 테스트 선택 단자(TE)에서 수신되는 스캔 인에이블 신호(SE)가 활성화 상태인 경우, 제 1 클록 단자(CK)에서 수신되는 외부 클록 신호(SCK)를 제 1 내부 클록 신호(CLK1)로서 제 1 게이팅 클록 단자(GCK)를 통하여 출력한다. 제 2 내지 제 4 클록 게이팅 셀들(332, 333, 334)도 제 1 클록 게이팅 셀(331)과 유사하게, 제 2 내지 제4 클록 지정 신호들(EN2, EN3, EN4)이나 스캔 인에이블 신호(SE)가 활성화 상태인 경우, 활성화된 제 2 내지 제4 내부 클록 신호들(CLK2, CLK3, CLK4)을 출력한다. 정상 동작 모드에서는 제 1 내지 제4 클록 지정 신호들(EN1, EN2, EN3, EN4)이 모두 활성화 상태이므로, 제 1 내지 제 4 클록 게이팅 셀들(331, 332, 333, 334)은 외부 클록 신호(SCK)를 제 1 내지 제4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)로서 각각 출력한다. 시프트 모드에서는 스캔 인에이블 신호(SE)가 활성화 상태이므로, 제 1 내지 제 4 클록 게이팅 셀들(331, 332, 333, 334)은 외부 클록 신호(SCK)를 제 1 내지 제4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)로서 각각 출력한다. 캡쳐 모드에서는 스캔 인에이블 신호(SE)가 비활성화 상태이므로, 제 1 내지 제4 클록 지정 신호들(EN1, EN2, EN3, EN4) 중 활성화된 하나의 클록 지정 신호에 대응되는 클록 게이팅 셀에서만 활성화된 내부 클록 신호를 출력한다. 이에 따라, 캡쳐 모드에서의 전력 소모가 감소될 수 있다.
도 8은 본 발명의 일 실시예에 따른 클록 분배 회로의 스캔 테스트 모드에서의 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 제 1 내지 제 3 시프트 모드(413, 414, 415)에서는 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)가 모두 활성화 상태이다. 즉, 외부 클록 신호(CLK)가 제 1 내지 제 4 내부 클록 신호들(CLK1, CLK2, CLK3, CLK4)로서 각각의 서브 모듈들에 제공된다. 제 1 및 제 2 캡쳐 모드(411, 412)에서는 각각 하나의 내부 클록 신호만이 활성화된다. 즉, 제 1 캡쳐 모드(411)에서는 제 1 내부 클록 신호(CLK1)만이 활성화 상태이고, 제 2 캡쳐 모드(412)에서는 제 3 내부 클록 신호(CLK3)만이 활성화 상태이다. 도 8에서, 제 1 캡쳐 모드(411)에서의 제 1 펄스(401) 및 제 2 캡쳐 모드(412)에서의 제 2 펄스(402)는 각각 상대적으로 길게 유지되는 하나의 펄스인 것으로 도시되어 있으나, 실시예에 따라, 제 1 펄스(401) 및 제 2 펄스(402)는 각각 두 개 이상의 펄스들로 구성될 수 있다. 또한 실시예에 따라, 제 1 펄스(401) 및 제 2 펄스(402)는 정상 동작 모드에서의 클록 펄스 보다 활성화 상태가 실질적으로 같거나, 길게 유지될 수 있다.
도 9는 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩의 실험결과를 나타내는 도면이다.
도 9를 참조하면, 외부 클록 신호가 1 개이고 내부 클록 신호가 1개 일 경우, 즉 하나의 외부 클록 신호로 테스트 대상 모듈 전체를 스캔 테스트 할 경우, 캡쳐 모드에서 484.239 mW의 전력이 소모된다. 외부 클록 신호가 3 개이고 내부 클록 신호가 3개 일 경우, 즉 3 개의 클록 핀들을 통하여 제공받은 3 개의 외부 클록 신호를 사용할 경우, 캡쳐 모드에서 158.889 mW의 전력이 소모된다. 외부 클록 신호가 1 개이고 내부 클록 신호가 3개 일 경우, 즉 본 발명의 일 실시예에 따른 클록 분배 회로를 추가한 반도체 칩의 경우, 캡쳐 모드에서 174.089 mW의 전력이 소 모된다. 본 발명의 일 실시예에 따른 클록 분배 회로를 추가한 반도체 칩의 경우 클록 핀을 1 개만 사용하고도 클록 핀 3 개를 사용한 경우와 유사한 전력을 소모함을 알 수 있다. 또한, 칩 면적에 있어서도 면적이 거의 증가하지 않음을 알 수 있다.
도 10은 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(500)은 제 1 및 제 2 테스트 대상 모듈들(510, 520), 클록 핀(540), 및 클록 분배 회로(530)를 포함한다. 반도체 칩(500)은 하나의 클록 분배 회로(530)를 통하여 제 1 및 제 2 테스트 대상 모듈들(510, 520)이 포함하는 서브 모듈들(511, 512, 513, 521, 522, 523)에 내부 클록 신호들(CLK11, CLK12, CLK1N, CLK21, CLK22, CLK2N)을 각각 제공할 수 있다. 실시예에 따라, 반도체 칩(500)이 포함하는 테스트 대상 모듈들(510, 520)의 수는 하나 이상의 자연수일 수 있고, 테스트 대상 모듈들(510, 520) 각각이 포함하는 서브 모듈들(511, 512, 513, 521, 522, 523)의 수는 각각 하나 이상의 자연수일 수 있다.
도 11은 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(600)은 제 1 및 제 2 테스트 대상 모듈들(610, 620), 제 1 및 제 2 클록 핀들(651, 652), 및 제 1 및 제 2 클록 분배 회로들(630, 640)을 포함한다. 반도체 칩(600)은 제 1 및 제 2 클록 분배 회로들(630, 640) 각각이 제 1 및 제 2 테스트 대상 모듈들(610, 620) 각각에 내부 클록 신호들(CLK11, CLK12, CLK1N, CLK21, CLK22, CLK2N)을 제공할 수 있다. 실시예에 따라, 제 1 서브 모듈(611) 및 제 2 서브 모듈(612)에서 소모하는 전력이 적은 경우, 제 1 서브 모듈(611) 및 제 2 서브 모듈(612)은 동일한 내부 클록 신호(CLK11)를 제공받을 수 있다.
본 발명은 스캔 테스트가 활용되는 임의의 반도체 장치에 유용하게 이용될 수 있다. 또한, 본 발명에 따른 클록 분배 회로는 임의의 반도체 장치 설계 과정에서 칩 검증을 위하여 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 종래 기술에 따른 제 1 스캔 테스트 클록의 타이밍도이다.
도 2는 종래 기술에 따른 제 2 스캔 테스트 클록의 타이밍도이다.
도 3은 테스트 대상 모듈을 포함하는 종래의 반도체 칩을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 클록 분배 회로를 나타내는 블록도이다.
도 6은 도 5의 클록 분배 회로에 포함된 선택 신호 생성부를 나타내는 도면이다.
도 7은 도 5의 클록 분배 회로에 포함된 클록 게이팅부를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 클록 분배 회로의 스캔 테스트 모드에서의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩의 실험결과를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 클록 분배 회로를 갖는 반도체 칩을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
200, 500, 600: 반도체 칩
220, 510, 520, 610, 620: 테스트대상 모듈
300, 530, 630, 640: 클록 분배 회로
310: 선택 신호 생성부 320: 스캔 디코딩부
330: 클록 게이팅부 311, 312: 스캔 셀
331, 332, 333, 334: 클록 게이팅 셀

Claims (11)

  1. 스캔 테스트 모드의 시프트 모드에서 테스트 벡터가 저장되고, 상기 스캔 테스트 모드의 캡쳐 모드에서 상기 테스트 벡터에 따라 외부 클록 신호에 응답하여 선택 신호를 생성하는 선택 신호 생성부;
    상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 선택 신호에 응답하여 클록 지정 신호들을 선택적으로 활성화하여 출력하는 스캔 디코딩부; 및
    스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여, 상기 스캔 테스트 모드의 상기 시프트 모드 동안 내부 클록 신호들을 모두 활성화하여 출력하고, 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 내부 클록 신호들을 선택적으로 활성화하여 출력하는 클록 게이팅부를 포함하는 클록 분배 회로.
  2. 제 1 항에 있어서,
    상기 스캔 디코딩부는 정상 동작 모드에서 상기 클록 지정 신호들을 모두 활성화하여 출력하고,
    상기 클록 게이팅부는 상기 정상 동작 모드에서 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여 상기 내부 클록 신호들을 모두 활성화하여 출력하는 것을 특징으로 하는 클록 분배 회로.
  3. 제 1 항에 있어서, 상기 선택 신호 생성부는,
    직렬로 연결된 복수의 스캔 셀들을 포함하는 것을 특징으로 하는 클록 분배 회로.
  4. 제 1 항에 있어서,
    상기 선택 신호 생성부는, 제 1 입력 단자가 출력 단자에 연결되고, 제 2 입력 단자에서 상기 테스트 벡터를 수신하며, 상기 스캔 인에이블 신호에 응답하여 상기 제 1 입력 단자 또는 상기 제 2 입력 단자에서 수신된 신호들을 선택적으로 출력하는 스캔 셀을 N개(N은 1 이상의 자연수) 포함하고,
    상기 N개의 스캔 셀은, 전단의 스캔 셀의 상기 출력 단자가 후단의 스캔 셀의 상기 제 2 입력 단자와 연결된 것을 특징으로 하는 클록 분배 회로.
  5. 제 1 항에 있어서, 상기 클록 게이팅부는,
    각각, 상기 클록 지정 신호들 중 어느 하나의 클록 지정 신호를 제 1 입력 단자에서 수신하고, 상기 스캔 인에이블 신호를 제 2 입력 단자에서 수신하며, 상기 제 1 입력 단자에서 수신되는 상기 클록 지정 신호 또는 상기 제 2 입력 단자에서 수신되는 상기 스캔 인에이블 신호 중 하나의 신호가 활성화 상태인 경우 상기 외부 클록 신호를 상기 내부 클록 신호들 중 어느 하나의 내부 클록 신호로서 출력하는 복수의 클록 게이팅 셀들을 포함하는 것을 특징으로 하는 클록 분배 회로.
  6. 복수의 서브 모듈들을 포함하는 모듈; 및
    정상 동작 모드에서 외부 클록 신호를 상기 복수의 서브 모듈들 각각에 제공하고, 스캔 테스트 모드의 시프트 모드 동안 상기 외부 클록 신호를 상기 복수의 서브 모듈들 각각에 제공하며, 상기 스캔 테스트 모드의 캡쳐 모드 동안 상기 외부 클록 신호를 상기 복수의 서브 모듈들 중 어느 하나의 서브 모듈에 선택적으로 제공하는 클록 분배 회로를 포함하는 반도체 칩.
  7. 제 6 항에 있어서, 상기 클록 분배 회로는,
    상기 스캔 테스트 모드의 상기 시프트 모드에서 테스트 벡터가 저장되고, 상기 스캔 테스트 모드의 상기 캡쳐 모드에서 상기 테스트 벡터에 따라 상기 외부 클록 신호에 응답하여 선택 신호를 생성하는 선택 신호 생성부;
    상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 선택 신호에 응답하여 클록 지정 신호들을 선택적으로 활성화하여 출력하는 스캔 디코딩부; 및
    스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여, 상기 스캔 테스트 모드의 상기 시프트 모드 동안 내부 클록 신호들을 모두 활성화하여 출력하고, 상기 스캔 테스트 모드의 상기 캡쳐 모드 동안 상기 내부 클록 신호들을 선택적으로 활성화하여 출력하는 클록 게이팅부를 포함하는 클록 분배 회로.
  8. 제 7 항에 있어서,
    상기 스캔 디코딩부는 상기 정상 동작 모드에서 상기 클록 지정 신호들을 모두 활성화하여 출력하고,
    상기 클록 게이팅부는 상기 정상 동작 모드에서 스캔 인에이블 신호, 상기 클록 지정 신호들 및 상기 외부 클록 신호에 응답하여 상기 내부 클록 신호들을 모두 활성화하여 출력하는 것을 특징으로 하는 클록 분배 회로.
  9. 제 7 항에 있어서, 상기 선택 신호 생성부는,
    직렬로 연결된 복수의 스캔 셀들을 포함하는 것을 특징으로 하는 클록 분배 회로.
  10. 제 7 항에 있어서,
    상기 선택 신호 생성부는, 제 1 입력 단자가 출력 단자에 연결되고, 제 2 입력 단자에서 상기 테스트 벡터를 수신하며, 상기 스캔 인에이블 신호에 응답하여 상기 제 1 입력 단자 또는 상기 제 2 입력 단자에서 수신된 신호들을 선택적으로 출력하는 스캔 셀을 N개(N은 1 이상의 자연수) 포함하고,
    상기 N개의 스캔 셀은, 전단의 스캔 셀의 상기 출력 단자가 후단의 스캔 셀의 상기 제 2 입력 단자와 연결된 것을 특징으로 하는 클록 분배 회로.
  11. 제 7 항에 있어서, 상기 클록 게이팅부는,
    각각, 상기 클록 지정 신호들 중 어느 하나의 클록 지정 신호를 제 1 입력 단자에서 수신하고, 상기 스캔 인에이블 신호를 제 2 입력 단자에서 수신하며, 상기 제 1 입력 단자에서 수신되는 상기 클록 지정 신호 또는 상기 제 2 입력 단자에서 수신되는 상기 스캔 인에이블 신호 중 하나의 신호가 활성화 상태인 경우 상기 외부 클록 신호를 상기 내부 클록 신호들 중 어느 하나의 내부 클록 신호로서 출력하는 복수의 클록 게이팅 셀들을 포함하는 것을 특징으로 하는 클록 분배 회로.
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