KR20090022524A - 적층된 다이들 사이의 노이즈 전달을 방지하는 시스템 인패키지 - Google Patents

적층된 다이들 사이의 노이즈 전달을 방지하는 시스템 인패키지 Download PDF

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Abstract

시스템 인 패키지는 반도체 기판, 제1 다이, 고전도층 및 제2 다이를 포함한다. 반도체 기판은 상부면에 접지 패드를 구비한다. 제1 다이는 반도체 기판 위에 위치한다. 고전도층은 제1 다이 위에 위치하고, 와이어본딩에 의해 반도체 기판의 접지 패드에 연결된다. 제2 다이는 고전도층 위에 위치한다. 고전도층은 제1 다이 및 제2 다이 사이의 커플링 현상을 방지한다. 따라서 시스템 인 패키지 내 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 감소시킬 수 있다.
Figure P1020070087949
시스템 인 패키지, 다이, 전기전도율

Description

적층된 다이들 사이의 노이즈 전달을 방지하는 시스템 인 패키지 {SYSTEM IN PACKAGE OF PROTECTING NOISE TRANSFER BETWEEN STACKED DIES}
본 발명은 시스템 인 패키지에 관한 것이다. 보다 상세하게는, 적층된 다이들 사이의 노이즈 전달을 방지하는 시스템 인 패키지에 관한 것이다.
정보통신 기술이 발달함에 따라 무선통신, 멀티미디어, 게임 등의 여러 기능이 하나의 단말기에 통합된 제품에 대한 시장 수요가 급증하고 있다. 이러한 제품에는 여러 기능을 가진 다수의 부품이 하나의 단일 반도체로 집약된 시스템 온 칩(System on Chip, SoC) 및 시스템 인 패키지(System in Package, SiP) 기술이 이용된다. 시스템 온 칩 기술은 개발 기간이 오래 걸리고, 개발 비용이 많이 드는 것에 비해, 시스템 인 패키지 기술은 개발 기간이 짧고, 개발 비용이 저렴하여 최근 각광받고 있다.
일반적으로 복수의 반도체 소자인 칩(chip) 또는 다이(die)를 하나의 패키지 내에 구성하는 시스템 인 패키지 기술은 반도체 소자를 병렬로 배치시키는 방법과 적층시키는 방법이 있다. 보통 소형화 및 경량화가 요구되는 경우에는 반도체 칩 또는 다이를 3차원적으로 적층하는 형태가 많이 이용된다. 특히, 최근에는 RFIC와 디지털IC를 하나의 패키지에 적층형으로 집적할 수 있음에 따라 적층형 시스템 인 패키지에 대한 연구가 활발하게 이루어지고 있다.
하지만, RFIC와 디지털IC를 적층형으로 집적하는 경우, 디지털IC에서 발생한 디지털 신호가 RFIC로 커플링 되어 신호 간섭 및 노이즈 전달 현상이 발생하며, 이는 시스템 전체의 성능을 악화시키게 된다.
종래에는 다이의 본딩와이어 공간을 마련하기 위해 적층된 다이들 사이에 삽입된 스페이서를 이용하여 다이들 사이의 커플링 현상을 해결하고자 하였다. 즉, 스페이서의 두께를 증가시킴으로서 다이들 사이의 간격을 넓혀 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 줄이고자 하였다.
그러나, 시스템 인 패키지의 목적이 반도체 제품을 소형화 시키는 것에 있으므로 스페이서의 두께를 증가시키는데도 한계가 있다. 따라서, 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 용이하게 감소시킬 수 있는 시스템 인 패키지가 요구된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 적층된 다이들 사이에 전기전도율이 높은 재질을 삽입하여 다이들 사이의 노이즈전달을 감소시키기 위한 시스템 인 패키지를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 시스템 인 패키지는 반도체 기판, 제1 다이, 고전도층 및 제2 다이를 포함한다.
상기 반도체 기판은 상부면에 접지 패드를 구비한다. 상기 제1 다이는 상기 반도체 기판 위에 위치한다. 상기 고전도층은 상기 제1 다이 위에 위치하고, 와이어본딩에 의해 상기 반도체 기판의 상기 접지 패드에 연결된다. 상기 제2 다이는 상기 고전도층 위에 위치한다. 상기 고전도층은 상기 제1 다이 및 상기 제2 다이 사이의 커플링 현상을 방지한다.
상기 고전도층은 전기전도율이 1 S/m 이상인 재질로 구성될 수 있다.
상기 제1 다이, 상기 제2 다이 및 상기 고전도층은 실리콘 재질로 구성될 수 있다.
상기 시스템 인 패키지는, 상기 반도체 기판 위에 상기 반도체 기판, 상기 제1 다이, 상기 제2 다이, 상기 고전도층 및 상기 와이어본딩을 감싸는 몰드부를 더 포함할 수 있다.
상기 시스템 인 패키지는, 상기 반도체 기판의 하부면에 배치되는 복수개의 솔더 볼들을 더 포함할 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 시스템 인 패키지는 반도체 기판, 제1 다이, 고전도층, 제2 다이, 제1 스페이서 및 제2 스페이서를 포함한다.
상기 반도체 기판은 상부면에 접지 패드를 구비한다. 상기 제1 다이는 상기 반도체 기판 위에 위치한다. 상기 고전도층은 상기 제1 다이 위에 위치하고, 와이어본딩에 의해 상기 반도체 기판의 상기 접지 패드에 연결된다. 상기 제2 다이는 상기 고전도층 위에 위치한다. 상기 제1 스페이서는 상기 제1 다이와 상기 고전도층 사이에 위치하여 상기 제1 다이와 상기 고전도층을 이격시킨다. 상기 제2 스페이서는 상기 제2 다이와 상기 고전도층 사이에 위치하여 상기 제2 다이와 상기 고전도층을 이격시킨다. 상기 고전도층은 상기 제1 다이 및 상기 제2 다이 사이의 커플링 현상을 방지한다.
상기 고전도층은 전기전도율이 1 S/m 이상인 재질로 구성될 수 있다.
상기 제1 다이, 상기 제2 다이 및 상기 고전도층은 실리콘 재질로 구성될 수 있다.
상기 시스템 인 패키지는 상기 반도체 기판 위에 상기 반도체 기판, 상기 제1 다이, 상기 제2 다이, 상기 고전도층, 상기 제1 스페이서, 상기 제2 스페이서 및 상기 와이어본딩을 감싸는 몰드부를 더 포함할 수 있다.
상기 시스템 인 패키지는 상기 반도체 기판의 하부면에 배치되는 복수개의 솔더 볼들을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 시스템 인 패키지는 다이들 사이에 전기전도율이 높은 재질의 물체를 삽입하여 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도1은 본 발명의 일 실시예에 따른 시스템 인 패키지를 나타내는 단면도이다.
도1을 참조하면, 시스템 인 패키지(100)는 반도체 기판(110), 제1 다이(130), 고전도층(150), 제2 다이(170) 및 몰드부(190)를 포함한다.
반도체 기판(110)은 상부면에 하나 또는 그 이상의 접지 패드(112) 및 하나 또는 그 이상의 신호 패드(114)를 구비한다. 제 1 다이(130)는 반도체 기판(110) 위에 위치하고, 반도체 기판(110)과 전기적인 연결을 위해, 반도체 기판(110)의 신호 패드(114)와 와이어본딩(137)에 의해 연결된 하나 또는 그 이상의 패드(133)를 구비한다. 고전도층(150)은 제1 다이(130)위에 위치하고, 반도체 기판(110)의 접지 패드(112)와 와이어본딩(157)에 의해 연결된 하나 또는 그 이상의 패드(153)를 구비한다. 제 2 다이(170)는 고전도층(150) 위에 위치하고, 반도체 기판(110)과 전기적인 연결을 위해, 반도체 기판(110)의 신호 패드(114)와 와이어본딩(177)에 의해 연결된 하나 또는 그 이상의 패드(173)를 구비한다. 여기서 고전도층(150)은 제1 다이(130) 및 제2 다이(170) 사이에 위치하여 제 1 다이(130) 및 제2 다이(170)사이의 간격을 넓힘으로서, 제 1 다이(130) 및 제 2 다이(170) 사이에 노이즈 신호가 전달되는 커플링 현상을 감소시키는 역할을 한다.
또한, 고전도층(150)은 전기전도율이 상대적으로 높은 재질 즉, 전기전도율이 1S/m 이상인 재질로 구성될 수 있다. 이 경우, 고전도층(150)의 패드(153)가 와이어본딩(157)을 통해 반도체 기판(110)에 구비된 접지 패드(112)와 연결되어 있으므로 고전도층(150)은 제1 다이(130) 및 제2 다이(170)간의 커플링 현상을 방지하 는 차폐물 역할을 하게 된다.
또한 고전도층(150)은 제 1 다이(130) 및 제2 다이(170)와 동일한 재질로 구성될 수 있다. 일반적으로 제 1 다이(130) 및 제 2 다이(170)의 재질로 실리콘이 사용된다. 그러므로 고전도층(150) 또한 실리콘 재질로 구성될 수 있다. 실리콘 재질은 반도체의 주요 구성 물질이므로, 전압을 인가하거나 빛을 쪼이는 등의 주위 환경을 변화시켜 전기 전도율을 높일 수 있다. 즉, 제 1 다이(130) 및 제2 다이(170) 사이에 제1 다이(130) 및 제2 다이(170)와 동일한 재질의 물체를 삽입함으로서, 적층된 제1 다이(130) 및 제2 다이(170) 사이의 커플링 현상을 간단하게 감소시킬 수 있다.
몰드부(190)는 반도체 기판(110), 제1 다이(130), 제2 다이(170), 고전도층(150) 및 와이어본딩들(137, 157, 177)을 감싸는 형태로 반도체 기판(110)상에 형성되어 반도체 기판(110), 제1 다이(130), 제2 다이(170), 고전도층(150) 및 와이어본딩들(137, 157, 177)을 외부의 물리적인 압력으로 인한 손상 및 부식으로부터 방지하는 역할을 한다. 몰드부는 에폭시 성형 수지로 구성된다.
또한, 시스템 인 패키지(100)는 외부 메인 기판과의 전기적인 연결 및 외부 메인 기판상에 탑재하기 위한 솔더볼들(195)을 반도체 기판(110) 하부면에 더 포함할 수 있다.
도2는 본 발명의 다른 실시예에 따른 시스템 인 패키지를 나타내는 단면도이다.
도2를 참조하면, 시스템 인 패키지(200)는 반도체 기판(210), 제1 다 이(230), 고전도층(250), 제2 다이(270), 제1 스페이서(240), 제2 스페이서(260) 및 몰드부(290)를 포함한다.
반도체 기판(210)은 상부면에 하나 또는 그 이상의 접지 패드(212) 및 하나 또는 그 이상의 신호 패드(214)를 구비한다. 제 1 다이(230)는 반도체 기판(210) 위에 위치하고, 반도체 기판(210)과 전기적인 연결을 위해, 반도체 기판(210)의 신호 패드(214)와 와이어본딩(237)에 의해 연결된 하나 또는 그 이상의 패드(233)를 구비한다. 고전도층(250)은 제1 다이(230)위에 위치하고, 반도체 기판(210)의 접지 패드(212)와 와이어본딩(257)에 의해 연결된 하나 또는 그 이상의 패드(253)를 구비한다. 제 2 다이(270)는 고전도층(250) 위에 위치하고, 반도체 기판(210)과 전기적인 연결을 위해, 반도체 기판(210)의 신호 패드(214)와 와이어본딩(277)에 의해 연결된 하나 또는 그 이상의 패드(273)를 구비한다.
제1 스페이서(240)는 제 1 다이(230)와 고전도층(250) 사이에 위치하여 제1 다이(230)와 고전도층(250)을 이격시키는 기능을 한다. 즉, 제 1 다이(230)의 패드(233)에 연결된 와이어본딩(237)이 고전도층(250)에 접촉하는 것을 방지하는 역할을 한다.
제2 스페이서(260)는 고전도층(250)과 제 2 다이(270) 사이에 위치하여 고전도층(250)과 제2 다이(270)를 이격시키는 기능을 한다. 즉, 고전도층(250)의 패드(253)에 연결된 와이어본딩(257)이 제2 다이(270)에 접촉하는 것을 방지하는 역할을 한다.
고전도층(250)은 제1 다이(230) 및 제2 다이(270) 사이에 위치하여 제 1 다 이(230) 및 제2 다이(270)사이의 간격을 넓힘으로서, 제 1 다이(230) 및 제 2 다이(270) 사이에 노이즈 신호가 전달되는 커플링 현상을 감소시키는 역할을 한다.
또한, 고전도층(250)은 전기전도율이 상대적으로 높은 재질 즉, 전기전도율이 1S/m 이상인 재질로 구성될 수 있다. 이 경우, 고전도층(250)의 패드(253)가 와이어본딩(257)을 통해 반도체 기판(210)에 구비된 접지 패드(212)와 연결되어 있으므로 고전도층(250)은 제1 다이(230) 및 제2 다이(270)간의 커플링 현상을 방지하는 차폐물 역할을 하게 된다.
또한 고전도층(250)은 제 1 다이(230) 및 제2 다이(270)와 동일한 재질로 구성될 수 있다. 일반적으로 제 1 다이(230) 및 제 2 다이(270)의 재질로 실리콘이 사용된다. 그러므로 고전도층(250) 또한 실리콘 재질로 구성될 수 있다. 실리콘 재질은 반도체의 주요 구성 물질으므로, 전압을 인가하거나 빛을 쪼이는 등의 주위 환경을 변화시켜 전기 전도율을 높일 수 있다. 즉, 제 1 다이(230) 및 제2 다이(270) 사이에 제1 다이(230) 및 제2 다이(270)와 동일한 재질의 물체를 삽입함으로서, 적층된 제1 다이(230) 및 제2 다이(270) 사이의 커플링 현상을 간단하게 감소시킬 수 있다.
몰드부(290)는 반도체 기판(210), 제1 다이(230), 제2 다이(270), 고전도층(250), 제1 스페이서(240), 제2 스페이서(260) 및 와이어본딩들(237, 257, 277)을 감싸는 형태로 반도체 기판(210)상에 형성되어 반도체 기판(210), 제1 다이(230), 제2 다이(270), 고전도층(250), 제1 스페이서(240), 제2 스페이서(260) 및 와이어본딩들(237, 257, 277)을 외부의 물리적인 압력으로 인한 손상 및 부식으 로부터 방지하는 역할을 한다. 몰드부는 에폭시 성형 수지로 구성된다.
또한, 시스템 인 패키지(200)는 외부 메인 기판과의 전기적인 연결 및 외부 메인 기판상에 탑재하기 위한 솔더볼들(295)을 반도체 기판(210) 하부면에 더 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 시스템 인 패키지의 성능을 설명하기 위한 그래프이다.
도 3을 참조하면, 제1 그래프(310)는 시스템 인 패키지가 적층된 다이 사이에 고전도층, 즉 전기전도율이 높은 재질을 삽입하고, 고전도층을 와이어 본딩을 통해 반도체 기판의 접지와 연결했을 때의 적층된 다이들간에 커플링 되는 노이즈의 세기를 나타내고, 제 2 그래프(320)는 시스템 인 패키지가 적층된 다이들 사이에 고전도층을 삽입하지 않을 때의 적층된 다이들간에 커플링 되는 노이즈의 세기를 나타낸다.
제1 그래프(310)와 제2 그래프(320)를 서로 비교해보면, 제1 그래프(310)에 나타난 노이즈의 세기가 제2 그래프(320)에 나타난 노이즈의 세기보다 약 35dB 작다는 것을 확인할 수 있다.
따라서, 시스템 인 패키지 내 적층된 다이들 사이에 고전도층을 삽입하여 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 용이하게 감소시킬 수 있다.
본 발명에서는 2개의 다이들이 적층된 시스템 인 패키지가 다이들 사이에 고전도층을 포함하는 것에 대해 기술하였다. 그러나, 본 발명은 2개 이상 임의 개수 의 다이들이 적층된 시스템 인 패키지에도 적용할 수 있다.
본 발명에 따르면, 적층된 다이들 사이의 노이즈 전달을 방지하는 시스템 인 패키지는 적층된 다이들 사이에 고전도층을 삽입하여 적층된 다이들 사이에서 발생하는 신호 간섭 및 적층된 다이들 사이의 노이즈 전달을 간단하게 감소시킬 수 있다. 이에 따라 시스템 인 패키지 및 이를 포함하는 시스템의 전기적 성능 및 신뢰도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 시스템 인 패키지를 나타내는 단면도이다.
도2는 본 발명의 다른 실시예에 따른 시스템 인 패키지를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 시스템 인 패키지의 성능을 설명하기 위한 그래프이다.

Claims (10)

  1. 상부면에 접지 패드를 구비하는 반도체 기판;
    상기 반도체 기판 위에 위치하는 제1 다이;
    상기 제1 다이 위에 위치하고, 와이어본딩에 의해 상기 반도체 기판의 상기 접지 패드에 연결되는 고전도층; 및
    상기 고전도층 위에 위치하는 제2 다이를 포함하고, 상기 고전도층은 상기 제1 다이 및 상기 제2 다이 사이의 커플링 현상을 방지하는 시스템 인 패키지.
  2. 제1항에 있어서, 상기 고전도층은 전기전도율이 1 S/m 이상인 재질로 구성된 것을 특징으로 하는 시스템 인 패키지.
  3. 제1항에 있어서, 상기 제1 다이, 상기 제2 다이 및 상기 고전도층은 실리콘 재질로 구성된 것을 특징으로 하는 시스템 인 패키지.
  4. 제1항에 있어서, 상기 반도체 기판 위에 상기 반도체 기판, 상기 제1 다이, 상기 제2 다이, 상기 고전도층 및 상기 와이어본딩을 감싸는 몰드부를 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  5. 제1항에 있어서, 상기 반도체 기판의 하부면에 배치되는 복수개의 솔더 볼들 을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  6. 상부면에 접지 패드를 구비하는 반도체 기판;
    상기 반도체 기판 위에 위치하는 제1 다이;
    상기 제1 다이 위에 위치하고, 와이어본딩에 의해 상기 반도체 기판의 상기 접지 패드에 연결되는 고전도층;
    상기 고전도층 위에 위치하는 제2 다이;
    상기 제1 다이와 상기 고전도층 사이에 위치하여 상기 제1 다이와 상기 고전도층을 이격시키는 제1 스페이서; 및
    상기 제2 다이와 상기 고전도층 사이에 위치하여 상기 제2 다이와 상기 고전도층을 이격시키는 제2 스페이서를 포함하고, 상기 고전도층은 상기 제1 및 상기 제2 다이 사이의 커플링 현상을 방지하는 시스템 인 패키지.
  7. 제6항에 있어서, 상기 고전도층은 전기전도율이 1 S/m 이상인 재질로 구성된 것을 특징으로 하는 시스템 인 패키지.
  8. 제6항에 있어서, 상기 제1 다이, 상기 제2 다이 및 상기 고전도층은 실리콘 재질로 구성된 것을 특징으로 하는 시스템 인 패키지.
  9. 제6항에 있어서, 상기 반도체 기판 위에 상기 반도체 기판, 상기 제1 다이, 상기 제2 다이, 상기 고전도층, 상기 제1 스페이서, 상기 제2 스페이서 및 상기 와이어본딩을 감싸는 몰드부를 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
  10. 제6항에 있어서, 상기 반도체 기판의 하부면에 배치되는 복수개의 솔더 볼들을 더 포함하는 것을 특징으로 하는 시스템 인 패키지.
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