KR20090015719A - Pn diode of pram and method of manufacturing the same - Google Patents

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Abstract

A PN diode of pram and method of manufacturing the same is provided to secure uniform junction and junction depth without the concentration grade by forming polysilicon layer in which a SEG layer and P-type impurity are doped. In a PN diode of pram and method of manufacturing the same, an N type impurity region(105) is formed in the fixed region of the semiconductor substrate(100). The interlayer insulating film(110) is formed on the semiconductor substrate having N type impurity region. The photoresist pattern for the contact hole forming is formed on the interlayer insulating film. The interlayer insulating film is etched by using the photoresist pattern as a mask. After the photoresist pattern is removed, the cleaning process is performed to the substrate to remove native oxide film which is generated on the surface of the exposed N type impurity region.

Description

상변화 메모리 장치의 ＰＮ 다이오드 및 그 제조방법{PN Diode Of PRAM And Method Of Manufacturing The same}PN diode of phase change memory device and its manufacturing method {PN Diode Of PRAM And Method Of Manufacturing The same}

본 발명은 상변화 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 장치의 PN 다이오드 및 그 제조방법에 관한 것이다. The present invention relates to a phase change memory device and a method of manufacturing the same, and more particularly, to a PN diode and a method of manufacturing the phase change memory device.

상변화 메모리 장치(Phase change random access memory:PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 다시 말해, 결정 상태의 상변화 물질은 저항이 낮고, 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 또는 논리 레벨"하이"로 정의할 수 있다. Phase change random access memory (PRAM) stores data using a phase change material such as a chalcogenide alloy that is changed into a crystalline or amorphous state while being cooled after heating. In other words, since the phase change material in the crystalline state has a low resistance, and the phase change material in the amorphous state has a high resistance, the crystal state may be defined as a set or logic level "high."

이러한 상변화 메모리 장치는 워드 라인과 비트 라인이 교차되는 영역에 각각 형성되는 다수의 상변화 메모리 셀로 구성될 수 있다. 상변화 메모리 셀은 관통 전류에 따라 크기가 변하는 저항 및 상기 저항에 제공되는 전류를 제어하는 억세스 소자를 포함한다. 억세스 소자로는 PNP 바이폴라 트랜지스터, MOS 트랜지스터 또는 PN 다이오드가 이용될 수 있으며, 현재 고집적화된 상변화 메모리 장치의 억세스 소자로는 좁은 면적을 차지하는 수직(vertical) PN 다이오드가 주로 이용되고 있다. The phase change memory device may be configured of a plurality of phase change memory cells respectively formed in regions where word lines and bit lines cross each other. The phase change memory cell includes a resistor that changes in size in accordance with a through current and an access element for controlling a current provided to the resistor. A PNP bipolar transistor, a MOS transistor, or a PN diode may be used as an access element, and a vertical PN diode having a small area is mainly used as an access element of a highly integrated phase change memory device.

일반적인 수직 PN 다이오드는 도 1에 도시된 바와 같이, N타입의 SEG층(30a)내에 고농도 P타입 불순물을 이온 주입하여 얻어진다. 고농도 P타입 불순물은 N타입 SEG층(30a)층의 중심 부분을 투사 길이(또는 타겟지점:Rp)로 하여 이온 주입이 이루어지며, 이렇게 이온주입된 P타입 불순물들은 열처리 되어 PN 다이오드의 P 영역(30b)이 된다. 여기서 도면 부호 10은 반도체 기판, 15는 고농도 N타입의 불순물 영역 20은 층간 절연막, 30은 PN 다이오드를 나타낸다. A general vertical PN diode is obtained by ion implanting a high concentration P-type impurity into an N-type SEG layer 30a, as shown in FIG. The high concentration P-type impurities are implanted with the center portion of the N-type SEG layer 30a as the projection length (or target point: Rp). The P-type impurities thus implanted are heat-treated to form the P region of the PN diode ( 30b). Here, reference numeral 10 denotes a semiconductor substrate, 15 denotes a high concentration N-type impurity region 20, an interlayer insulating film, and 30 denotes a PN diode.

그런데, 이온 주입 방식으로 얻어진 P 영역(30b)은 도 1에 도시된 바와 같이 가우시안(Gaussian) 농도 분포(도면에서 40으로 표시된 곡선)를 갖는다. 즉, 상기 고농도 P타입 불순물은 타겟 지점을 목표로 이온 주입이 이루어지기 때문에, P 영역(30b)은 타겟 지점에 해당하는 부분(도면의 Rp)의 농도가 가장 높고(P++로 표시됨), 상부로 갈수록 농도가 점차 낮아진다. 반면, N타입의 SEG층(30a)은 고농도 N타입 불순물 영역(15)의 결정 성장에 의해 얻어지고 상기 층간 절연막의 전체 두께 정도로 성장됨에 따라 상부로 갈수록 점차 낮아지는 농도 분포를 가지며 농도 그레이드(grade) 또한 크다. However, the P region 30b obtained by the ion implantation method has a Gaussian concentration distribution (a curve indicated by 40 in the drawing) as shown in FIG. 1. That is, since the high concentration P-type impurity is ion implanted at the target point, the P region 30b has the highest concentration (represented by P ++) at the portion corresponding to the target point (Rp in the figure), Gradually lower the concentration. On the other hand, the N-type SEG layer 30a is obtained by the crystal growth of the high concentration N-type impurity region 15 and has a concentration distribution gradually lowering upward as it grows to the entire thickness of the interlayer insulating film. ) Is also large.

이렇게 PN 다이오드(30)의 불순물의 농도가 가우시안 분포, 즉, 그레이드를 가지게 되면, 각각의 PN 다이오드 사이에 불균일하게 접합이 일어나고, 이로 인해 접합 깊이(junction depth)가 불균일해진다. 이와 같이 접합 깊이의 불균일은 PN 다이오드의 항복 전압을 변동시킬 수 있어, 이러한 PN 다이오드를 억세스 소자로 이용하는 상변화 메모리 장치의 오동작을 유발할 수 있다. When the impurity concentration of the PN diode 30 has a Gaussian distribution, that is, a grade, non-uniform junctions occur between the respective PN diodes, resulting in non-uniform junction depths. As such, the nonuniformity of the junction depth may change the breakdown voltage of the PN diode, which may cause a malfunction of the phase change memory device using the PN diode as an access element.

또한, 상기 PN 다이오드(30)의 P 영역(30b)이 이온 주입 방식으로 형성됨에 따라, P 영역(30b)을 형성하기 위한 이온 주입 공정시 층간 절연막(20)에도 P타입 불순물이 이온 주입 될 수 있다. 이렇게 층간 절연막(20)에 이온 주입된 P타입 불순물은 후속의 열처리 공정시 PN 다이오드(30)쪽으로 확산되어, PN 다이오드(30)의 접합 특성을 열화시킨다. In addition, since the P region 30b of the PN diode 30 is formed by an ion implantation method, P-type impurities may be ion implanted into the interlayer insulating layer 20 during the ion implantation process for forming the P region 30b. have. P-type impurities implanted into the interlayer insulating film 20 are diffused toward the PN diode 30 in a subsequent heat treatment process, thereby deteriorating the bonding characteristics of the PN diode 30.

따라서, 본 발명의 목적은 항복 전압을 안정화할 수 있는 상변화 메모리 장치의 PN 다이오드를 제공하는 것이다.Accordingly, an object of the present invention is to provide a PN diode of a phase change memory device capable of stabilizing a breakdown voltage.

또한, 본 발명의 다른 목적은 균일한 접합면 및 접합 깊이를 확보할 수 있는 상변화 메모리 장치의 PN 다이오드 제조방법을 제공하는 것이다. In addition, another object of the present invention is to provide a method of manufacturing a PN diode of a phase change memory device capable of ensuring a uniform junction surface and junction depth.

상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 PN 다이오드는 제 1 불순물 영역을 갖는 반도체 기판, 상기 제 1 불순물 영역 상부에 형성되는 제 1 불순물 타입의 SEG(selective epitaxial growth)층, 및 상기 제 1 불순물 타입의 SEG층 상에 형성되는 제 2 불순물이 도핑된 폴리실리콘층을 포함한다. In order to achieve the above object of the present invention, the PN diode of the present invention is a semiconductor substrate having a first impurity region, a selective epitaxial growth (SEG) layer of a first impurity type formed on the first impurity region, and the And a polysilicon layer doped with a second impurity formed on the SEG layer of the first impurity type.

또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 PN 다이오드의 제조방법은 다음과 같다. 먼저, 제 1 불순물 영역을 갖는 반도체 기판을 준비한다음, 상기 반도체 기판 상에 상기 제 1 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성한다. 그후에, 상기 콘택홀 하부에 제 1 두께로 제 1 불순물 타입의 SEG층을 형성하고, 상기 콘택홀내의 제 1 불순물 타입의 SEG층 상부에, 제 2 두께로 제 2 불순물이 도핑된 폴리실리콘막을 증착한다. In addition, a method of manufacturing a PN diode of a phase change memory device according to another embodiment of the present invention is as follows. First, a semiconductor substrate having a first impurity region is prepared, and then an interlayer insulating film having a contact hole exposing the first impurity region is formed on the semiconductor substrate. Thereafter, a SEG layer of a first impurity type is formed at a first thickness under the contact hole, and a polysilicon film doped with a second impurity at a second thickness is deposited on the SEG layer of the first impurity type in the contact hole. do.

본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 PN 다이오드 제조방법은 다음과 같다. 먼저, N타입 불순물 영역을 갖는 반도체 기판을 준비한다음, 상기 반도체 기판 상에 상기 N타입 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절 연막을 형성하고, 상기 콘택홀 하부에 N타입의 SEG층을 형성한다. 그 후에, 상기 콘택홀 내부의 N타입의 SEG층 상부에 P타입 불순물이 도핑된 비정질 실리콘막을 증착한다음, 상기 N타입의 SEG층과 P타입 불순물이 도핑된 비정질 실리콘막 사이에 PN 접합이 일어나도록 열처리한다. A PN diode manufacturing method of a phase change memory device according to still another embodiment of the present invention is as follows. First, a semiconductor substrate having an N-type impurity region is prepared, and then an interlayer insulating film having a contact hole exposing the N-type impurity region is formed on the semiconductor substrate, and an N-type SEG layer is formed below the contact hole. do. Thereafter, an amorphous silicon film doped with P-type impurities is deposited on the N-type SEG layer inside the contact hole, and then a PN junction occurs between the N-type SEG layer and the amorphous silicon film doped with P-type impurities. Heat-treated to

본 발명에 의하면, 상변화 메모리 장치의 PN 다이오드를 N타입의 SEG층 및 P타입 불순물이 도핑된 폴리실리콘막으로 형성한다. 상기 P타입 불순물이 도핑된 폴리실리콘막은 전 층에 대해 동일한 농도 분포를 갖고, 두께 균일도가 우수한 증착 방식에 의해 형성됨에 따라, 농도 그레이드 없이 균일한 접합 면 및 접합 깊이를 확보할 수 있다. 또한, N타입의 SEG층은 종래에 비해 얇은 두께로 형성됨에 따라, 종래에 비해 농도 그레이드를 크게 줄일 수 있다. According to the present invention, a PN diode of a phase change memory device is formed of an N type SEG layer and a polysilicon film doped with P type impurities. The polysilicon film doped with the P-type impurity has the same concentration distribution over the entire layer and is formed by a deposition method having excellent thickness uniformity, thereby ensuring a uniform bonding surface and a bonding depth without a concentration grade. In addition, since the N-type SEG layer is formed in a thinner thickness than the conventional, the concentration grade can be significantly reduced compared to the conventional.

이에 따라, 상변화 메모리 장치의 PN 다이오드들의 항복 전압이 균일해져서, 상변화 메모리 장치의 오동작을 방지할 수 있다. Accordingly, the breakdown voltages of the PN diodes of the phase change memory device may be uniform, thereby preventing malfunction of the phase change memory device.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 2를 참조하면, 반도체 기판(100)의 소정 영역에 N타입 불순물 영역(105)을 형성한다. 다음, N타입 불순물 영역(105)을 갖는 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 층간 절연막(110)은 예를 들어 5000 내지 6000Å두께로 형성되며, 예컨대, 불순물을 포함하는 실리콘 산화막일 수 있다. 층간 절연막(110) 상부에 콘택홀 형성을 위한 포토레지스트 패턴(115)을 형성한다. 포토레지 스트 패턴(115)은 공지의 포토리소그라피 방식에 의해 형성될 수 있다. 포토레지스트 패턴(115)을 마스크로 이용하여 층간 절연막(110)을 식각하여, N타입 불순물 영역(105)을 노출시키는 콘택홀(H)을 형성한다. Referring to FIG. 2, an N-type impurity region 105 is formed in a predetermined region of the semiconductor substrate 100. Next, an interlayer insulating film 110 is formed on the semiconductor substrate 100 having the N-type impurity region 105. The interlayer insulating film 110 may be, for example, formed to have a thickness of 5000 to 6000 micrometers, and may be, for example, a silicon oxide film containing impurities. A photoresist pattern 115 for forming contact holes is formed on the interlayer insulating layer 110. The photoresist pattern 115 may be formed by a known photolithography method. The interlayer insulating layer 110 is etched using the photoresist pattern 115 as a mask to form a contact hole H exposing the N-type impurity region 105.

도 3을 참조하면, 포토레지스트 패턴(115)을 공지의 방법으로 제거한다. 다음, 노출된 N타입 불순물 영역(105) 표면에 발생할 수 있는 자연 산화막(도시되지 않음)을 제거하기 위하여 클리닝 공정을 진행한다. 그 후, 콘택홀(H)의 일부분이 채워지도록 N타입 SEG층(120)을 형성한다. 상기 N타입 SEG층(120)은 노출된 N타입 불순물 영역(105)을 에피택셜 성장시켜 형성된다. 이때, N타입 SEG층(120)의 에피택셜 높이는 전체 콘택홀 높이 즉, 층간 절연막(110)의 두께의 10 내지 25% 정도에 해당하는 두께일 수 있다. 예컨대, 층간 절연막(110)이 5000 내지 6000Å두께로 형성되는 경우, 상기 SEG층(120)은 약 500 내지 1500Å두께만큼 성장될 수 있다. 여기서, 상기 N타입 SEG층(120)은 전체 콘택홀의 높이 즉, 층간 절연막(110)의 두께의 10 내지 25% 정도에 해당하는 두께로 형성되므로, N타입 SEG층(120)의 두께가 종래에 비해 상대적으로 감소된다. 이에 따라, N타입 SEG층(120)내에 불순물 농도 그레이드가 거의 발생되지 않는다. 여기서, 상기 N타입 SEG층(120)은 예를 들어 1019 내지 3×1019 atom/cm3 일 수 있다. Referring to FIG. 3, the photoresist pattern 115 is removed by a known method. Next, a cleaning process is performed to remove a natural oxide film (not shown) that may occur on the exposed N-type impurity region 105 surface. Thereafter, the N-type SEG layer 120 is formed so that a portion of the contact hole H is filled. The N-type SEG layer 120 is formed by epitaxially growing the exposed N-type impurity region 105. In this case, the epitaxial height of the N-type SEG layer 120 may be about 10 to 25% of the total contact hole height, that is, the thickness of the interlayer insulating layer 110. For example, when the interlayer insulating film 110 is formed to have a thickness of 5000 to 6000 kPa, the SEG layer 120 may be grown by about 500 to 1500 kPa. Here, since the N-type SEG layer 120 is formed to a thickness corresponding to about 10 to 25% of the height of the entire contact hole, that is, the thickness of the interlayer insulating layer 110, the thickness of the N-type SEG layer 120 is conventionally known. Relative decrease. As a result, the impurity concentration grade hardly occurs in the N-type SEG layer 120. Here, the N type SEG layer 120 is, for example, 10 19 to 3 × 10 19 atom / cm 3 Can be.

그후, 도 4에 도시된 바와 같이, 비어있는 콘택홀(H) 상부 영역이 충진될 수 있도록 반도체 기판(100) 결과물 상부에 P타입 불순물이 도핑된 폴리실리콘막(125)을 증착한다. 상기 P타입 불순물이 도핑된 폴리실리콘막(125)은 2×1020내지 5×1020 atom/cm3 농도의 P타입 불순물, 예컨대 보론이 포함될 수 있고, 전체 콘택홀 높이의 25 내지 75% 두께, 예컨대, 2000 내지 3000Å두께로 형성될 수 있다. 이때, 상기 P타입 불순물이 도핑된 폴리실리콘막(125)은 약 500 내지 650˚C 온도에서 증착될 수 있으며, 콘택홀(H)내에서 오버행(overhang)이 발생되지 않도록 0.01 내지 1Torr의 압력하에서 증착될 수 있다. 그 다음, P타입 불순물이 도핑된 폴리실리콘막(125a)과 상기 N타입 SEG층(120) 사이에 PN 접합이 발생될 수 있도록 확산 처리를 진행한다. 확산 처리는 P타입 불순물이 도핑된 폴리실리콘막(125)의 증착 후 인시튜(in-situ)로 진행됨이 바람직하며, 상기 확산 처리는 예컨대, 반도체 기판 결과물을 700 내지 800˚C 온도에서 열처리하는 공정일 수 있다. 이러한 확산 처리는 단지 P타입 불순물이 도핑된 폴리실리콘막(125a)과 N타입 SEG층(120) 사이에 접합이 일어나게끔 유도하는 공정이고, 접합 계면은 상기 P타입 불순물이 도핑된 폴리실리콘막(125a)의 증착과 동시에 결정된다. Thereafter, as shown in FIG. 4, a polysilicon layer 125 doped with P-type impurities is deposited on the result of the semiconductor substrate 100 to fill the upper region of the empty contact hole H. Referring to FIG. The polysilicon layer 125 doped with the P-type impurity is 2 × 10 20 to 5 × 10 20 atom / cm 3 Concentrations of P-type impurities, such as boron, may be included and may be formed to be 25 to 75% thick, such as 2000 to 3000 mm 3 thick of the total contact hole height. In this case, the polysilicon film 125 doped with the P-type impurity may be deposited at a temperature of about 500 to 650 ° C., and under a pressure of 0.01 to 1 Torr so that an overhang does not occur in the contact hole H. Can be deposited. Next, a diffusion process is performed such that a PN junction may occur between the polysilicon film 125a doped with P-type impurities and the N-type SEG layer 120. The diffusion treatment is preferably carried out in-situ after deposition of the polysilicon film 125 doped with P-type impurities, and the diffusion treatment is performed by, for example, heat treating a semiconductor substrate resultant at a temperature of 700 to 800 ° C. Process. This diffusion process is a step of inducing bonding between the polysilicon film 125a doped with P-type impurities and the N-type SEG layer 120, and the bonding interface is a polysilicon film doped with the P-type impurities ( Determined simultaneously with the deposition of 125a).

도 5를 참조하면, 상기 P타입 불순물이 도핑된 폴리실리콘막(125)이 상기 콘택홀(H)내에 매립될 수 있도록, 상기 P타입 불순물이 도핑된 폴리실리콘막(125)을 평탄화한다. 상기 평탄화로 예컨대 CMP(chemical mechanical polishing)이 이용될 수 있다. Referring to FIG. 5, the polysilicon film 125 doped with the P-type impurity is planarized so that the polysilicon film 125 doped with the P-type impurity may be embedded in the contact hole H. As the planarization, for example, chemical mechanical polishing (CMP) may be used.

본 실시예에 의하면, 상변화 메모리 장치의 PN 다이오드의 P 영역을 P타입 불순물이 도핑된 폴리실리콘막(125)으로 형성한다. 증착 방식에 의해 형성되는 폴리실리콘막은 알려진 바와 같이 균일한 두께를 가지고 형성됨에 따라, 상기 콘택 홀(H)내에도 균일한 두께의 P타입 불순물이 도핑된 폴리실리콘막(125)이 형성된다. 이에 따라, P타입 불순물이 도핑된 폴리실리콘막(125)과 N타입 SEG층(120) 사이에 균일한 PN 접합면이 형성된다. According to the present exemplary embodiment, the P region of the PN diode of the phase change memory device is formed of the polysilicon layer 125 doped with P type impurities. As the polysilicon film formed by the deposition method has a uniform thickness as is known, a polysilicon film 125 doped with a P-type impurity having a uniform thickness is also formed in the contact hole H. Accordingly, a uniform PN junction surface is formed between the polysilicon film 125 doped with P-type impurities and the N-type SEG layer 120.

또한, 본 실시예에서는 PN 다이오드의 P 영역으로 P타입 불순물이 도핑된 폴리실리콘막이 이용되었으나, P타입의 불순물이 도핑된 비정질 실리콘막이 이용될 수 있다. 상기 비정질 실리콘막은 폴리실리콘막의 증착 온도 보다는 낮은 500 내지 550˚C 온도에서 형성될 수 있다. 이러한 비정질 실리콘막은 후속의 확산 처리에 의해 결정화되어, 폴리실리콘막 수준의 저항을 갖게 된다. In this embodiment, a polysilicon film doped with P-type impurities is used as the P region of the PN diode, but an amorphous silicon film doped with P-type impurities may be used. The amorphous silicon film may be formed at a temperature of 500 to 550 ° C. lower than the deposition temperature of the polysilicon film. This amorphous silicon film is crystallized by a subsequent diffusion process, so that it has a resistance of polysilicon film level.

또한, 본 실시예는 주변 영역 형성전에 셀영역 형성 공정에 대해 예를 들어 설명하였다. 하지만, 여기에 한정됨이 없이 메모리 장치의 주변 영역을 먼저 형성한 다음에, 셀 영역을 형성하여도 동일하게 적용될 수 있다. 이때, 주변 영역을 먼저 형성한 다음, 셀 영역이 형성된다면, 도 6에 도시된 바와 같이, 상기 층간 절연막(110)과 N타입의 불순물 영역(105) 사이에 셀프 얼라인 콘택을 위한 게이트 스페이서층(108)이 더 잔류할 수 있다. In addition, the present embodiment has been described with reference to the cell region forming process before forming the peripheral region. However, the present invention is not limited thereto, and the peripheral region of the memory device may be formed first, and then the cell region may be similarly applied. At this time, if the peripheral region is formed first, and then the cell region is formed, as shown in FIG. 6, a gate spacer layer for self-aligned contact between the interlayer insulating layer 110 and the N-type impurity region 105. 108 may remain further.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

도 1은 일반적인 상변화 메모리 장치의 PN 다이오드의 단면도,1 is a cross-sectional view of a PN diode of a typical phase change memory device;

도 2 내지 도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 PN 다이오드 제조방법을 설명하기 위한 각 공정별 단면도, 및2 to 5 are cross-sectional views for each process for explaining a PN diode manufacturing method of a phase change memory device according to an embodiment of the present invention; and

도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 PN 다이오드의 단면도이다. 6 is a cross-sectional view of a PN diode of a phase change memory device according to another exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 105 : N타입 불순물 영역100 semiconductor substrate 105 N-type impurity region

110 : 층간 절연막 120 : N타입 SEG층110: interlayer insulating film 120: N type SEG layer

125,125a : P타입 불순물이 도핑된 폴리 실리콘125,125a: Polysilicon doped with P-type impurities

Claims (15)

제 1 불순물 영역을 갖는 반도체 기판;A semiconductor substrate having a first impurity region; 상기 제 1 불순물 영역 상부에 형성되는 제 1 불순물 타입의 SEG(selective epitaxial growth)층; 및A selective epitaxial growth (SEG) layer of a first impurity type formed on the first impurity region; And 상기 제 1 불순물 타입의 SEG층 상에 형성되는 제 2 불순물이 도핑된 폴리실리콘층을 포함하는 상변화 메모리 장치의 PN 다이오드. And a polysilicon layer doped with a second impurity formed on the SEG layer of the first impurity type. 제 1 항에 있어서, The method of claim 1, 상기 제 1 불순물 타입은 N타입이고, 상기 제 2 불순물 타입은 P타입인 상변화 메모리 장치의 PN 다이오드. Wherein the first impurity type is N type and the second impurity type is P type. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 불순물 타입의 SEG층 및 상기 제 2 불순물이 도핑된 폴리실리콘층 측부에 층간 절연막이 더 형성되는 상변화 메모리 장치의 PN 다이오드. A PN diode of a phase change memory device, wherein an interlayer insulating film is further formed on the side of the SEG layer of the first impurity type and the polysilicon layer doped with the second impurity. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 불순물 타입의 SEG층은 상기 층간 절연막의 두께의 10 내지 25%에 해당하는 두께를 갖는 상변화 메모리 장치의 PN 다이오드. The SEG layer of the first impurity type has a thickness corresponding to 10 to 25% of the thickness of the interlayer insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 불순물이 도핑된 폴리실리콘막은 상기 층간 절연막의 두께의 25 내지 70%에 해당하는 두께를 갖는 상변화 메모리 장치의 PN 다이오드. And the polysilicon layer doped with the second impurity has a thickness corresponding to 25 to 70% of the thickness of the interlayer insulating layer. 제 1 불순물 영역을 갖는 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a first impurity region; 상기 반도체 기판 상에 상기 제 1 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having a contact hole exposing the first impurity region on the semiconductor substrate; 상기 콘택홀 하부에 제 1 두께로 제 1 불순물 타입의 SEG층을 형성하는 단계; 및Forming an SEG layer of a first impurity type at a first thickness under the contact hole; And 상기 콘택홀내의 제 1 불순물 타입의 SEG층 상부에, 제 2 두께로 제 2 불순물이 도핑된 폴리실리콘막을 증착하는 단계를 포함하는 상변화 메모리 장치의 PN 다이오드 제조방법. And depositing a polysilicon layer doped with a second impurity at a second thickness on the SEG layer of the first impurity type in the contact hole. 제 6 항에 있어서, The method of claim 6, 상기 제 2 불순물이 도핑된 폴리실리콘막은 500 내지 650˚C의 온도 및 0.01 내지 1Torr의 압력하에서 형성하는 상변화 메모리 장치의 PN 다이오드 제조방법. The polysilicon film doped with the second impurity is formed at a temperature of 500 to 650 ° C. and a pressure of 0.01 to 1 Torr. 제 6 항에 있어서, The method of claim 6, 상기 제 1 두께는 상기 층간 절연막 두께의 10 내지 25% 정도 두께인 상변화 메모리 장치의 PN 다이오드 제조방법. And the first thickness is about 10 to 25% of the thickness of the interlayer dielectric layer. 제 6 항에 있어서, The method of claim 6, 상기 제 2 두께는 상기 층간 절연막 두께의 25 내지 70% 정도 두께인 상변화 메모리 장치의 PN 다이오드 제조방법. And the second thickness is about 25 to about 70% of the thickness of the interlayer insulating film. 제 6 항에 있어서, The method of claim 6, 상기 제 2 불순물이 도핑된 폴리실리콘막을 증착하는 단계 후에, After depositing the polysilicon film doped with the second impurity, 상기 제 1 불순물 타입의 SEG층과 제 2 불순물이 도핑된 폴리실리콘막 사이에 PN 접합을 발생시키기 위한 확산 처리를 인시튜로 진행하는 단계를 더 포함하는 상변화 메모리 장치의 PN 다이오드 제조방법. And performing an in-situ diffusion process for generating a PN junction between the SEG layer of the first impurity type and the polysilicon film doped with the second impurity in situ. 제 10 항에 있어서,The method of claim 10, 상기 확산 처리는 상기 반도체 기판 결과물을 700 내지 800˚C 온도에서 열처리하는 상변화 메모리 장치의 PN 다이오드 제조방법. The diffusion process is a method of manufacturing a PN diode of a phase change memory device to heat-treat the semiconductor substrate product at a temperature of 700 to 800 ° C. 제 6 항에 있어서,The method of claim 6, 상기 제 2 불순물이 도핑된 폴리실리콘막을 증착하는 단계 이후에, After depositing the polysilicon film doped with the second impurity, 상기 콘택홀내에 제 2 불순물이 도핑된 폴리실리콘막이 충진되도록 평탄화하는 단계를 더 포함하는 상변화 메모리 장치의 PN 다이오드 제조방법.And planarizing the polysilicon film doped with the second impurity in the contact hole. 제 6 항에 있어서, The method of claim 6, 상기 제 1 불순물 타입은 N타입이고, 제 2 불순물 타입은 P 타입인 상변화 메모리 장치의 PN 다이오드 제조방법. And the first impurity type is N type and the second impurity type is P type. N타입 불순물 영역을 갖는 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having an N-type impurity region; 상기 반도체 기판 상에 상기 N타입 불순물 영역을 노출시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having a contact hole exposing the N-type impurity region on the semiconductor substrate; 상기 콘택홀 하부에 N타입의 SEG층을 형성하는 단계; Forming an N-type SEG layer under the contact hole; 상기 콘택홀 내부의 N타입의 SEG층 상부에 P타입 불순물이 도핑된 비정질 실리콘막을 증착하는 단계; 및Depositing an amorphous silicon film doped with P-type impurities on the N-type SEG layer inside the contact hole; And 상기 N타입의 SEG층과 P타입 불순물이 도핑된 비정질 실리콘막 사이에 PN 접합이 일어나도록 열처리하는 단계를 포함하는 상변화 메모리 장치의 PN 다이오드 제조방법. And heat-treating the PN junction between the N-type SEG layer and an amorphous silicon film doped with P-type impurities. 제 14 항에 있어서, The method of claim 14, 상기 열처리 단계는 상기 반도체 기판 결과물에 700 내지 800˚C 온도를 가하는 상변화 메모리 장치의 PN 다이오드 제조방법.The heat treatment step is a method of manufacturing a PN diode of a phase change memory device to apply a temperature 700 ~ 800 ° C to the semiconductor substrate product.
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