KR20090007862A - A semiconductor device and a method for manufacturing the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided form a separation film between a gate and a contact plug, thereby increasing a distance between the gate and the contact plug through a depth of the separation film even when the device is miniaturized. A semiconductor substrate(100) where a transistor including a gate and a first junction area(118) including source and drain(112) is formed between element isolation films(122) is provided. A trench(116) is created in the first junction area. A second junction area(126) is formed in a side wall and bottom surface of the trench. An insulating layer(120) is formed on the semiconductor substrate including the trench and transistor. A contact hole exposing the first junction area is formed in the insulating layer between the trench and the element isolation film. After the first junction area is formed, a spacer(114) can be formed in the gate sidewall. The trench is formed within the semiconductor substrate of a domain in which a spacer is formed.

Description

반도체 소자 및 그의 제조방법{A semiconductor device and a method for manufacturing the same}A semiconductor device and a method for manufacturing the same

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 특히, 고전압 트랜지스터의 브레이크다운 전압(breakdown voltage; BV)을 향상시키기 위한 반도체 소자 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same for improving a breakdown voltage (BV) of a high voltage transistor.

낸드 플래시 메모리 소자의 특성인 프로그램 및 소거 동작을 진행하기 위해서는 고전압을 인가하여야 한다. 특히, 프로그램 동작을 진행하기 위해서는 글로벌 워드 라인(Global Word Line; GWL)으로 인가된 고전압을 블록 스위치를 통해 로컬 워드 라인(Local Word Line; LWL)으로 전압 감소(drop) 없이 전달되어 져야 한다. 여기서, 블록 스위치는 스트링으로 배치된 로컬 워드 라인(LWL) 개수만큼 트랜지스터가 배열되어 있다. 이렇게 블록 스위치 내에 배열된 트랜지스터들은 고전압을 견뎌낼 수 있는 특성이 요구되어 진다. In order to perform the program and erase operations, which are characteristics of NAND flash memory devices, a high voltage must be applied. In particular, in order to proceed with the program operation, the high voltage applied to the global word line (GWL) must be transmitted to the local word line (LWL) without a voltage drop through the block switch. Here, in the block switch, transistors are arranged by the number of local word lines LWL arranged in a string. The transistors arranged in the block switch are required to withstand the high voltage.

고전압을 견뎌낼 수 있는 특성 중에서 가장 중요한 특성은 콘택 플러그와 게 이트 사이의 거리를 충분히 확보하는 것이다. 콘택 플러그와 게이트 사이의 거리를 확보함으로써 30V 이상의 고전압을 전압 감소 없이 로컬 워드 라인(LWL)으로 전달할 수 있다. 이뿐만 아니라 프로그램 특성 또한 좋게 유지할 수 있다. The most important characteristic that can withstand high voltages is the sufficient distance between the contact plug and the gate. By securing the distance between the contact plug and the gate, high voltages greater than 30V can be delivered to the local word line (LWL) without voltage reduction. In addition, the program characteristics can be kept good.

그러나, 고전압을 전압 감소 없이 로컬 워드 라인(LWL)으로 전달하기 위해 콘택 플러그와 게이트 사이의 거리를 일정한 간격으로 유지하다 보면 소자의 축소화로 인해 한계에 부딪히게 된다. 이를 극복하기 위해 트랜지스터를 90도 회전하여 형성하는 방법을 실시하기도 하였지만, 이는 칩 사이즈가 증가하는 원인으로 작용하여 원가 경쟁력이 떨어진다. However, keeping the distance between the contact plug and the gate at regular intervals to transfer the high voltage to the local word line (LWL) without voltage reduction leads to limitations due to the miniaturization of the device. In order to overcome this problem, a method of forming a transistor by rotating the transistor by 90 degrees has been implemented, but this causes the increase in the chip size, resulting in low cost competitiveness.

본 발명은 게이트와 콘택 플러그 사이에 분리막을 형성하여 소자가 축소화되어도 게이트와 콘택 플러그 사이의 거리를 증가시킴으로써 고전압 트랜지스터의 브레이크다운 전압(breakdown voltage; BV)을 향상시킬 수 있다. The present invention can improve the breakdown voltage (BV) of a high voltage transistor by forming a separator between the gate and the contact plug to increase the distance between the gate and the contact plug even when the device is reduced.

본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 기판의 활성 영역에 형성된 게이트와, 게이트 양측의 반도체 기판에 형성된 제1 접합 영역과, 게이트와 소자 분리 영역 사이에 형성된 콘택 플러그와, 게이트와 콘택 플러그 사이의 반도체 기판 내에 형성된 트렌치와, 트렌치 측벽 및 저면에 형성된 제2 접합 영역을 포함한다. In an embodiment, a semiconductor device may include a gate formed in an active region of a semiconductor substrate, a first junction region formed in a semiconductor substrate on both sides of the gate, a contact plug formed between the gate and the device isolation region, and a gate and a contact. A trench formed in the semiconductor substrate between the plugs, and a second junction region formed in the trench sidewalls and bottom surface.

상기에서, 게이트는 게이트 절연막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 하드 마스크막으로 적층된 구조를 갖는다. 유전체막은 식각 공정으로 제거되어 플로팅 게이트와 컨트롤 게이트가 연결된다. In the above, the gate has a structure laminated with a gate insulating film, a floating gate, a dielectric film, a control gate and a hard mask film. The dielectric film is removed by an etching process to connect the floating gate and the control gate.

게이트 측벽에 형성된 스페이서를 더 포함한다. 트렌치는 스페이서가 형성된 영역의 반도체 기판 내에 형성된다. 트렌치는 제1 접합 영역의 깊이보다 깊게 형성된다. 제2 접합 영역은 분리된 제1 접합 영역을 이어준다. 콘택 플러그 저면에 형성된 제1 접합 영역에 형성된 제3 접합 영역을 더 포함한다. It further comprises a spacer formed on the gate sidewall. The trench is formed in the semiconductor substrate in the region where the spacer is formed. The trench is formed deeper than the depth of the first junction region. The second junction region continues to the separated first junction region. And a third bonding region formed in the first bonding region formed on the bottom of the contact plug.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 소스 및 드레인을 포함하는 제1 접합 영역과 게이트를 포함하는 트랜지스터가 소자 분리막 사이에 형성된 반도체 기판이 제공된다. 제1 접합 영역에 트렌치를 형성한다. 트렌치의 측벽 및 저면에 제2 접합 영역을 형성한다. 트렌치 및 트랜지스터를 포함한 반도체 기판상에 절연막을 형성한다. 소자 분리막과 트렌치 사이의 절연막에 제1 접합 영역을 노출시키는 콘택 홀을 형성한다. According to an embodiment of the present disclosure, a semiconductor substrate including a first junction region including a source and a drain and a transistor including a gate is provided between the device isolation layers. A trench is formed in the first junction region. A second junction region is formed in the sidewalls and bottom of the trench. An insulating film is formed on the semiconductor substrate including the trench and the transistor. A contact hole for exposing the first junction region is formed in the insulating film between the device isolation film and the trench.

상기에서, 제1 접합 영역을 형성한 후 게이트 측벽에 스페이서를 형성하는 단계를 더 포함한다. 트렌치는 스페이서가 형성된 영역의 반도체 기판 내에 형성된다. 트렌치는 제1 접합 영역을 분리한다. 트렌치는 제1 접합 영역의 깊이보다 깊게 형성된다. The method may further include forming spacers on the gate sidewall after forming the first junction region. The trench is formed in the semiconductor substrate in the region where the spacer is formed. The trench separates the first junction region. The trench is formed deeper than the depth of the first junction region.

제2 접합영역은 인(P) 및 비소(As) 이온을 혼합한 혼합 이온을 7.0E11atom/㎠ 내지 3.0E12atom/㎠의 도즈량으로 주입하여 형성한다. 제2 접합 영역은 5도 내지 20도의 경사로 이온을 주입하여 형성한다. 제2 접합 영역은 분리된 제1 접합 영역을 이어준다. The second junction region is formed by implanting mixed ions mixed with phosphorus (P) and arsenic (As) ions at a dose of 7.0E11 atom / cm 2 to 3.0E12 atom / cm 2. The second junction region is formed by implanting ions at a slope of 5 degrees to 20 degrees. The second junction region continues to the separated first junction region.

콘택 홀을 형성한 후 이온 주입 공정을 실시하여 노출된 제1 접합 영역에 제3 접합 영역을 형성하고, 열처리 공정을 실시한 후 콘택 홀에 도전막을 채워 콘택 플러그를 형성하는 단계를 더 포함한다. 트렌치는 게이트와 콘택 플러그 사이에 형성된다. The method may further include forming a third junction region in the exposed first junction region by performing an ion implantation process after forming the contact hole, and filling a conductive film in the contact hole after the heat treatment process to form a contact plug. The trench is formed between the gate and the contact plug.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 게이트와 콘택 플러그 사이에 분리막을 형성함으로써 소자가 축소화되어도 분리막의 깊이로 게이트와 콘택 플러그 사이의 거리를 증가시킬 수 있다. First, by forming a separator between the gate and the contact plug, the distance between the gate and the contact plug can be increased to the depth of the separator even when the device is reduced in size.

둘째, 게이트와 콘택 플러그 사이의 거리를 증가시킴으로써 고전압 트랜지스터의 브레이크다운 전압(breakdown voltage; BV)을 향상시킬 수 있다. Second, the breakdown voltage (BV) of the high voltage transistor can be improved by increasing the distance between the gate and the contact plug.

셋째, 소자가 축소화되어도 게이트와 콘택 플러그 사이의 거리를 일정 간격으로 유지함으로써 넷 다이(net die) 증가에 따른 이익 증대를 도모할 수 있다. Third, even if the device is downsized, the distance between the gate and the contact plug is maintained at a predetermined interval, thereby increasing profits due to an increase in net die.

넷째, 콘택 플러그와 소자 분리막 사이에 형성되는 분리막은 접합 영역 내에 형성되거나 소자 분리막과 같은 깊이로 형성되기 때문에 콘택 플러그와 게이트 사이에 분리막을 형성하는 것이 고전압 트랜지스터의 브레이크다운 전압(BV)을 향상시키는데 더 많은 영향을 미친다. Fourth, since the separator formed between the contact plug and the device isolation layer is formed in the junction region or the same depth as the device isolation layer, forming the separator between the contact plug and the gate improves the breakdown voltage (BV) of the high voltage transistor. More influence.

다섯째, 분리막 형성 공정으로 인해 분리된 소스 및 드레인 접합 영역을 이어주기 위한 이온 주입 공정을 실시함으로써 접합 영역 간의 펀치 누설(punch leakage) 현상이 발생하는 것을 방지할 수 있다. Fifth, a punch leakage phenomenon between the junction regions may be prevented by performing an ion implantation process for connecting the source and drain junction regions separated by the separator formation process.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위해 도시한 소자의 단면도이다. 1A to 1E are cross-sectional views of a semiconductor device and a device for manufacturing the same according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다.Referring to FIG. 1A, an isolation layer (not shown) is formed on the semiconductor substrate 100 to define an active region and an isolation region.

그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102) 및 플로팅 게이트용 제1 도전막(104)을 형성한다. 이때, 게이트 절연막(102)은 산화물로 형성하고, 제1 도전막(104)은 폴리실리콘막으로 형성한다. 제1 도전막(104) 상부에 제1 도전막(104)의 일부를 오픈하는 유전체막(106), 컨트롤 게이트용 제2 도전막(108) 및 하드 마스크막(110)을 형성한다. 여기서, 유전체막(106)이 형성되지 않고 플로팅 게이트와 컨트롤 게이트가 직접 연결될 수도 있다. Next, a gate insulating layer 102 and a floating conductive first conductive layer 104 are formed on the semiconductor substrate 100. At this time, the gate insulating film 102 is formed of an oxide, and the first conductive film 104 is formed of a polysilicon film. A dielectric film 106 that opens a portion of the first conductive film 104, a second conductive film 108 for a control gate, and a hard mask film 110 are formed on the first conductive film 104. Here, the floating film and the control gate may be directly connected without forming the dielectric film 106.

그런 다음, 식각 공정으로 하드 마스크막(110), 제2 도전막(108), 유전체막(106) 및 제1 도전막(104)을 식각하여 게이트 절연막(102), 제1 도전막(104), 유전체막(106), 제2 도전막(108) 및 하드 마스크막(110)으로 적층된 게이트를 형성한 후 게이트 측벽에 재산화 공정을 실시한다. Then, the hard mask film 110, the second conductive film 108, the dielectric film 106, and the first conductive film 104 are etched by an etching process to form the gate insulating film 102 and the first conductive film 104. After the gates formed of the dielectric film 106, the second conductive film 108, and the hard mask film 110 are formed, a reoxidation process is performed on the gate sidewalls.

도 1b를 참조하면, 게이트 양측의 반도체 기판(100)에 이온 주입 마스크(미도시)를 이용한 이온 주입 공정을 실시하여 소스 및 드레인 접합 영역(112)을 형성한다. 이때, 소스 및 드레인 접합(112)은 DDD(Double Diffused Drain) 구조를 가진다. Referring to FIG. 1B, an ion implantation process using an ion implantation mask (not shown) is performed on the semiconductor substrate 100 at both sides of the gate to form the source and drain junction regions 112. In this case, the source and drain junctions 112 have a double diffused drain (DDD) structure.

그런 다음, 게이트를 포함한 반도체 기판(100) 표면에 제1 절연막을 형성한 후 식각 공정으로 게이트 측벽에 스페이서(114)를 형성한다.Thereafter, a first insulating layer is formed on the surface of the semiconductor substrate 100 including the gate, and then a spacer 114 is formed on the sidewall of the gate by an etching process.

도 1c를 참조하면, 게이트와 후속에 형성될 콘택 플러그 사이 영역을 오픈하 는 제2 하드 마스크 패턴을 게이트를 포함한 반도체 기판(100) 상부에 형성한 후 제2 하드 마스크 패턴을 식각 마스크로 게이트 절연막(102) 및 반도체 기판(100)을 식각하여 트렌치(116)를 형성한다. 이때, 트렌치(116)는 소스 및 드레인 접합 영역(112)이 분리되도록 소스 및 드레인 접합 영역(112)의 깊이보다 깊게 형성한다. 트렌치(116)는 스페이서(114)가 형성된 영역의 반도체 기판(100) 내에 형성한다. Referring to FIG. 1C, after forming a second hard mask pattern on the semiconductor substrate 100 including a gate to open a region between a gate and a subsequent contact plug to be formed, the gate insulating layer is formed by using the second hard mask pattern as an etching mask. The trench 116 is formed by etching the 102 and the semiconductor substrate 100. In this case, the trench 116 is formed deeper than the depth of the source and drain junction regions 112 so that the source and drain junction regions 112 are separated. The trench 116 is formed in the semiconductor substrate 100 in the region where the spacer 114 is formed.

그런 다음, 분리된 소스 및 드레인 접합(112) 영역을 이어주기 위해 제1 트렌치(116) 내에 이온 주입 공정을 실시하여 제1 트렌치(116) 측벽 및 저면에 제1 접합 영역(118)을 형성한다. 이때, 이온 주입 공정은 인(P) 및 비소(As) 이온을 혼합한 혼합 이온을 7.0E11atom/㎠ 내지 3.0E12atom/㎠의 도즈량으로 주입하되, 5도 내지 20도의 경사를 주어 이온을 주입한다. 그런 다음 제2 하드 마스크 패턴을 제거한다. Then, an ion implantation process is performed in the first trench 116 to connect the separated source and drain junction 112 regions to form the first junction region 118 on the sidewalls and bottom of the first trench 116. . At this time, in the ion implantation process, the mixed ions mixed with phosphorus (P) and arsenic (As) ions are implanted at a dose amount of 7.0E11 atom / cm 2 to 3.0E12 atom / cm 2, but the ions are implanted at a slope of 5 ° to 20 °. . Then, the second hard mask pattern is removed.

도 1d를 참조하면, 트렌치가 채워지도록 게이트를 포함한 반도체 기판(100) 상부에 제2 절연막(120)을 형성하여 트렌치에 분리막(122)을 형성한다. 이때, 제2 절연막(120)은 IPD(Inter Poly Dielectric)으로 형성한다. Referring to FIG. 1D, the second insulating layer 120 is formed on the semiconductor substrate 100 including the gate to fill the trench to form a separator 122 in the trench. In this case, the second insulating layer 120 is formed of an inter poly dielectric (IPD).

그런 다음, 식각 공정으로 분리막(122)과 소자 분리막 사이의 제2 절연막(120)과 게이트 절연막(102)을 식각하여 소스 및 드레인 접합 영역(112)을 노출하는 콘택 홀(124)을 형성한다. Thereafter, the second insulating film 120 and the gate insulating film 102 between the separator 122 and the device isolation layer are etched to form a contact hole 124 exposing the source and drain junction regions 112.

도 1e를 참조하면, 제2 절연막(120)을 식각 마스크로 이온 주입 공정을 실시한 후 열처리 공정을 실시하여 반도체 기판(100) 내에 제2 접합 영역(126)을 형성한다. 이때, 열처리 공정을 실시함으로써 주입된 이온이 확산되어 제2 접합 영 역(126)과 같은 형태가 된다. Referring to FIG. 1E, an ion implantation process is performed on the second insulating layer 120 using an etching mask, and then a heat treatment process is performed to form the second junction region 126 in the semiconductor substrate 100. At this time, the implanted ions are diffused by performing the heat treatment process to form the same as the second junction region 126.

그런 다음, 콘택 홀을 제3 도전막으로 채워 콘택 플러그(128)를 형성한다. 이렇게, 콘택 플러그(128)와 게이트 사이에 분리막(122)을 형성함으로써 게이트와 콘택 플러그(128) 사이의 거리(A)를 기존의 거리(B)에 비해 충분히 확보할 수 있다. Then, the contact hole is filled with a third conductive film to form the contact plug 128. As such, by forming the separator 122 between the contact plug 128 and the gate, the distance A between the gate and the contact plug 128 may be sufficiently secured compared to the existing distance B. FIG.

상기와 같이, 게이트와 콘택 플러그(128) 사이에 분리막(122)을 형성함으로써 소자가 축소화되어도 분리막(122)의 깊이로 게이트와 콘택 플러그(128) 사이의 거리(A)를 증가시킬 수 있다. 이로 인하여 고전압 트랜지스터의 브레이크다운 전압(breakdown voltage; BV)을 향상시킬 수 있다. 소자가 축소화되어도 게이트와 콘택 플러그(128) 사이의 거리(A)를 일정 간격으로 유지함으로써 넷 다이(net die) 증가에 따른 이익 증대를 도모할 수 있다. As described above, by forming the separator 122 between the gate and the contact plug 128, even when the device is reduced in size, the distance A between the gate and the contact plug 128 may be increased to the depth of the separator 122. This may improve the breakdown voltage (BV) of the high voltage transistor. Even if the device is downsized, the distance A between the gate and the contact plug 128 may be maintained at a predetermined interval, thereby increasing profits due to an increase in the net die.

또한, 콘택 플러그(128)와 소자 분리막 사이에 형성되는 분리막(122)은 접합 영역 내에 형성되거나 소자 분리막과 같은 깊이로 형성되기 때문에 콘택 플러그(128)와 게이트 사이에 분리막(122)을 형성하는 것이 고전압 트랜지스터의 브레이크다운 전압(BV)을 향상시키는데 더 많은 영향을 미친다. In addition, since the separator 122 formed between the contact plug 128 and the device isolation layer is formed in the junction region or is formed to the same depth as the device isolation layer, it is preferable to form the separator 122 between the contact plug 128 and the gate. It has more influence on improving breakdown voltage (BV) of high voltage transistor.

또한, 분리막(122) 형성 공정으로 인해 분리된 소스 및 드레인 접합 영역(112)을 이어주기 위한 이온 주입 공정을 실시함으로써 접합 영역 간의 펀치 누설(punch leakage) 현상이 발생하는 것을 방지할 수 있다. In addition, a punch leakage phenomenon between the junction regions may be prevented by performing an ion implantation process for connecting the source and drain junction regions 112 separated by the separator 122.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었 으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자 및 그의 제조방법을 설명하기 위해 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 유전체막104: first conductive film 106: dielectric film

108 : 제2 도전막 110 : 제1 하드 마스크막 108: second conductive film 110: first hard mask film

112 : 소스 및 드레인 접합 114 : 스페이서112 source and drain junction 114 spacer

116 : 트렌치 118 : 제1 접합 영역116 trench 118 first junction region

120 : 절연막 122 : 분리막120: insulating film 122: separator

124 : 콘택 홀 126 : 제2 접합 영역124: contact hole 126: second bonding region

128 : 콘택 플러그128: contact plug

A : 게이트와 콘택 플러그 사이의 거리A: distance between gate and contact plug

B : 기존의 게이트와 콘택 플러그 사이의 거리 B: distance between conventional gate and contact plug

Claims (18)

반도체 기판의 활성 영역에 형성된 게이트;A gate formed in an active region of the semiconductor substrate; 상기 게이트 양측의 상기 반도체 기판에 형성된 제1 접합 영역;First junction regions formed on the semiconductor substrate at both sides of the gate; 상기 게이트와 소자 분리 영역 사이에 형성된 콘택 플러그;A contact plug formed between the gate and the device isolation region; 상기 게이트와 상기 콘택 플러그 사이의 상기 반도체 기판 내에 형성된 트렌치; 및A trench formed in the semiconductor substrate between the gate and the contact plug; And 상기 트렌치 측벽 및 저면에 형성된 제2 접합 영역을 포함하는 반도체 소자. And a second junction region formed on the trench sidewalls and a bottom surface of the trench. 제1항에 있어서,The method of claim 1, 상기 게이트는 게이트 절연막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 하드 마스크막으로 적층된 구조를 갖는 반도체 소자.And the gate has a structure in which a gate insulating film, a floating gate, a dielectric film, a control gate, and a hard mask film are stacked. 제2항에 있어서,The method of claim 2, 상기 유전체막은 식각 공정으로 제거되어 상기 플로팅 게이트와 상기 컨트롤 게이트가 연결되는 반도체 소자. The dielectric layer is removed by an etching process to connect the floating gate and the control gate. 제1항에 있어서,The method of claim 1, 상기 게이트 측벽에 형성된 스페이서를 더 포함하는 반도체 소자.The semiconductor device further comprises a spacer formed on the sidewall of the gate. 제4항에 있어서,The method of claim 4, wherein 상기 트렌치는 상기 스페이서가 형성된 영역의 상기 반도체 기판 내에 형성되는 반도체 소자.And the trench is formed in the semiconductor substrate in a region where the spacer is formed. 제1항에 있어서,The method of claim 1, 상기 트렌치는 상기 제1 접합 영역의 깊이보다 깊게 형성되는 반도체 소자.The trench is formed deeper than the depth of the first junction region. 제6항에 있어서,The method of claim 6, 상기 제2 접합 영역은 분리된 상기 제1 접합 영역을 이어주는 반도체 소자. And the second junction region connects the separated first junction regions. 제1항에 있어서,The method of claim 1, 상기 콘택 플러그 저면에 형성된 상기 제1 접합 영역에 형성된 제3 접합 영 역을 더 포함하는 반도체 소자. And a third junction region formed in the first junction region formed on the bottom of the contact plug. 소스 및 드레인을 포함하는 제1 접합 영역과 게이트를 포함하는 트랜지스터가 소자 분리막 사이에 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate in which a transistor including a gate and a first junction region including a source and a drain is formed between the device isolation layers; 상기 제1 접합 영역에 트렌치를 형성하는 단계;Forming a trench in the first junction region; 상기 트렌치의 측벽 및 저면에 제2 접합 영역을 형성하는 단계;Forming second junction regions on sidewalls and bottoms of the trenches; 상기 트렌치 및 상기 트랜지스터를 포함한 상기 반도체 기판상에 절연막을 형성하는 단계; 및Forming an insulating film on the semiconductor substrate including the trench and the transistor; And 상기 소자 분리막과 상기 트렌치 사이의 상기 절연막에 상기 제1 접합 영역을 노출시키는 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a contact hole exposing the first junction region in the insulating film between the device isolation layer and the trench. 제9항에 있어서,The method of claim 9, 상기 제1 접합 영역을 형성한 후After forming the first junction region 상기 게이트 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.And forming a spacer on the sidewall of the gate. 제10항에 있어서,The method of claim 10, 상기 트렌치는 상기 스페이서가 형성된 영역의 상기 반도체 기판 내에 형성되는 반도체 소자의 제조방법. And the trench is formed in the semiconductor substrate in the region where the spacer is formed. 제9항에 있어서, The method of claim 9, 상기 트렌치는 상기 제1 접합 영역을 분리하는 반도체 소자의 제조방법.And the trench separates the first junction region. 제9항에 있어서, The method of claim 9, 상기 트렌치는 상기 제1 접합 영역의 깊이보다 깊게 형성되는 반도체 소자의 제조방법.And forming the trench deeper than a depth of the first junction region. 제9항에 있어서, The method of claim 9, 상기 제2 접합영역은 인(P) 및 비소(As) 이온을 혼합한 혼합 이온을 7.0E11atom/㎠ 내지 3.0E12atom/㎠의 도즈량으로 주입하여 형성하는 반도체 소자의 제조방법.The second junction region is formed by implanting mixed ions mixed with phosphorus (P) and arsenic (As) ions in a dose of 7.0E11 atom / cm 2 to 3.0E12 atom / cm 2. 제9항에 있어서, The method of claim 9, 상기 제2 접합 영역은 5도 내지 20도의 경사로 이온을 주입하여 형성하는 반도체 소자의 제조방법. The second junction region is formed by implanting ions at a slope of 5 to 20 degrees. 제9항에 있어서, The method of claim 9, 상기 제2 접합 영역은 분리된 상기 제1 접합 영역을 이어주는 반도체 소자의 제조방법. And the second junction region connects the separated first junction regions. 제9항에 있어서,The method of claim 9, 상기 콘택 홀을 형성한 후 After forming the contact hole 이온 주입 공정을 실시하여 상기 노출된 제1 접합 영역에 제3 접합 영역을 형성하는 단계; Performing an ion implantation process to form a third junction region in the exposed first junction region; 열처리 공정을 실시하는 단계; 및Performing a heat treatment process; And 상기 콘택 홀에 도전막을 채워 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법. Forming a contact plug by filling a conductive layer in the contact hole; 제17항에 있어서, The method of claim 17, 상기 트렌치는 상기 게이트와 콘택 플러그 사이에 형성되는 반도체 소자의 제조방법. And the trench is formed between the gate and the contact plug.
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US9754950B2 (en) 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers

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