KR20080103827A - Stage block for pipeline time-to-digital converter, pipeline time-to-digital converter and cmos temperature sensor using this - Google Patents

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Abstract

A stage block circuit of pipeline time-to-digital converter including a multiplexer and a flip-flop, and pipeline time-to-digital converter and CMOS temperature sensor using the same is provided to remarkably reduce an operating time and to reduce power consumption by designing a structure of a time-to-digital converter to a pipeline structure. A stage block circuit of pipeline time-to-digital converter comprises the followings: a delay line(310) delaying a stage input signal as a predetermined time; an attenuation line(320) reducing a pulse length of the stage input signal as a reference pulse width; a multiplexer(330) selecting one signal among an output terminal of the delay line and an output terminal of the attenuation line as a stage output signal; and a flip-flop(340) transmitting a signal converted according to a change of the attenuation line output stage signal to the multiplexer.

Description

파이프라인 시간 디지털 변환기의 스테이지 블록 회로, 이를 이용하는 파이프라인 시간 디지털 변환기 및 씨모스 온도센서 {Stage block for pipeline time-to-digital converter, Pipeline time-to-digital converter and CMOS temperature sensor using this}Stage block circuit for pipeline time digital converters, pipeline time digital converters and CMOS temperature sensors {Stage block for pipeline time-to-digital converter, Pipeline time-to-digital converter and CMOS temperature sensor using this}

도 1a는 종래의 씨모스 온도 센서의 예를 도시한 것이다.1A illustrates an example of a conventional CMOS temperature sensor.

도 1b는 종래의 씨모스 디지털 온도 센서의 예를 도시한 것이다.1B illustrates an example of a conventional CMOS digital temperature sensor.

도 1c는 종래의 순환식 시간 디지털 변환기의 블록도이다.1C is a block diagram of a conventional cyclic time digital converter.

도 2는 본 발명에 따른 파이프라인 시간 디지털 변환기의 블록도이다.2 is a block diagram of a pipeline time digital converter in accordance with the present invention.

도 3은 도 2에서 각각의 스테이지 블록 회로를 도시한 것이다.FIG. 3 shows each stage block circuit in FIG. 2.

도 4a 및 도 4b는 도 3의 스테이지 블록 회로의 동작 원리를 도시한 것이다.4A and 4B illustrate the operating principle of the stage block circuit of FIG. 3.

도 5는 본 발명에 따라 설계된 파이프라인 시간 디지털 변환기의 블록도이다.5 is a block diagram of a pipeline time digital converter designed in accordance with the present invention.

도 6은 도 5의 각각의 스테이지 출력 신호를 도시한 것이다.FIG. 6 shows each stage output signal of FIG. 5.

도 7은 도 5의 각각의 스테이지에서 플립플롭의 제어신호를 도시한 것이다.FIG. 7 illustrates a control signal of a flip-flop at each stage of FIG. 5.

본 발명은 온도 센서에 관한 것으로, 특히, 파이프라인 시간 디지털 변환기의 스테이지 블록 회로, 이를 이용하는 파이프라인 시간 디지털 변환기 및 씨모스 온도센서에 관한 것이다.TECHNICAL FIELD The present invention relates to a temperature sensor, and more particularly, to a stage block circuit of a pipeline time digital converter, a pipeline time digital converter and a CMOS temperature sensor using the same.

최근 PDA, GPS, 디지털 카메라 및 UMPC 등과 같은 모바일 기기의 수요가 폭발적으로 증가함에 따라 이들 기기에 사용되는 mobile DRAM에 대한 관심이 고조되고 있다. 이러한 모바일 기기들은 저전력을 소모하면서, 고 이동성뿐만 아니라 대용량의 데이터를 저장할 수 있는 mobile DRAM을 필요로 한다. mobile DRAM에서 소모되는 전력을 줄이기 위해서는 낮은 전원 전압에서 동작하는 회로들이 반드시 필요하다. 그러나 낮은 전원 전압은 셀 액세스(cell access) 트랜지스터의 전류 구동 능력을 현저히 저하시켜 DRAM의 동작속도를 제한하게 된다. 또한 낮은 전원 전압은 DRAM cell의 누설 전류를 증가시키는 원인이 되며, 이로 인해 데이터 리텐션 시간(data retention time)이 줄어들게 된다. 이러한 문제점을 해결하기 위한 한 가지 방안으로 DRAM cell의 리프레쉬(refresh) 주기를 조정하는 방법이 널리 사용되고 있다. 그러나 DRAM cell의 데이터 리텐션 시간이 온도 변화에 대한 함수이므로 리프레쉬 주기 역시 온도 변화의 함수가 되도록 하여야 한다. 일반적으로 DRAM의 동작속도가 빨라질 경우, 온도는 증가하게 되며, 이로 인해 데이터 리텐션 시간은 줄어들게 되므로, 빠른 리프레쉬 주기를 필요로 하고, 반대의 경우 느린 리프레쉬 주기를 필요로 한다. 이와 같은 적응적(adaptive) 동작은 DRAM의 전력 소모를 현저히 감소시킬 수 있으므로 DRAM 칩 내부에는 온도 변화를 감지할 수 있는 온도 센서의 설계가 반드시 필요하게 된다.As the demand for mobile devices such as PDAs, GPS, digital cameras, and UMPCs has explosively increased, interest in mobile DRAM used in these devices is increasing. These mobile devices consume low power and require mobile DRAM that can store large amounts of data as well as high mobility. To reduce the power consumed by mobile DRAM, circuits operating at low supply voltages are essential. However, the low power supply voltage significantly reduces the current driving capability of the cell access transistor, thereby limiting the operation speed of the DRAM. Low supply voltages also increase the leakage current in DRAM cells, which reduces data retention time. As one method to solve this problem, a method of adjusting the refresh cycle of a DRAM cell is widely used. However, since the data retention time of the DRAM cell is a function of temperature change, the refresh period must also be a function of temperature change. In general, when the operation speed of DRAM increases, the temperature increases, which reduces the data retention time, and thus requires a fast refresh cycle and vice versa a slow refresh cycle. This adaptive operation can significantly reduce the power consumption of the DRAM, so it is necessary to design a temperature sensor that can detect temperature changes inside the DRAM chip.

현재까지 씨모스(CMOS:Complementary Metal Oxide Semiconductor) 공정을 이용한 많은 온도 센서 관련 논문들이 발표되었다. 그러나 발표된 대부분의 씨모스 온도 센서는 시스템이 요구하는 정확도를 얻기 위해 복잡한 트리밍(trimming) 또는 오프셋 캔슬링(offset canceling) 기법들을 사용하였으며, 이로 인해 많은 전력을 소모한다는 문제점이 있다. 일반적으로 씨모스 온도 센서는 BJT를 이용하여 온도 변화를 감지하는데, 이때 사용되는 BJT의 특성이 공정 변화에 민감하기 때문에, BJT의 면적을 변화시켜 트리밍하는 기법을 사용한다. 또한, BJT를 이용한 온도 센서들은 회로에 사용된 op-amp의 dc-offset의 영향에 의해 전체 회로의 정확도가 결정되므로, chopping과 auto-zeroing등 과 같은 오프셋 캔슬링 기법을 필요로 하게 된다. 이러한 추가적인 기법들의 사용은 회로의 복잡도를 증가시켜 전력 소모를 증가시킬 뿐만 아니라 유효 면적을 증가시켜 생산 비용을 증가시키게 된다. 따라서 저전력, 저면적을 요구하는 모바일 기기에 응용하기 위해서는 이러한 복잡한 트리밍 또는 오프셋 캔슬링 기법들을 필요로 하지 않는 디지털 방식의 씨모스 온도 센서를 선택하는 것이 바람직하다. To date, many papers related to temperature sensors using CMOS (Complementary Metal Oxide Semiconductor) processes have been published. However, most published CMOS temperature sensors use complex trimming or offset canceling techniques to achieve the accuracy required by the system, which consumes a lot of power. In general, CMOS temperature sensor detects temperature change by using BJT. At this time, since the characteristics of BJT used are sensitive to process change, the technique of trimming by changing the area of BJT is used. In addition, temperature sensors using BJT require offset cancellation techniques such as chopping and auto-zeroing because the accuracy of the entire circuit is determined by the dc-offset of the op-amp used in the circuit. The use of these additional techniques not only increases the complexity of the circuit to increase power consumption, but also increases the effective area, which in turn increases production costs. Therefore, it is desirable to select digital CMOS temperature sensors that do not require such complex trimming or offset canceling techniques for applications that require low power and low area.

도 1a는 종래의 씨모스 온도센서 회로의 예를 도시한 것이다.1A illustrates an example of a conventional CMOS temperature sensor circuit.

온도센서(Temperature sensor)의 기본 구조는 도 1a와 같다. 도 1a에서 보이는 것과 같이 두 개의 동일한 diode-connected된 substrate PNP transistor(Q1, Q2)에 서로 다른 전류(이때, p는 Q1, Q2에 인가되는 전류의 크기 비율)를 공급하게 되면 온도에 비례하여 감소하는 전압인 VBE와 온도에 비례하여 증가하는 전압인 Δ VBE를 얻을 수 있다. 이와 같은 특성으로 바이폴라 트랜지스터(Bipolar transistor)는 온도에 비례하는 전압을 만들어낼 수 있다. 최종적으로, ΔVBE를 증폭시킨 VPTAT와 기준전압(VREF)을 아날로그 디지털 컨버터(ADC)에 적용하면, 온도에 대응되는 디지털 값(Dout)을 얻을 수 있다. The basic structure of the temperature sensor is shown in FIG. 1A. As shown in FIG. 1A, when two different currents (where p is the magnitude ratio of the currents applied to Q1 and Q2) are supplied to two identical diode-connected substrate PNP transistors Q1 and Q2, they decrease in proportion to temperature. The voltage V BE and the voltage ΔV BE increasing in proportion to the temperature can be obtained. This characteristic allows a bipolar transistor to produce a voltage proportional to temperature. Finally, when the V PTAT and the reference voltage V REF amplified ΔV BE are applied to the analog-to-digital converter ADC, a digital value D out corresponding to the temperature can be obtained.

도 1b는 종래의 씨모스 디지털 온도센서의 예를 도시한 것이다.1B illustrates an example of a conventional CMOS digital temperature sensor.

종래의 디지털 방식의 씨모스 온도 센서는 온도에 대응하는 펄스(Pin)를 출력하는 온도 펄스 제너레이터(Temperature-to-Pulse Generator)와 펄스(Pin)를 입력으로 하여 디지털 값(Dout)을 출력하는 시간 디지털 변환기(Time-to-Digital Converter)로 구성된다.CMOS temperature sensor of a conventional digitally by a pulse (P in) temperature pulse generator (Temperature-to-Pulse Generator) for outputting a pulse (P in) corresponding to the temperature of the input digital value (D out) It consists of a time-to-digital converter to output.

종래의 디지털 씨모스 온도 센서는 순환식 시간 디지털 변환기(Cyclic Time-to-Digital Converter)를 사용한다. Conventional digital CMOS temperature sensors use a cyclic time-to-digital converter.

도 1c는 순환식 시간 디지털 변환기의 블록도이다. 순환식 시간 디지털 변환기는 매 순환(cycle)마다 일정한 양의 펄스 폭만큼 줄이는 역할을 한다. 이와 같은 과정은 Pout의 펄스 폭이 0이 될 때까지 계속되며, 이때 출력되는 펄스들이 다음 단의 카운터(Counter)로 공급되어 디지털 출력 (Dout)을 생성한다. 1C is a block diagram of a cyclic time digital converter. The cyclic time digital converter serves to reduce the pulse width by a certain amount in each cycle. This process is continued until the pulse width of P out becomes 0. At this time, the output pulses are supplied to the counter of the next stage to generate the digital output D out .

그러나, 종래의 순환식 시간 디지털 변환기는 Pout이 0이 되기까지 많은 연산량을 요구하고, 연산량이 증가함에 따라 오차에 대한 확률이 증가하며, 사용하는 지연 소자(delay cell)가 많아져서 면적이 증가하며, 전력 소모도 커지는 문제점이 있다. However, the conventional cyclic time digital converter requires a large amount of calculation until P out becomes 0, the probability of error increases as the amount of calculation increases, and the area increases due to the use of more delay cells. And, there is a problem that the power consumption is also large.

따라서, 본 발명이 이루고자 하는 첫 번째 기술적 과제는 시간 디지털 변환기의 연산량을 줄여 고속으로 데이터를 처리하면서, 저전력으로 구동을 할 수 있는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로를 제공하는 데 있다.Accordingly, the first technical problem to be achieved by the present invention is to provide a stage block circuit of a pipeline time digital converter capable of driving at low power while processing data at high speed by reducing the amount of computation of the time digital converter.

본 발명이 이루고자 하는 두 번째 기술적 과제는 상기의 스테이지 블록 회로를 복수로 이용하여 파이프라인 처리를 수행하는 파이프라인 시간 디지털 변환기를 제공하는 데 있다.A second technical problem to be achieved by the present invention is to provide a pipeline time digital converter for performing pipeline processing using a plurality of stage block circuits described above.

본 발명이 이루고자 하는 세 번째 기술적 과제는 상기의 파이프라인 시간 디지털 변환기를 이용하는 씨모스 온도센서를 제공하는 데 있다.The third technical problem to be achieved by the present invention is to provide a CMOS temperature sensor using the pipeline time digital converter.

상기의 첫 번째 기술적 과제를 이루기 위하여, 본 발명은 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하는 멀티플렉서; 및 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭을 포함하는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로를 제공한다.In order to achieve the first technical problem, the present invention provides a delay line for delaying the stage input signal by a predetermined time; An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; A multiplexer for selecting one of an output terminal of the delay line and an output terminal of the attenuation line as the stage output signal; And a flip-flop for applying a signal converted according to the change of the attenuation line output terminal signal as a control signal of the multiplexer.

상기의 두 번째 기술적 과제를 이루기 위하여, 본 발명은 복수의 스테이지 블록으로 이루어지는 파이프라인 시간 디지털 변환기에 있어서, 상기 복수의 스테이지 블록은 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서; 및 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭을 포함하고, 각각의 스테이지 블록으로부터 출력되는 제어 신호가 디지털 출력값인 것을 특징으로 하는 파이프라인 시간 디지털 변환기를 포함하는 파이프라인 시간 디지털 변환기를 제공한다.In order to achieve the second technical problem, the present invention provides a pipelined time digital converter comprising a plurality of stage blocks, wherein the plurality of stage blocks delay a stage input signal applied from a previous stage block by a predetermined time. line; An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; A multiplexer which selects one of the output terminal of the delay line and the output terminal of the attenuation line as the stage output signal and inputs it to the next stage block; And a flip-flop for applying a signal converted according to the change of the attenuation line output terminal signal as a control signal of the multiplexer, wherein the control signal output from each stage block is a digital output value. It provides a pipeline time digital converter comprising a.

상기의 세 번째 기술적 과제를 이루기 위하여, 본 발명은 온도에 대응하는 펄스 신호를 출력하는 온도 펄스 제너레이터; 및 복수의 스테이지 블록에서 상기 펄스 신호에 대한 디지털 값을 출력하는 시간 디지털 변환기를 포함하고, 상기 복수의 스테이지 블록은 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서; 및 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭을 포함하는 씨모스 온도센서를 제공한다.In order to achieve the third technical problem, the present invention provides a temperature pulse generator for outputting a pulse signal corresponding to the temperature; And a time digital converter for outputting a digital value for the pulse signal in a plurality of stage blocks, the plurality of stage blocks comprising: a delay line for delaying a stage input signal applied from a previous stage block by a predetermined time; An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; A multiplexer which selects one of the output terminal of the delay line and the output terminal of the attenuation line as the stage output signal and inputs it to the next stage block; And a flip-flop for applying a signal converted according to a change in the attenuation line output terminal signal as a control signal of the multiplexer.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 다음에 예시하는 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다.Hereinafter, with reference to the drawings will be described a preferred embodiment of the present invention. However, embodiments of the present invention illustrated below may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

도 2는 본 발명에 따른 파이프라인 시간 디지털 변환기의 블록도이다.2 is a block diagram of a pipeline time digital converter in accordance with the present invention.

위에서 온도 펄스 제너레이터의 출력인 펄스(Pout)는 이하에서 Pin으로 인가된다. 파이프라인 시간 디지털 변환기(200)는 subranging ADC와 유사한 동작을 한다. 즉, 스테이지 1(210)에서는 최상위 비트(MSB) 만큼의 펄스 폭을 줄이고, 스테이지 2(220)에서는 MSB/2만큼의 펄스 폭을 줄이는 방식으로 동작을 한다. 동일한 방식으로, 스테이지 n-1(280) 및 스테이지 n(290)에서도 펄스 폭이 감쇄된다. 이때, 최종 출력은 각 스테이지에서의 출력 신호 즉, Pin, P1, P2, ... , Pn-1, Pn을 이용한 디지털 값, Dn-1, Dn-2, ... , D1, D0를 이용한 디지털 값이 된다. 특히, 본 발명에서는 카운터를 사용하지 않고도 디지털 출력 값을 얻을 수 있다. 여기서, Dn-1, Dn-2, ... , D1, D0는 온도 센서의 디지털 값을 구성하는 각각의 비트 값으로 이용된다.The pulse P out which is the output of the temperature pulse generator from above is applied to P in below. The pipeline time digital converter 200 operates similarly to the subranging ADC. That is, in stage 1 210, the pulse width is reduced by the most significant bit MSB, and in stage 2 220, the pulse width is reduced by MSB / 2. In the same way, the pulse width is attenuated in stage n-1 280 and stage n 290. At this time, the final output is the output signal at each stage, that is, the digital values using P in , P 1 , P 2 , ..., P n-1 , P n , D n-1 , D n-2 , .. ., it is a digital value by the D 1, D 0. In particular, in the present invention, a digital output value can be obtained without using a counter. Here, D n-1 , D n-2 ,..., D 1 , D 0 are used as respective bit values constituting the digital value of the temperature sensor.

따라서 종래의 시간 디지털 변환기에 비해 동작 시간을 현저히 줄일 수 있으며, 또한, 전력 소모도 감소시킬 수 있다.Therefore, compared with the conventional time digital converter, the operation time can be significantly reduced, and the power consumption can also be reduced.

도 3은 도 2에서 각각의 스테이지 블록 회로를 도시한 것이다.FIG. 3 shows each stage block circuit in FIG. 2.

도 2의 각 스테이지들은 도 3의 블록으로 구성된다. 각 스테이지는 펄스 폭(△W)을 줄이는 감쇄 라인(310)과 펄스 폭의 변화 없이 지연만 시키는 지연 라 인(320)으로 구성된다. 이때, 지연 라인(320)의 지연량은 감쇄 라인(310)의 지연량보다 크게 설계할 수 있다. 또한 두 개의 지연 라인 중 하나를 선택할 수는 멀티플렉서(MUX, 330)와 멀티플렉서(330)의 입력 신호를 발생시키는 플립플롭(340)으로 구성된다. 이때, 플립플롭은 T-플립플롭(TFF)를 이용할 수 있다.Each stage of FIG. 2 is composed of the blocks of FIG. 3. Each stage consists of an attenuation line 310 that reduces the pulse width ΔW and a delay line 320 that only delays without changing the pulse width. In this case, the delay amount of the delay line 320 may be designed to be larger than the delay amount of the attenuation line 310. In addition, one of the two delay lines may be configured as a multiplexer (MUX, 330) and a flip-flop (340) for generating an input signal of the multiplexer 330. In this case, the flip-flop may use a T-flip flop (TFF).

지연 라인(310)은 스테이지 입력 신호(Pn)를 소정의 시간만큼 지연시킨다. 지연 라인(310)의 소정의 딜레이 셀을 포함할 수 있다. 이때, 딜레이 셀의 개수나 구성은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하 '당업자'라고 한다)가 필요에 따라 변경 가능한 범위의 것이다.The delay line 310 delays the stage input signal P n by a predetermined time. It may include a predetermined delay cell of the delay line 310. At this time, the number or configuration of the delay cells is a range that can be changed by those of ordinary skill in the art (hereinafter referred to as "an expert") as needed.

감쇄 라인(320)은 스테이지 입력 신호(Pn)의 펄스 폭에서 기준 펄스 폭(△W)만큼 축소시킨다. 바람직하게는, 감쇄 라인(320)은 스테이지 입력 신호(Pn)의 펄스 폭이 기준 펄스 폭보다 큰 경우에만 출력단의 신호(Ps)를 전환시키도록 구성할 수 있다.The attenuation line 320 reduces the pulse width of the stage input signal P n by the reference pulse width ΔW. Preferably, the attenuation line 320 can be configured to switch the signal P s at the output stage only when the pulse width of the stage input signal P n is greater than the reference pulse width.

멀티플렉서(330)는 지연 라인(310)의 출력단 및 감쇄 라인(320)의 출력단 중 어느 하나의 신호를 스테이지 출력 신호(Pn+1)로 선택한다.The multiplexer 330 selects one of the output terminal of the delay line 310 and the output terminal of the attenuation line 320 as the stage output signal P n + 1 .

플립플롭(340)은 감쇄 라인(320) 출력단 신호(Ps)의 변화에 따라 전환되는 신호(Dn-1)를 멀티플렉서(330)의 제어 신호로 인가한다. 즉, 플립플롭(340)의 출력 신호(Dn-1)가 멀티플렉서(330)를 전환(toggling)시킨다.The flip-flop 340 applies a signal D n-1 , which is switched according to the change of the attenuation line 320 output terminal signal P s , as a control signal of the multiplexer 330. That is, the output signal D n-1 of the flip-flop 340 toggles the multiplexer 330.

바람직하게는, 플립플롭(340)은 감쇄 라인(320) 출력단 신호(Ps)의 변화가 없는 경우에는 멀티플렉서(330)가 지연 라인(310)의 출력단 신호(Pd)를 선택하게 하는 제어 신호를 인가하고, 감쇄 라인(320) 출력단 신호의 변화가 있는 경우에는 멀티플렉서(330)가 감쇄 라인(320)의 출력단 신호(Ps)를 선택하게 하는 제어 신호를 인가하도록 구성될 수 있다.Preferably, the flip-flop 340 is a control signal for causing the multiplexer 330 to select the output terminal signal P d of the delay line 310 when there is no change in the output terminal signal P s of the attenuation line 320. When the output signal of the attenuation line 320 is changed, the multiplexer 330 may be configured to apply a control signal for selecting the output terminal signal P s of the attenuation line 320.

도 4a 및 도 4b는 도 3의 스테이지 블록 회로의 동작 원리를 도시한 것이다.4A and 4B illustrate the operating principle of the stage block circuit of FIG. 3.

도 4a는 Tp < Ts 인 경우를 나타낸다. 도 4a와 같이, 각 스테이지에 입력되는 펄스의 폭 (Wn)이 감쇄 라인에서 줄어드는 펄스의 폭 (△W)보다 작을 경우, Ps 에서는 아무런 신호가 나타나지 않는다. 따라서, Ps 는 전환(toggling)이 발생하지 않으므로 Dn-1 은 Low(0) 값을 가지게 되고 멀티플렉서는 Low 값에 해당하는 경로(Pd)를 선택한다. 따라서 다음 스테이지에는 펄스 폭의 감쇄가 없는 신호가 전달된다. 즉, Pn+1 = Pd = Pn이다.4A shows the case where T p <T s . As shown in Fig. 4A, when the width W n of the pulses input to each stage is smaller than the width DELTA W of the decreasing pulses in the attenuation line, no signal appears at P s . Therefore, since P s does not cause toggling, D n-1 has a Low (0) value and the multiplexer selects a path P d corresponding to the Low value. Thus, a signal is transmitted to the next stage without attenuation of the pulse width. That is, P n + 1 = P d = P n .

도 4b는 Tp > Ts 인 경우를 나타낸다.4B shows the case where T p > T s .

도 4b와 같이, 각 스테이지에 입력되는 펄스 폭(Wn)이 감쇄 라인에서 줄어드는 펄스의 폭(△W)보다 클 경우, Ps 에서 두 펄스 폭의 차이만큼의 펄스 즉, Wn+1 = Wn - △W만큼의 펄스가 생성된다. 따라서 Ps는 전환이 발생하므로 Dn-1은 High(1) 값 을 가지게 되고 멀티플렉서는 High값에 해당하는 경로(Ps)를 선택한다. 따라서 다음 단에는 △W만큼의 폭이 감쇄한 펄스가 전달된다. 즉, Pn+1 = Ps이다.As shown in FIG. 4B, when the pulse width W n input to each stage is larger than the width ΔW of the pulses decreasing in the attenuation line, pulses equal to the difference between the two pulse widths in P s , that is, W n + 1 = Pulses of W n -ΔW are generated. Therefore, P s has a transition, so D n-1 has a High (1) value, and the multiplexer selects a path (P s ) corresponding to the High value. Therefore, in the next stage, a pulse whose width is reduced by ΔW is transmitted. That is, P n + 1 = P s .

위와 같은 동작이 각 스테이지에서 연속적으로 수행됨으로써, Pout에 비례하는 디지털 출력을 생성할 수 있다.The above operation is performed continuously in each stage, thereby generating a digital output proportional to P out .

도 5는 본 발명에 따라 설계된 파이프라인 시간 디지털 변환기의 블록도이다.5 is a block diagram of a pipeline time digital converter designed in accordance with the present invention.

도 5의 파이프라인 시간 디지털 변환기는 Simulink를 이용해 모델링한 것이다. Simulink는 시뮬레이션과 내장 시스템 개발용 프로그램으로서, 매트랩(MATLAB)을 기반으로 한 모델 기반 설계 툴로 활용된다. 도 5에서는 4bit의 출력을 기준으로 파이프라인 시간 디지털 변환기가 설계되었으나, 당업자의 입장에서 위와 같은 구성을 이용하여 8bit, 16bit 등의 구조를 설계하는 것은 용이하다.The pipelined time digital converter of FIG. 5 is modeled using Simulink. Simulink is a program for simulation and embedded system development. It is used as a model-based design tool based on MATLAB. In FIG. 5, the pipeline time digital converter is designed based on the output of 4 bits, but it is easy for a person skilled in the art to design a structure such as 8 bits or 16 bits using the above configuration.

도 5의 시간 디지털 변환기는 복수의 스테이지 블록(500, 510, 520, 530)을 포함한다.The time digital converter of FIG. 5 includes a plurality of stage blocks 500, 510, 520, 530.

각각의 스테이지 블록(500, 510, 520, 530)은 도 3에서 설명된 바와 같이, 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인(310), 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭(△W) 만큼 축소시키는 감쇄 라인(320), 지연 라인(310)의 출력단 및 감쇄 라인(320)의 출력단 중 어느 하나의 신호를 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서(330) 및 감쇄 라인(320) 출력단 신호의 변화에 따라 전환되는 신호를 멀티플렉서(330)의 제어 신호로 인가하는 플립플롭(340)을 포함한다.Each stage block 500, 510, 520, 530 has a delay line 310 for delaying the stage input signal applied from the previous stage block by a predetermined time, as described in FIG. 3, and the pulse width of the stage input signal. Selects one of the attenuation line 320, the output end of the delay line 310, and the output end of the attenuation line 320 as a stage output signal and inputs it to the next stage block. The multiplexer 330 and the attenuation line 320 include a flip-flop 340 for applying a signal that is switched according to the change of the signal of the output terminal as a control signal of the multiplexer 330.

제1스코프(580)는 복수의 스테이지 블록(500, 510, 520, 530)으로부터 각각의 스테이지 출력 신호(IN, Pout3, Pout2, Pout1, Pout0)를 모니터링 한다. 제2스코프(590)는 복수의 스테이지 블록(500, 510, 520, 530)으로부터 각각의 플립플롭의 제어신호(D3, D2, D1, D0)를 모니터링 한다. Simulink에서 스코프들(580, 590)은 결과 파형을 확인하기 위한 블록이다. 실제의 회로에는 이러한 스코프들(580, 590)이 포함되지 않는다.The first scope 580 monitors each stage output signal IN, Pout3, Pout2, Pout1, and Pout0 from the plurality of stage blocks 500, 510, 520, and 530. The second scope 590 monitors control signals D3, D2, D1, and D0 of each flip-flop from the plurality of stage blocks 500, 510, 520, and 530. In Simulink, scopes 580 and 590 are blocks for identifying the resulting waveform. The actual circuit does not include these scopes 580, 590.

결정 타이머(570)는 복수의 스테이지 블록(500, 510, 520, 530) 각각에 소정의 클럭(Ts)을 인가하여 기준 펄스 폭(△W)을 결정한다.The determination timer 570 applies a predetermined clock Ts to each of the plurality of stage blocks 500, 510, 520, and 530 to determine the reference pulse width ΔW.

본 발명에 따른 씨모스 온도 센서는 위와 같이 구성된 파이프라인 시간 디지털 변환기를 포함하고, 온도 변화에 대한 펄스 신호를 입력(IN)으로 한다.The CMOS temperature sensor according to the present invention includes a pipelined time digital converter configured as described above, and takes a pulse signal for a temperature change as an input IN.

도 6은 도 5의 각각의 스테이지 출력 신호를 도시한 것이다.FIG. 6 shows each stage output signal of FIG. 5.

도 6에서, 펄스의 폭이 각 스테이지를 지날 때마다 지연되거나 줄어든 모습을 확인할 수 있다. 즉, IN 에서 Pout3은 펄스의 폭이 감쇄하였고, Pout3에서 Pout2와 Pout2에서 Pout1은 펄스의 폭 변화 없이 지연량만 존재하며, Pout1에서 Pout0는 펄스의 폭이 감쇄하였다.In FIG. 6, it can be seen that the width of the pulse is delayed or reduced as it passes each stage. In other words, Pout3 at IN has attenuated pulse width, Pout3 at Pout3 and Pout1 at Pout2 have only a delay amount without change in pulse width, and Pout0 at Pout1 has attenuated pulse width.

도 7은 도 5의 각각의 스테이지에서 플립플롭으로부터 출력되는 제어신호를 도시한 것이다.FIG. 7 illustrates a control signal output from the flip-flop at each stage of FIG. 5.

본 발명에서 각 스테이지의 플립플롭의 출력 신호는 온도센서의 디지털 출력 값을 구성하는 각각의 비트 값으로 이용될 수 있다. In the present invention, the output signal of the flip-flop of each stage may be used as each bit value constituting the digital output value of the temperature sensor.

도 7에서, 각 스테이지를 지나고 나온 디지털 출력 결과를 보여주는데, 각 비트 값을 조합하여 보면, D3 D2 D1 D0 = 10012 = 910를 얻을 수 있다.In FIG. 7, the digital output result after each stage is shown. When the bit values are combined, D3 D2 D1 D0 = 1001 2 = 9 10 can be obtained.

본 발명에 의하면, 종래의 순환식 시간 디지털 변환기에 비해 동작 시간을 현저히 줄일 수 있고, 전력 소모도 감소시키며, 면적 또한 줄일 수 있다. 예를 들어, 각 시간 디지털 변환기에 10s의 펄스 폭을 갖는 입력을 인가한다고 해보자. 순환식 시간 디지털 변환기가 한번 순환하는데 걸리는 지연 시간(Td)은 들어오는 입력 펄스 폭보다 커야 하므로 12s라 가정하고, 매회 일정하게 줄어드는 펄스 폭을 1s라 했을 때, 펄스가 0이 될 때까지 총 10번을 순환해야 하므로 이 변환기가 카운터의 최종 출력으로 1010을 출력하기까지는 120s가 걸린다. 이에 반해, 4bit 파이프라인 시간 디지털 변환기는 각 스테이지의 지연시간을 최대 12s라 가정하고, 각 단에서 줄어드는 펄스 폭을 8s(MSB/2), 4s, 2s, 1s라 하면 이 변환기는 카운터를 사용하지 않고, 4개의 스테이지를 거쳐, 총 36s 안에 1010이라는 출력을 얻을 수 있다.According to the present invention, the operation time can be significantly reduced, the power consumption is reduced, and the area can be reduced as compared with the conventional cyclic time digital converter. For example, suppose you apply an input with a pulse width of 10 s to each time digital converter. Cyclic Time The delay time (T d ) for the digital converter to cycle once should be greater than the incoming input pulse width, so it is assumed to be 12 s. When the pulse width that is constantly reduced every time is 1 s, a total of 10 until the pulse becomes zero Since the cycles must be cycled, it takes 120 s for this converter to output 1010 as the final output of the counter. In contrast, the 4-bit pipeline-time digital converter assumes a maximum delay of 12s for each stage, and the pulse width of each stage is 8s (MSB / 2), 4s, 2s, and 1s. Instead, through four stages, a total of 1010 outputs can be achieved within 36 seconds.

본 발명은 도면에 도시된 일 실시 예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호 범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허 청구 범위의 기술적 사상에 의해서 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary and will be understood by those skilled in the art that various modifications and embodiments may be made therefrom. However, such modifications should be considered to be within the technical protection scope of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이, 본 발명에 의하면, 시간 디지털 변환기의 구조를 파이프라인 구조로 설계하고 각 스테이지의 설계를 새롭게 함으로써, 순환식 시간 디지털 변환기에 비해 동작 시간을 현저히 줄일 수 있고, 전력 소모도 감소시키며, 면적 또한 줄일 수 있는 효과가 있다.As described above, according to the present invention, by designing the structure of the time digital converter into a pipelined structure and renewing the design of each stage, it is possible to significantly reduce the operating time and reduce the power consumption compared to the cyclic time digital converter. In addition, the area can also be reduced.

Claims (12)

스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인;A delay line for delaying the stage input signal by a predetermined time; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인;An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하는 멀티플렉서; 및A multiplexer for selecting one of an output terminal of the delay line and an output terminal of the attenuation line as the stage output signal; And 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭을 포함하는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로.And a flip-flop for applying a signal, which is switched according to the change of the attenuation line output terminal signal, as a control signal of the multiplexer. 제 1 항에 있어서,The method of claim 1, 상기 감쇄 라인은The attenuation line is 상기 스테이지 입력 신호의 펄스 폭이 상기 기준 펄스 폭보다 큰 경우에만 출력단의 신호를 전환시키는 것을 특징으로 하는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로.And converting the signal at the output stage only when the pulse width of the stage input signal is greater than the reference pulse width. 제 1 항에 있어서,The method of claim 1, 상기 플립플롭은The flip flop 상기 감쇄 라인 출력단 신호의 변화가 없는 경우에는 상기 멀티플렉서가 상 기 지연 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하고, 상기 감쇄 라인 출력단 신호의 변화가 있는 경우에는 상기 멀티플렉서가 상기 감쇄 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하는 것을 특징으로 하는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로.If there is no change in the attenuation line output stage signal, the multiplexer applies a control signal to select the output stage signal of the delay line. If there is a change in the attenuation line output stage signal, the multiplexer output stage of the attenuation line. A stage block circuit of a pipelined time digital converter, characterized by applying a control signal to select a signal. 제 1 항에 있어서,The method of claim 1, 상기 지연 라인의 지연량은 상기 감쇄 라인의 지연량보다 크게 설계되는 것을 특징으로 하는 파이프라인 시간 디지털 변환기의 스테이지 블록 회로.And the delay amount of the delay line is designed to be larger than the delay amount of the attenuation line. 복수의 스테이지 블록으로 이루어지는 파이프라인 시간 디지털 변환기에 있어서,In a pipeline time digital converter comprising a plurality of stage blocks, 상기 복수의 스테이지 블록은The plurality of stage blocks 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인;A delay line for delaying a stage input signal applied from a previous stage block by a predetermined time; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인;An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서; 및A multiplexer which selects one of the output terminal of the delay line and the output terminal of the attenuation line as the stage output signal and inputs it to the next stage block; And 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉 서의 제어 신호로 인가하는 플립플롭을 포함하는 파이프라인 시간 디지털 변환기.And a flip-flop for applying a signal, which is converted according to the change of the attenuation line output terminal signal, to a control signal of the multiplexer. 제 5 항에 있어서,The method of claim 5, wherein 상기 감쇄 라인은The attenuation line is 상기 스테이지 입력 신호의 펄스 폭이 상기 기준 펄스 폭보다 큰 경우에만 출력단의 신호를 전환시키는 것을 특징으로 하는 파이프라인 시간 디지털 변환기.And converting the signal at the output stage only when the pulse width of the stage input signal is greater than the reference pulse width. 제 5 항에 있어서,The method of claim 5, wherein 상기 플립플롭은The flip flop 상기 감쇄 라인 출력단 신호의 변화가 없는 경우에는 상기 멀티플렉서가 상기 지연 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하고, 상기 감쇄 라인 출력단 신호의 변화가 있는 경우에는 상기 멀티플렉서가 상기 감쇄 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하는 것을 특징으로 하는 파이프라인 시간 디지털 변환기.If there is no change in the attenuation line output terminal signal, the multiplexer applies a control signal to select the output terminal signal of the delay line. If there is a change in the attenuation line output terminal signal, the multiplexer output signal of the attenuation line. And applying a control signal to select the pipelined time digital converter. 복수의 스테이지 블록으로 이루어지는 파이프라인 시간 디지털 변환기에 있어서,In a pipeline time digital converter comprising a plurality of stage blocks, 상기 스테이지 블록은The stage block 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인;A delay line for delaying a stage input signal applied from a previous stage block by a predetermined time; 상기 지연 라인의 지연량보다 작은 지연량을 갖도록 설계되고, 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인;An attenuation line designed to have a delay amount smaller than the delay amount of the delay line, and reducing the pulse width of the stage input signal by a reference pulse width; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서;A multiplexer which selects one of the output terminal of the delay line and the output terminal of the attenuation line as the stage output signal and inputs it to the next stage block; 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭; 및A flip-flop for applying a signal converted according to a change in the attenuation line output terminal signal as a control signal of the multiplexer; And 상기 복수의 스테이지 블록의 각각에 소정의 클럭을 인가하여 상기 기준 펄스 폭을 결정하는 결정 타이머를 포함하고,A decision timer configured to apply a predetermined clock to each of the plurality of stage blocks to determine the reference pulse width; 상기 각각의 스테이지 블록으로부터 출력되는 제어 신호가 디지털 출력 값인 것을 특징으로 하는 파이프라인 시간 디지털 변환기.And a control signal output from each stage block is a digital output value. 온도에 대응하는 펄스 신호를 출력하는 온도 펄스 제너레이터; 및A temperature pulse generator for outputting a pulse signal corresponding to the temperature; And 복수의 스테이지 블록에서 상기 펄스 신호에 대한 디지털 값을 출력하는 시간 디지털 변환기를 포함하고,A time digital converter for outputting a digital value for the pulse signal in a plurality of stage blocks, 상기 복수의 스테이지 블록은The plurality of stage blocks 이전 스테이지 블록으로부터 인가되는 스테이지 입력 신호를 소정의 시간만큼 지연시키는 지연 라인;A delay line for delaying a stage input signal applied from a previous stage block by a predetermined time; 상기 스테이지 입력 신호의 펄스 폭에서 기준 펄스 폭 만큼 축소시키는 감쇄 라인;An attenuation line for reducing the pulse width of the stage input signal by a reference pulse width; 상기 지연 라인의 출력단 및 상기 감쇄 라인의 출력단 중 어느 하나의 신호를 상기 스테이지 출력 신호로 선택하여 다음 스테이지 블록에 입력하는 멀티플렉서; 및A multiplexer which selects one of the output terminal of the delay line and the output terminal of the attenuation line as the stage output signal and inputs it to the next stage block; And 상기 감쇄 라인 출력단 신호의 변화에 따라 전환되는 신호를 상기 멀티플렉서의 제어 신호로 인가하는 플립플롭을 포함하는 씨모스 온도센서.And a flip-flop for applying a signal converted according to the change of the attenuation line output terminal signal as a control signal of the multiplexer. 제 9 항에 있어서,The method of claim 9, 상기 복수의 스테이지 블록은 The plurality of stage blocks 상기 플립플롭의 제어신호가 씨모스 온도센서의 디지털 출력값인 것을 특징으로 하는 씨모스 온도센서.The CMOS temperature sensor, characterized in that the control signal of the flip-flop is a digital output value of the CMOS temperature sensor. 제 9 항에 있어서,The method of claim 9, 상기 감쇄 라인은The attenuation line is 상기 스테이지 입력 신호의 펄스 폭이 상기 기준 펄스 폭보다 큰 경우에만 출력단의 신호를 전환시키고,The signal at the output stage is switched only when the pulse width of the stage input signal is larger than the reference pulse width, 상기 지연 라인은The delay line is 지연량이 상기 감쇄 라인의 지연량보다 크게 설계되는 것을 특징으로 하는 씨모스 온도센서.The CMOS temperature sensor, characterized in that the delay amount is designed to be larger than the delay amount of the attenuation line. 제 9 항에 있어서,The method of claim 9, 상기 플립플롭은The flip flop 상기 감쇄 라인 출력단 신호의 변화가 없는 경우에는 상기 멀티플렉서가 상기 지연 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하고, 상기 감쇄 라인 출력단 신호의 변화가 있는 경우에는 상기 멀티플렉서가 상기 감쇄 라인의 출력단 신호를 선택하게 하는 제어 신호를 인가하는 것을 특징으로 하는 씨모스 온도센서.If there is no change in the attenuation line output terminal signal, the multiplexer applies a control signal for selecting the output terminal signal of the delay line. CMOS temperature sensor, characterized in that for applying a control signal to select.
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* Cited by examiner, † Cited by third party
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US8362933B2 (en) 2010-07-29 2013-01-29 Industry-Academic Cooperation Foundation, Yonsei University Time-to-digital converter and operating method
CN112042127A (en) * 2018-03-27 2020-12-04 皇家飞利浦有限公司 System and method for performing analog-to-digital conversion across multiple spatially separated stages

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