KR20080100099A - Pipe latch control circuit of semiconductor memory apparatus - Google Patents

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KR20080100099A KR1020070046229A KR20070046229A KR20080100099A KR 20080100099 A KR20080100099 A KR 20080100099A KR 1020070046229 A KR1020070046229 A KR 1020070046229A KR 20070046229 A KR20070046229 A KR 20070046229A KR 20080100099 A KR20080100099 A KR 20080100099A
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Abstract

A pipe latch control circuit of semiconductor memory apparatus is provided to realize high speed operation by using an operation speed identification signal. In a pipe latch control circuit of semiconductor memory apparatus, a pipe latch pulse signal generation unit(100) receives a pipe control signal, generates delay signal(DLY) in response to operation speed identification signal, generates a pipe latch signal, which is disable when the delay signal is transited corresponding to timing when the pipe control signal is enabled. A pulse control unit(200) generates operation speed identification signal to control the designated time.

Description

반도체 메모리 장치의 파이프 래치 제어회로{Pipe Latch Control Circuit of Semiconductor Memory Apparatus}Pipe Latch Control Circuit of Semiconductor Memory Apparatus

도 1은 종래의 기술에 따른 파이프 래치 제어회로의 상세회로도,1 is a detailed circuit diagram of a pipe latch control circuit according to the prior art;

도 2는 저속동작 시 종래의 파이프 래치 제어회로의 타이밍도,2 is a timing diagram of a conventional pipe latch control circuit in low speed operation;

도 3은 고속동작 시 종래의 파이프 래치 제어회로의 타이밍도,3 is a timing diagram of a conventional pipe latch control circuit in high speed operation;

도 4는 본 발명에 따른 파이프 래치 제어회로의 상세회로도, 및4 is a detailed circuit diagram of a pipe latch control circuit according to the present invention; and

도 5는 본 발명에 따른 파이프 래치 제어회로의 타이밍도이다.5 is a timing diagram of a pipe latch control circuit according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 파이프 래치 펄스생성유닛 200 : 펄스제어유닛100: pipe latch pulse generation unit 200: pulse control unit

110 : 신호입력부 120 : 펄스조절부110: signal input unit 120: pulse control unit

130 : 신호조합부130: signal combination unit

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 파이프 래치 제어회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a pipe latch control circuit.

일반적으로 동기식 메모리는 연속적인 데이터의 입출력을 위하여 파이프 래 치를 갖는다. 파이프 래치는 셀로부터 전달된 데이터를 저장하였다가 클럭에 동기되어 순차적으로 데이터를 내보내는 역할을 하는 회로이다. In general, synchronous memory has a pipe latch for continuous input and output of data. The pipe latch is a circuit that stores data transferred from a cell and sequentially sends data in synchronization with a clock.

도 1은 종래의 파이프 래치 제어회로의 상세회로도를 나타낸 것이다. 도 1 에 도시된 바와 같이 종래의 파이프 래치 제어회로는 리드 명령(RD Command)이 입력되면 각 뱅크(Bank)에서 데이터를 읽어(Read) 글로벌(GIO)라인으로 전송한다. 상기 파이프 래치 제어회로는 상기 파이프 래치 제어신호(Pipelatch Control Signal, 이하 pcd)를 입력받는 낸드게이트(ND11)를 거쳐 a11 노드에 신호를 출력한다. 상기 a11 노드의 신호를 입력받는 낸드게이트(ND12)는 파워업신호(pwrup)와 '하이'레벨인 지연노드(D11)의 신호를 조합하여 a12 노드에 신호를 출력한다. 상기 파이프 래치 제어회로에서 파이프 래치를 인에이블시키기 위해 필요한 지연시간은 저항(R11,R12)이 달린 MOS 트랜지스터형 인버터(P11,P12,N11,N12)와 모스캐패시터(C1,C2,C3,C4)에 의해 결정된다. 상기 지연시간을 가진 지연신호(DLY)는 지연노드(D11)에 인가된다. 파이프 래치 펄스신호(pcdpb)는 상기 지연노드(D11)의 지연신호(DLY)와 상기 a11 노드의 신호를 낸드 조합하여 출력된다. 상기 파이프 래치 펄스신호(pcdpb)는 시프트 레지스터(Shift Register)를 거쳐 파이프 래치 인에이블 신호를 생성한다. 상기 파이프 래치 인에이블 신호는 상기 시프트 레지스터에 시리즈로 연결된 파이프 래치에 순차적으로 입력된다.1 shows a detailed circuit diagram of a conventional pipe latch control circuit. As shown in FIG. 1, when a read command RD command is input, a conventional pipe latch control circuit reads data from each bank and transmits the data to a global GIO line. The pipe latch control circuit outputs a signal to node a11 via a NAND gate ND11 that receives the pipe latch control signal (pcd). The NAND gate ND12 receiving the signal of the node a11 combines a power-up signal pwrup and a signal of the delay node D11 having a 'high' level and outputs a signal to the node a12. The delay time required to enable the pipe latch in the pipe latch control circuit includes MOS transistor type inverters P11, P12, N11, and N12 with resistors R11 and R12 and MOS capacitors C1, C2, C3, and C4. Determined by The delay signal DLY having the delay time is applied to the delay node D11. The pipe latch pulse signal pcdpb is output by NAND combining the delay signal DLY of the delay node D11 and the signal of the a11 node. The pipe latch pulse signal pcdpb generates a pipe latch enable signal through a shift register. The pipe latch enable signal is sequentially input to the pipe latches connected in series to the shift register.

도 2는 저속 동작 시 종래의 파이프 래치 제어회로의 타이밍도를 나타낸 도면이다. 2 is a timing diagram of a conventional pipe latch control circuit in a low speed operation.

도 2에 도시된 바와 같이 저속 동작 시 종래의 파이프 래치 제어회로는 리 드(Read)명령이 인가되고 일정 시간 지난 후, 상기 파이프 래치 제어신호(pcd)가 '로우'레벨로 천이된다. 이후, 상기 a11 노드는 상기 파이프 래치 제어신호(pcd)의 낸드(NAND)조합에 의해 '하이'레벨로 천이된다. 상기 a11 노드가 '하이'레벨로 천이됨에 따라 a12 노드는 파워업신호(pwrup)와 '하이'레벨의 지연 노드(D11)의 지연신호(DLY)에 의해 '로우'레벨로 천이된다. 여기서, 파워업신호(Pwrup)는 초기 파워업 시 '로우'레벨에서 '하이'레벨로 천이되어 '하이'레벨로 유지하는 신호이다. 상기 파이프 래치 펄스신호(pcdpb)는 상기 '하이'레벨인 a11 노드와 '하이'레벨인 상기 지연 노드(D11)를 낸드 조합하여 '로우'레벨로 천이되는 신호이다. 상기 지연노드(D1)는 상기 a11 노드가 '하이'레벨이 된 이후 제 1 NMOS 트랜지스터(N11), 저항(R11), 제 2 PMOS 트랜지스터(P12), 및 모스캐패시터(C11,C12,C13,C14)를 거쳐 일정시간이 지연된 후 '로우'레벨로 천이된다. 상기 지연 노드(D1)가 '로우'레벨로 천이됨에 따라 상기 파이프 래치 펄스신호(pcdpb)는 '하이'레벨로 천이시킨다. 상기 a12 노드가 '하이'레벨이 됨에 따라 상기 파이프 래치 제어신호(pcd)는 '하이'레벨이 되고, 상기 a11 노드는 '로우'레벨로 천이된다. 이때, 상기 파이프 래치 제어회로는 두번째 리드 명령을 입력받기 위한 대기상태를 유지하게 된다. 상기 a11 노드가 '로우'레벨로 천이되면, 상기 지연노드(D11) 는 제 2 PMOS 트랜지스터(P12), 제 1 NMOS 트랜지스터(N11), 및 모스캐패시터(C11,C12,C13,C14)를 거쳐 '하이'레벨로 천이된다.As shown in FIG. 2, in a conventional pipe latch control circuit during a low speed operation, the pipe latch control signal pcd transitions to a 'low' level after a predetermined time after a read command is applied. Thereafter, the node a11 is transitioned to the 'high' level by the NAND combination of the pipe latch control signal pcd. As the node a11 transitions to the 'high' level, the node a12 transitions to the 'low' level by the power-up signal pwrup and the delay signal DLY of the delay node D11 having the 'high' level. Here, the power-up signal Pwrup is a signal that is transitioned from the 'low' level to the 'high' level during initial power-up and maintained at the 'high' level. The pipe latch pulse signal pcdpb is a signal that transitions to a 'low' level by NAND combining the a11 node having the 'high' level and the delay node D11 having the 'high' level. The delay node D1 includes the first NMOS transistor N11, the resistor R11, the second PMOS transistor P12, and the MOS capacitors C11, C12, C13, and C14 after the node a11 is at the high level. After a certain delay, the transition to the 'low' level. As the delay node D1 transitions to the 'low' level, the pipe latch pulse signal pcdpb transitions to the 'high' level. As the node a12 becomes the 'high' level, the pipe latch control signal pcd becomes the 'high' level, and the node a11 transitions to the 'low' level. At this time, the pipe latch control circuit maintains a standby state for receiving the second read command. When the node a11 transitions to the 'low' level, the delay node D11 passes through the second PMOS transistor P12, the first NMOS transistor N11, and the MOS capacitors C11, C12, C13, and C14. Transition to high 'level.

도 3은 고속 동작 시 종래의 파이프 래치 제어회로의 타이밍도를 나타낸 도면이다.3 is a timing diagram of a conventional pipe latch control circuit during high speed operation.

도 3에 도시된 바와 같이 종래의 파이프 래치 제어회로는 고속 동작 시 파이프 래치 제어신호(pcd)가 연속적인 리드(Read)동작에 의해 저속 동작에서 보다 짧은 간격을 두고 입력된다. 초기 리드 명령 시는 저속 동작과 같이 동작을 한다. 상기 지연노드(D11)가 '로우'레벨로 천이될 시, 상기 지연노드(D11)의 지연신호(DLY)에 의해 상기 a12 노드가 '하이'레벨로 천이된다. 이때, 상기 a11 노드는 '로우'레벨로 천이되어 다음 리드 명령이 입력될 때까지 대기상태를 유지해야 한다. 그러나 두번째 리드 명령이 첫번째 리드 동작에 의한 파이프 래치 제어 동작이 끝나기 전에 리드 명령이 입력되어, 상기 a11 노드는 '로우'레벨로 천이되지 못하고 '하이'레벨의 상태를 유지하게 된다. 따라서 상기 파이프 래치 제어회로는 두번째 리드 명령 이후 파이프 래치 펄스신호(pcdpb)를 생성하지 못한다.As shown in FIG. 3, in the conventional pipe latch control circuit, the pipe latch control signal pcd is input at a shorter interval in the low speed operation by the continuous read operation during the high speed operation. At initial read command, it operates like low speed operation. When the delay node D11 transitions to the low level, the node a12 transitions to the high level by the delay signal DLY of the delay node D11. At this time, the node a11 is shifted to the 'low' level and must maintain the standby state until the next read command is input. However, the read command is input before the second read command ends the pipe latch control operation by the first read operation, so that the node a11 does not transition to the 'low' level and maintains the 'high' level. Therefore, the pipe latch control circuit does not generate the pipe latch pulse signal pcdpb after the second read command.

저속 동작 시 상기 파이프 래치 제어회로는 연속적인 리드 명령이 인가될 경우, 초기 명령이 인가된 후 다음 리드 명령에 의해 생성된 펄스신호(pcdpb)를 출력하기 위해 초기 값으로 복구한다. 이와 같은 동작을 할 때, 상기 파이프 래치 펄스신호(pcdpb)의 펄스 폭은 지연 노드(D11)의 천이에 의해 결정하게 된다. 그러나 고속 동작 시 종래의 파이프 래치 제어회로는 상기 지연노드(D11)가 '로우'레벨로 천이되고, 상기 a12 노드가 '하이'레벨로 천이 되었을 때, 상기 a11 노드가 '로우'레벨로 천이되지 않고, '하이'레벨을 유지하고 있음으로 인해 두번째 이후 파이프 래치 펄스신호(pcdpb)를 생성하지 못하게 되는 문제점이 발생한다.In the low speed operation, the pipe latch control circuit recovers the initial value to output the pulse signal pcdpb generated by the next read command after the initial command is applied. In this operation, the pulse width of the pipe latch pulse signal pcdpb is determined by the transition of the delay node D11. However, in the high speed operation, the pipe latch control circuit of the related art does not transition the node a11 to the low level when the delay node D11 transitions to the low level and the node a12 transitions to the high level. In addition, since the 'high' level is maintained, a problem occurs that the pipe latch pulse signal pcdpb cannot be generated after the second time.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 고속 동작 시 특성마진을 확보하여 안정적인 고속 동작이 가능함을 제공함에 그 목적이 있다. The present invention has been made to solve the above-described problems, and its object is to provide a stable high-speed operation by securing a characteristic margin during high-speed operation.

본 발명에 따른 반도체 메모리 장치의 파이프 래치 제어회로는 파이프 제어신호를 입력 받고 동작 속도 판별신호에 응답하여 소정시간 지연되는 지연신호를 생성하며, 상기 파이프 제어신호가 인에이블되는 타이밍에 인에이블되고, 상기 파이프 제어신호가 인에이블되는 타이밍에 대응하여 상기 지연신호가 천이하는 타이밍에 디스에이블되는 파이프 래치 펄스 신호를 생성하는 파이프 래치 펄스 생성유닛, 및 상기 소정시간을 가변적으로 조절하기 위한 상기 동작속도 판별 신호를 생성하는 펄스 제어유닛을 포함한다.The pipe latch control circuit of the semiconductor memory device according to the present invention receives a pipe control signal and generates a delay signal that is delayed by a predetermined time in response to an operation speed determination signal, and is enabled at a timing at which the pipe control signal is enabled, A pipe latch pulse generation unit for generating a pipe latch pulse signal disabled at a timing at which the delay signal transitions in response to a timing at which the pipe control signal is enabled, and determining an operation speed for variably adjusting the predetermined time And a pulse control unit for generating a signal.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 4는 본 발명에 따른 파이프 래치 제어회로의 상세회로도를 나타낸 도면이다.4 is a detailed circuit diagram of a pipe latch control circuit according to the present invention.

도 4에 도시된 바와 같이 파이프 래치 제어회로는 파이프 래치 펄스 생성유닛(100)과 펄스 제어유닛(200)을 구비한다. 상기 파이프 래치 펄스생성유닛(100)은 신호입력부(110), 펄스조절부(120), 및 신호조합부(130)를 구비한다. 상기 파이프 래치 펄스생성유닛(100)은 파이프 래치 제어신호(pcd)를 입력받고, 제어신호(CS1)에 응답하여 소정시간 지연된 지연신호(DLY)를 생성하며, 상기 파이프 래치 제어신호(pcd)가 인에이블되는 타이밍에 인에이블되고, 상기 파이프 래치 제어신호(pcd) 가 인에이블되는 타이밍에 대응하여 지연노드(D1)의 지연신호(DLY)가 천이되는 타이밍에 디스에이블 되는 파이프 래치 펄스신호(pcdpb)를 생성한다. 상기 펄스제어유닛(200)은 고속 동작을 카스레이턴스(Cas Latency, 이하 'CL'이라 함)로 입력하여, 상기 소정시간을 가변적으로 조절하기 위한 제어신호(CS1)를 생성한다. As shown in FIG. 4, the pipe latch control circuit includes a pipe latch pulse generation unit 100 and a pulse control unit 200. The pipe latch pulse generation unit 100 includes a signal input unit 110, a pulse control unit 120, and a signal combination unit 130. The pipe latch pulse generation unit 100 receives the pipe latch control signal pcd, generates a delay signal DLY delayed by a predetermined time in response to the control signal CS1, and the pipe latch control signal pcd is The pipe latch pulse signal pcdpb that is enabled at the enabled timing and is disabled at the timing at which the delay signal DLY of the delay node D1 transitions in response to the timing at which the pipe latch control signal pcd is enabled. ) The pulse control unit 200 generates a control signal CS1 for variably adjusting the predetermined time by inputting a high speed operation as a cas latency (hereinafter, referred to as 'CL').

상기 파이프 래치 펄스생성유닛(100)의 신호입력부(110)는 파이프 래치 제어신호(pcd)를 입력받아 a1 노드에 신호를 출력한다. 상기 신호입력부(110)는 플립플롭형태를 가지며, 상기 파이프 래치 제어신호(pcd)를 입력받아, 상기 a1 노드에 신호를 출력하는 상기 제 1 낸드게이트(ND1), 및 파워업(Pwrup)신호, 지연노드(D1)의 지연신호(DLY), 및 상기 a1 노드의 신호를 입력받아 a2 노드에 신호를 출력하여 상기 제 1 낸드게이트(ND1)에 입력하는 상기 제 2 낸드게이트(ND2)를 구비한다. 여기서, 상기 al 노드의 신호는 상기 파이프 래치 제어신호(pcd)가 '로우'레벨로 인에이블 될 때, '하이'레벨로 천이되는 신호이다. 또한, 상기 a2 노드의 신호는 상기 a1 노드가 '하이'레벨로 천이할 때, '로우'레벨로 천이하는 신호이다.The signal input unit 110 of the pipe latch pulse generation unit 100 receives a pipe latch control signal pcd and outputs a signal to node a1. The signal input unit 110 has a flip-flop shape, receives the pipe latch control signal pcd, outputs a signal to the node a1, a first NAND gate ND1, a power-up signal, And a second NAND gate ND2 for receiving a delay signal DLY of the delay node D1 and a signal of the a1 node, outputting a signal to the a2 node, and inputting the signal to the first NAND gate ND1. . Here, the signal of the al node is a signal that is transitioned to the 'high' level when the pipe latch control signal pcd is enabled to the 'low' level. In addition, the signal of the node a2 is a signal that transitions to the 'low' level when the node a1 transitions to the 'high' level.

상기 신호입력부(110)는 '로우'레벨인 상기 파이프 래치 제어신호(pcd)를 상기 제 1 낸드게이트(ND1)가 입력받아 '하이'레벨인 신호를 a1 노드에 출력한다. 상기 제 2 낸드게이트(ND2)는 상기 a1 노드의 신호가 '하이'레벨이 됨에 따라 파워업(Pwrup)신호와 '하이'레벨의 지연신호(DLY)를 입력받아 a2 노드에 '로우'레벨인 신호를 출력한다. 이후, 상기 지연노드(D1)의 지연신호(DLY)가 '하이'레벨에서 '로우'레벨로 천이되면, 상기 낸드게이트(ND2)는 a2 노드에 '하이'레벨인 신호를 출력한다. The signal input unit 110 receives the pipe latch control signal pcd having a 'low' level from the first NAND gate ND1 and outputs a signal having a 'high' level to the node a1. The second NAND gate ND2 receives a power-up signal and a delay signal DLY having a 'high' level as the signal of the a1 node becomes a 'high' level, and thus has a 'low' level at the a2 node. Output the signal. Thereafter, when the delay signal DLY of the delay node D1 transitions from the 'high' level to the 'low' level, the NAND gate ND2 outputs a signal having a 'high' level to the node a2.

상기 펄스조절부(120)는 상기 a1 노드의 신호를 입력받아 소정값 지연된 펄스를 생성한다. 상기 펄스조절부(120)는 제 1 및 제 2 PMOS 트랜지스터(P1,P2), 제 1 및 제 2 NMOS 트랜지스터(N1,N2), 제 1 및 제 2 저항(R1,R2), 제 1 내지 제 4 모스캐패시터(MOS Capacitor; 이하 C1,C2,C3,C4), 및 제 1 인버터(IV1)를 구비한다. 상기 제 1 PMOS 트랜지스터(P1)는 게이트가 상기 a1 노드의 신호를 입력받고, 소오스가 전원전압(VDD)단과 연결되며, 드레인이 제 1 노드(S0)에 연결된다. 상기 제 1 NMOS 트랜지스터(N1)는 게이트가 상기 a1 노드의 신호를 입력받고, 소오스가 접지전압(VSS)단과 연결되며, 드레인이 제 1 저항(R1)과 연결된다. 상기 제 1 저항(R1)은 상기 제 1 노드(S0)와 상기 제 1 NMOS 트랜지스터(N1) 사이에 연결된다. 상기 제 2 PMOS 트랜지스터(P2)는 게이트가 상기 제 1 노드(S0)와 연결되고, 소오스가 전원전압(VSS)단과 연결되며, 드레인이 제 2 저항(R2)과 연결된다. 상기 제 2 NMOS 트랜지스터(N2)는 게이트가 상기 제 1 노드(S0)와 연결되고, 소오스가 접지전압(VSS)단과 연결되며, 드레인이 제 2 노드(S1)와 연결된다. 상기 제 2 저항(R2)은 상기 제 2 노드(S1)와 상기 제 2 PMOS 트랜지스터(P2)사이에 연결된다. 상기 제 1 내지 제 4 모스캐패시터(C1,C2,C3,C4)는 PMOS 트랜지스터와 NMOS 트랜지스터가 대칭으로 연결된다. 게이트가 전원전압(VDD)단과 연결되고, 드레인과 소오스가 연결된 상기 제 1 모스캐패시터(C1), 게이트가 접지전압(VSS)단과 연결되고, 드레인과 소오스가 연결된 상기 제 2 모스캐패시터(C2), 게이트가 펄스제어유닛(200)의 제어신호(CS1)를 입력받고, 드레인과 소오스가 연결된 제 3 모스캐패시터(C3), 및 게이트가 반전된 제어신호(CS1)를 입력받고, 드레인과 소오스가 연결된 상기 제 4 모스캐패시터(C4)를 구비한다. 상기 제 1 인버터(IV1)는 상기 지연노드(D1)와 대칭인 제 3 및 제 4 모스캐패시터(C3,C4) 사이에 연결된다.The pulse controller 120 receives the signal of the node a1 to generate a pulse delayed by a predetermined value. The pulse controller 120 includes first and second PMOS transistors P1 and P2, first and second NMOS transistors N1 and N2, first and second resistors R1 and R2, and first to second electrodes. Four MOS capacitors (hereinafter, C1, C2, C3, C4) and a first inverter IV1 are provided. A gate of the first PMOS transistor P1 receives a signal of the a1 node, a source thereof is connected to a power supply voltage VDD, and a drain thereof is connected to the first node S0. A gate of the first NMOS transistor N1 receives a signal of the a1 node, a source is connected to a ground voltage VSS, and a drain thereof is connected to a first resistor R1. The first resistor R1 is connected between the first node S0 and the first NMOS transistor N1. The second PMOS transistor P2 has a gate connected to the first node S0, a source connected to a power supply voltage VSS, and a drain connected to a second resistor R2. In the second NMOS transistor N2, a gate is connected to the first node S0, a source is connected to a ground voltage VSS, and a drain is connected to the second node S1. The second resistor R2 is connected between the second node S1 and the second PMOS transistor P2. The first to fourth MOS capacitors C1, C2, C3, and C4 are symmetrically connected to a PMOS transistor and an NMOS transistor. A first MOS capacitor C1 having a gate connected to a power supply voltage VDD terminal, a drain and a source connected thereto, a second MOS capacitor C2 having a gate connected to a ground voltage VSS terminal and a drain connected to the source; The gate receives the control signal CS1 of the pulse control unit 200, the third MOS capacitor C3 connected with the drain and the source, and the control signal CS1 with the gate inverted, and the drain and the source connected thereto. The fourth MOS capacitor C4 is provided. The first inverter IV1 is connected between the third and fourth MOS capacitors C3 and C4 which are symmetrical to the delay node D1.

상기 펄스 조절부(120)는 저속 동작 시 상기 제 1 내지 제 4 모스캐패시터(C1,C2,C3,C4)가 모두 턴온되어 종래와 같은 펄스 폭을 갖는 지연신호(DLY)를 지연노드(D1)에 생성한다. 상기 펄스 조절부(120)는 고속 동작 시 펄스제어유닛(200)의 제어신호(CS1)에 의해 제 3 모스캐패시터(C3)와 제 4 모스캐패시터(C4)가 턴오프되어 감소된 펄스 폭을 갖는 지연신호(DLY)를 생성한다. 본 발명에서는 지연부재로서 저항(R1,R2)과 모스캐패시터(C1,C2,C3,C4)를 예로 들었으나, 상기 지연부재는 지연량을 갖는 부재라면 어떠한 부재도 본 발명에 포함된다.The pulse adjuster 120 is configured to turn on the first to fourth MOS capacitors C1, C2, C3, and C4 during low speed operation, thereby delaying the delayed signal DLY having the same pulse width as the delay node D1. To generate. The pulse controller 120 has a reduced pulse width by turning off the third MOS capacitor C3 and the fourth MOS capacitor C4 by the control signal CS1 of the pulse control unit 200 during a high speed operation. The delay signal DLY is generated. In the present invention, the resistors R1 and R2 and the MOS capacitors C1, C2, C3 and C4 are exemplified in the present invention, but any member may be included in the present invention as long as the delay member is a member having a delay amount.

상기 신호조합부(130)는 상기 a1 노드의 신호와 상기 지연노드(D1)의 지연신호(DLY)를 입력받는 제 3 낸드게이트(ND3), 상기 제 3 낸드게이트(ND3)의 출력을 입력받아 출력하는 제 2 인버터(IV2), 및 상기 제 2 인버터(IV2)의 출력을 입력받아 상기 파이프 래치 펄스신호(pcdpb)를 출력하는 제 3 인버터(IV3)를 구비한다. The signal combination unit 130 receives the output of the third NAND gate ND3 and the third NAND gate ND3 that receive the signal of the node a1 and the delay signal DLY of the delay node D1. And a third inverter IV3 for receiving the output of the second inverter IV2 and the output of the second inverter IV2 and outputting the pipe latch pulse signal pcdpb.

상기 펄스제어유닛(200)은 고속 동작을 카스레이턴시(CL)이 소정값이상일 때라고 판별한다. 본 발명에서 상기 고속 동작이라 함은, 카스레이턴시(CL)가 6 이상인 경우를 예를 들었으나, 동작 환경에 따라 사용자는 상기 고속 동작의 기준이 되는 카스레이턴시(CL)값은 임의적으로 설정할 수 있다. 상기 펄스제어유닛(200)은 고속 동작을 의미하는 CL6 및 CL7를 입력받는다. 상기 펄스제어유닛(200)은 상기 CL6 및 CL7을 입력받아 제어신호(CS1)를 생성하는 노아게이트(NR1), 및 상기 제어신호(CS1)를 반전시켜 출력하는 제 4 인버터(IV4)를 구비한다.The pulse control unit 200 determines that the high speed operation is when the cascade latency CL is equal to or greater than a predetermined value. In the present invention, the high speed operation is an example in which the cascade latency CL is 6 or more. However, the user may arbitrarily set the value of the cascade latency CL, which is a reference for the high speed operation, according to the operating environment. . The pulse control unit 200 receives CL6 and CL7 which mean high speed operation. The pulse control unit 200 includes a NOA gate NR1 for receiving the CL6 and CL7 to generate a control signal CS1, and a fourth inverter IV4 for inverting and outputting the control signal CS1. .

상기 펄스제어유닛(200)의 제어신호(CS1)는 상기 펄스조절부(120)의 지연 성분인 제 3 및 제 4 모스캐패시터(C3,C4)를 제어한다. 상기 CL6 및 CL7는 둘 중 어느 하나라도 '하이'레벨이 된다면 상기 CL6 및 CL7를 입력받는 노아게이트(NR1)는 '로우'레벨의 상기 제어신호(CS1)를 출력한다. 상기 제어신호(CS1)는 상기 제 3 모스캐패시터(C3)를 턴오프시킨다. 상기 반전된 제어신호(CS1)는 '하이'레벨이 되어 상기 제 4 모스캐패시터(C4)를 턴오프시킨다. 이때, 상기 파이프 래치 제어회로는 상기 제 3 및 제 4 모스캐패시터(C3,C4)가 턴오프됨에 따라 저속 동작일 때보다 지연 시간이 감소한다.The control signal CS1 of the pulse control unit 200 controls the third and fourth MOS capacitors C3 and C4 which are delay components of the pulse controller 120. If any of the CL6 and CL7 becomes 'high' level, the NOA gate NR1 receiving the CL6 and CL7 outputs the control signal CS1 having a 'low' level. The control signal CS1 turns off the third MOS capacitor C3. The inverted control signal CS1 becomes 'high' level to turn off the fourth MOS capacitor C4. In this case, the pipe latch control circuit reduces the delay time as compared with the low speed operation as the third and fourth MOS capacitors C3 and C4 are turned off.

상기 펄스제어유닛(200)은 고속 동작 시 상기 펄스조절부(120)의 지연성분인 모스캐패시터(C3,C4)를 제어하는 제어신호(CS1)를 생성하는 논리 조합이나 제어장치이면 본 발명에 포함된다. 또한 펄스제어유닛(200)은 상기 카스레이턴시(CL) 뿐만 아니라 고속 동작을 구분할 수 있는 입력으로 구성된 부재라면 본 발명에 포함된다. 즉, 상기 제어 신호는 반도체 메모리 장치의 동작 속도를 판별할 수 있는 신호(이하, '동작 속도 판별신호'라 함)이면 족하다. 예를 들어, 상기 동작 속도 판별신호, 클럭주파수를 측정하여 소정 주파수 초과 여부를 나타내는 신호일 수 있다.The pulse control unit 200 is included in the present invention as long as it is a logical combination or control device for generating a control signal CS1 for controlling the MOS capacitors C3 and C4 which are delay components of the pulse control unit 120 during high speed operation. do. In addition, the pulse control unit 200 is included in the present invention as long as it is a member configured as an input capable of distinguishing the high speed operation as well as the cascade latency CL. That is, the control signal may be a signal capable of determining the operation speed of the semiconductor memory device (hereinafter referred to as an operation speed determination signal). For example, the operation speed determination signal and a clock frequency may be measured to indicate whether a predetermined frequency is exceeded.

본 발명에 따른 반도체 메모리 장치의 파이프 래치 제어회로를 상세히 설명하면, 상기 파이프 래치 제어회로는 상기 신호입력부(110)에서 상기 파이프 래치 제어신호(pcd)를 입력받아 a1 노드에 신호를 출력한다. 상기 a1 노드의 신호를 입력받는 상기 펄스조절부(100)는 상기 펄스제어유닛(200)의 CL6, CL7인 고속 동작에 서 생성된 a2 노드의 신호를 모스캐패시터(C3,C4)가 입력받아 펄스 폭이 감소된 지연신호(DLY)를 지연노드(D1)에 출력한다. 상기 신호조합부(130)는 상기 지연노드(D1)의 지연신호(DLY)와 상기 a1 노드의 신호를 입력받아 파이프 래치 펄스신호(pcdpb)를 생성한다. When the pipe latch control circuit of the semiconductor memory device according to the present invention is described in detail, the pipe latch control circuit receives the pipe latch control signal pcd from the signal input unit 110 and outputs a signal to node a1. The pulse controller 100 receiving the signal of the node a1 receives the signal of the node a2 generated in the high speed operation of CL6 and CL7 of the pulse control unit 200 and the MOS capacitors C3 and C4 receive the pulse. The delay signal DLY having the reduced width is output to the delay node D1. The signal combination unit 130 receives the delay signal DLY of the delay node D1 and the signal of the node a1 to generate a pipe latch pulse signal pcdpb.

도 5에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치의 래치 제어회로는 상기 파이프 래치 제어신호(pcd)가 '하이'레벨의 초기값을 유지하다가, '로우'레벨로 천이될 때 상기 제 a1 노드는 '하이'레벨로 천이된다. 이때, 상기 a1 노드는 '로우'레벨로 천이되며, 상기 파이프 래치 펄스신호(pcdpb)가 '로우'레벨로 천이된다. 상기 지연노드(D1)는 '로우'레벨로 천이되고, 상기 파이프 래치 펄스신호(pcdpb) 및 상기 a1 노드는 '하이'레벨로 천이되고, 상기 a2 노드는 '로우'레벨로 천이된다. 이때, 파이프 래치 펄스신호(pcdpb)는 첫번째 파이프 래치에 입력된다. 상기 파이프 래치 제어신호(pcd)는 다음 리드 명령이 입력되기 전까지 대기하게 된다. 두번째 리드 명령이 입력되면, 상기 파이프 래치 제어신호(pcd)는 다시 '로우'레벨로 천이되고, 상기와 같은 동작을 반복하여 두번째 파이프 래치에 보낼 파이프 래치 펄스신호(pcdpb)를 생성할 수 있다. As illustrated in FIG. 5, in the latch control circuit of the semiconductor memory device according to the present invention, the pipe latch control signal pcd maintains an initial value of the 'high' level and then transitions to the 'low' level. Nodes transition to the 'high' level. At this time, the node a1 transitions to the low level, and the pipe latch pulse signal pcdpb transitions to the low level. The delay node D1 transitions to a 'low' level, the pipe latch pulse signal pcdpb and the node a1 transition to a 'high' level, and the node a2 transitions to a 'low' level. At this time, the pipe latch pulse signal pcdpb is input to the first pipe latch. The pipe latch control signal pcd waits until the next read command is input. When the second read command is input, the pipe latch control signal pcd is transitioned back to a 'low' level, and the above operation may be repeated to generate a pipe latch pulse signal pcdpb to be sent to the second pipe latch.

이와 같이 동작을 반복하면, 고속 동작 시 상기 파이프 래치 펄스신호(pcdpb)는 시프트 레지스터(Shift Register)를 거쳐 파이프 래치 인에이블 신호를 생성하게 된다. 상기 파이프 래치 인에이블 신호는 상기 시프트 레지스터에 시리즈로 연결된 파이프 래치에 순차적으로 입력된다.When the operation is repeated as described above, the pipe latch pulse signal pcdpb generates a pipe latch enable signal through a shift register during a high speed operation. The pipe latch enable signal is sequentially input to the pipe latches connected in series to the shift register.

본 발명에 따른 반도체 메모리 장치의 파이프 래치 제어회로는 지연노드(D1) 가 천이됨에 따라 상기 파이프 래치 펄스신호(pcdpb)의 펄스 폭을 결정하게 된다. 상기 종래의 파이프 래치 제어회로는 저속 동작 시 파이프 래치 펄스신호(pcdpb)의 펄스 폭이 크면 글로벌라인에 전송되는 데이터를 파이프 래치에 충분한 시간을 두고 입력하는 장점이 있다. 그러나 고속 동작 시, 상기 파이프 래치 제어회로는 연속적인 리드 동작에서 두 번째 리드 명령이 인가되고 일정 시간 지연된 후, 상기 파이프 래치 제어신호(pcd)가 천이될 때, 상기 a1 노드는 천이가 이루어지지 않아 두번째 리드 명령 이후 상기 파이프 래치 펄스 신호(pcdpb)가 발생하지 않는다. 그러나 본 발명에서 파이프 래치 제어회로는 고속 동작을 카스레이턴시(CL)가 6 이상이라 MRS 셋팅하여, 카스레이턴시(CL)에 따라 모스캐패시터(C3,C4)를 제어하여 고속 동작에 상응하는 펄스 폭을 갖는 상기 파이프 래치 펄스신호(pcdpb)를 생성할 수 있다. 따라서, 상기 파이프 래치 제어회로는 상기 지연노드(D1)에 입력되는 지연시간을 줄이고, 두번째 리드 명령에 의한 상기 파이프 래치 제어신호(pcd)가 입력되기 전에 상기 a2 노드와 a1 노드를 천이시킴으로서, 상기 두번째 리드 명령 이후 순차적으로 상기 파이프 래치 펄스 신호(pcdpb)를 생성할 수 있다.The pipe latch control circuit of the semiconductor memory device according to the present invention determines the pulse width of the pipe latch pulse signal pcdpb as the delay node D1 transitions. The conventional pipe latch control circuit has an advantage of inputting the data transmitted to the global line with sufficient time for the pipe latch when the pulse width of the pipe latch pulse signal pcdpb is large in a low speed operation. However, in the high speed operation, the pipe latch control circuit is not transitioned to the node a1 when the pipe latch control signal pcd transitions after a second read command is applied in a continuous read operation and is delayed for a predetermined time. The pipe latch pulse signal pcdpb does not occur after the second read command. However, in the present invention, the pipe latch control circuit sets the high speed operation to the MRS because the cascade latency CL is 6 or more, and controls the MOS capacitors C3 and C4 according to the cascade latency CL to obtain a pulse width corresponding to the high speed operation. The pipe latch pulse signal pcdpb may be generated. Accordingly, the pipe latch control circuit reduces the delay time input to the delay node D1 and transitions the node a2 and node a1 before the pipe latch control signal pcd is input by the second read command. The pipe latch pulse signal pcdpb may be sequentially generated after a second read command.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 파이프 래치 제어회로는 고속 동작시 안정적인 고속 동작을 가능하게 하는 효과가 있다.The pipe latch control circuit of the semiconductor memory device according to the present invention has an effect of enabling stable high speed operation during high speed operation.

Claims (6)

파이프 제어신호를 입력 받고 동작 속도 판별신호에 응답하여 소정시간 지연되는 지연신호를 생성하며, 상기 파이프 제어신호가 인에이블는 타이밍에 인에이블되고, 상기 파이프 제어신호가 인에이블되는 타이밍에 대응하여 상기 지연신호가 천이하는 타이밍에 디스에이블되는 파이프 래치 펄스 신호를 생성하는 파이프 래치 펄스 생성유닛, 및 Generates a delay signal that is delayed by a predetermined time in response to the pipe control signal being received and an operation speed determination signal, wherein the pipe control signal is enabled at a timing, and the delay is corresponding to a timing at which the pipe control signal is enabled. A pipe latch pulse generation unit for generating a pipe latch pulse signal that is disabled at a timing at which the signal transitions, and 상기 소정시간을 가변적으로 조절하기 위한 상기 동작속도 판별 신호를 생성하는 펄스 제어유닛을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And a pulse control unit for generating the operation speed determination signal for variably adjusting the predetermined time. 제 1 항에 있어서,The method of claim 1, 상기 펄스 제어유닛은, The pulse control unit, 카스레이턴시(CL) 신호가 소정값 이상이면 상기 동작 속도 판별신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And the operation speed determination signal is enabled when the cascade latency (CL) signal is greater than or equal to a predetermined value. 제 1 항에 있어서,The method of claim 1, 상기 펄스 제어유닛은,The pulse control unit, 클럭 주파수가 소정주파수 이상이면 상기 동작 속도 판별 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And if the clock frequency is greater than or equal to a predetermined frequency, enabling the operation speed determination signal. 제 1 항에 있어서,The method of claim 1, 상기 파이프 래치 펄스 생성유닛은The pipe latch pulse generation unit 상기 파이프 래치 제어신호를 입력받고, 상기 파이프 래치 제어신호가 인에이블 되는 타이밍에 디스에이블 되는 신호를 출력하는 신호입력부, A signal input unit receiving the pipe latch control signal and outputting a signal disabled at a timing at which the pipe latch control signal is enabled; 상기 신호 입력부의 출력을 상기 소정시간 지연시켜 상기 지연신호를 생성하고 상기 지연신호를 상기 신호 입력부로 출력하는 펄스 조절부, 및A pulse adjusting unit generating the delayed signal by delaying the output of the signal input unit by the predetermined time and outputting the delayed signal to the signal input unit; 상기 신호입력부의 출력과 상기 지연신호를 조합하여 상기 파이프 래치 펄스신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And a signal combination unit configured to output the pipe latch pulse signal by combining the output of the signal input unit and the delay signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 펄스 조절부는,The pulse control unit, 상기 동작 속도 판별신호에 응답하여 상기 소정시간을 가변시키는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And varying the predetermined time in response to the operation speed determination signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 펄스 조절부는, The pulse control unit, 상기 동작 속도 판별신호가 인에이블 될 때의 상기 소정시간보다 상기 동작 속도 판별신호가 디스에이블 될 때의 소정시간을 더 크게 하는 것을 특징으로 하는 반도체 메모리 장치의 파이프 래치 제어회로.And the predetermined time when the operation speed determination signal is disabled is greater than the predetermined time when the operation speed determination signal is enabled.
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