KR20080100044A

KR20080100044A - 액정표시장치

Info

Publication number: KR20080100044A
Application number: KR1020070046113A
Authority: KR
Inventors: 민웅기; 최병진; 장수혁; 송홍성
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-05-11
Filing date: 2007-05-11
Publication date: 2008-11-14
Also published as: KR100870515B1

Abstract

본 발명은 콘트롤 인쇄회로보드(Printed Circuit Board 이하 "PCB"라 함)를 간소화함과 아울러 제조비용을 절감하도록 한 액정표시장치에 관한 것이다.

이 액정표시장치는 LOG 배선 그룹, 상기 LOG 배선 그룹과 분리된 제1 및 제2 데이터라인 그룹이 형성된 액정표시패널; 타이밍 제어신호에 따라 동작하여 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 제1 데이터라인 그룹에 공급하는 제1 IC 그룹; 상기 제1 IC 그룹의 IC 들이 접속된 제1 소스 PCB; 상기 제1 소스 PCB와 상기 LOG 배선을 경유하여 타이밍 제어신호와 디지털 비디오 데이터를 공급받고 상기 타이밍 제어신호에 따라 동작하여 상기 디지털 비디오 데이터를 상기 데이터전압으로 변환하여 상기 제2 데이타라인 그룹에 공급하는 제2 IC 그룹; 상기 제2 IC 그룹의 IC들이 접속된 제2 소스 PCB; 상기 디지털 비디오 데이터의 해상도를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 그래픽 처리회로가 실장된 시스템 보드; 상기 타이밍 제어신호를 생성하고, 상기 타이밍 제어신호와 상기 시스템 보드로부터의 디지털 비디오 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러가 실장된 콘트롤 PCB; 상기 콘트롤 PCB와 상기 제1 소스 PCB에 접속되어 상기 타이밍 콘트롤러의 싱글포트를 통해 출력되는 상기 타이밍 제어신호와 상기 디지털 비디오 데이터를 상기 제1 소스 PCB에 전송하는 제1 연결부; 및 상기 시스템 보드를 상기 콘트롤 PCB에 전기적으로 연결하는 제2 연결부를 구비한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

도 1은 액정표시장치의 액정셀을 보여 주는 등가 회로도.

도 2는 싱글 소스 PCB를 가지는 액정표시장치를 나타내는 도면.

도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도.

도 4는 본 발명의 제1 실시예에 따른 타이밍 콘트롤러와 데이터 IC들 및 그래픽 처리회로의 접속 구조를 상세히 나타내는 도면.

도 5는 도 4에 도시된 소스 COF에 형성된 더미 배선들과 액정표시패널의 기판 상에 형성된 LOG 배선들을 나타내는 평면도.

도 6은 제1 변조부에 의해 응답특성 개선 효과를 보여주는 그래프.

도 7은 제1 변조부를 상세히 나타내는 블럭도.

도 8은 제2 변조부를 상세히 나타내는 블럭도.

도 9는 히스토그램의 일 예를 보여주는 그래프.

도 10은 도 4 및 도 5에 도시된 타이밍 콘트롤러의 데이터 처리부를 상세히 나타내는 블록도.

도 11 및 도 12는 도 10에 도시된 데이터 변조부의 출력 예를 나타내는 파형도.

도 13은 도 4에 도시된 타이밍 콘트롤러와 데이터 IC들 사이의 신호 전송경로를 나타내는 도면.

도 14는 도 4에 도시된 데이터 IC를 상세히 나타내는 블록도.

도 15는 도 14에 도시된 감마보상전압 발생부를 상세히 나타내는 회로도.

도 16은 도 14에 도시된 DAC를 상세히 나타내는 회로도.

도 17은 본 발명의 제2 실시예에 따른 타이밍 콘트롤러와 데이터 IC들 및 그래픽 처리회로의 접속 구조를 상세히 나타내는 도면.

도 18은 도 17에 도시된 타이밍 콘트롤러와 데이터 IC들 사이의 신호 전송경로를 나타내는 도면.

< 도면의 주요 부분에 대한 부호의 설명 >

30 : 액정표시패널 31 : 타이밍 콘트롤러

32 : 데이터 구동회로 33 : 게이트 구동회로

40 : 콘트롤 PCB 41A, 41B : 소스 PCB

42 : 소스 COF 43, 143A, 143B : FFC

44, 144 : 연결 배선 45 : LOG 배선

46, 146 : 신호 배선 46 : 더미배선

51 : 2 포트 확장부 52 : 데이터 변조부

53 : 싱글 출력포트 60 : 시스템 보드

62 : 인터페이스 회로 64 : 그래픽 처리회로

64a : 아날로그-디지털 변환부 64b : 스케일러부

64c : 이미지 처리부 66 : 직류-직류 변환기

68 : 와이어 케이블 91 : 쉬프트 레지스터

92 : 데이터 복원부 93, 94 : 래치

95 : 감마전압 발생부 96 : DAC

97: 차지쉐어회로 98 : 출력회로

101 : P-디코더 102 : N-디코더

103 : 멀티플렉서

본 발명은 액정표시장치에 관한 것으로, 특히 콘트롤 인쇄회로보드(Printed Circuit Board 이하 "PCB"라 함)를 간소화함과 아울러 제조비용을 절감하도록 한 액정표시장치에 관한 것이다.

액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 도 1과 같이 액정셀(Clc)마다 형성된 박막트랜지스터(Thin Film Transistor 이하 "TFT"라 함)를 이용하여 액정셀들에 공급되는 데이터전압을 스위칭하여 데이터를 능동적으로 제어하므로 동화상의 표시품질을 높일 수 있다. 도 1에 있어서, 도면부호 "Cst"는 액 정셀(Clc)에 충전된 데이터전압을 유지하기 위한 스토리지 커패시터(Storage Capacitor, Cst), 'DL'은 데이터전압이 공급되는 데이터라인, 그리고 'GL'은 스캔전압이 공급되는 게이트라인을 각각 의미한다.

액정표시장치는 최근의 텔레비젼이나 모니터가 대화면화되면서 소형뿐만 아니라 중대형 모델의 개발이 진행되고 있다. 이러한 액정표시장치는 도 2와 같이 콘트롤 PCB(20), 소스 PCB(22), 소스 PCB(22)와 콘트롤 PCB(20)에 연결된 케이블(21), 소스 PCB(22)와 액정표시패널(25)에 연결된 다수의 소스 COF(Chip on film : 24)를 구비한다.

소스 COF(24)는 소스 PCB(22)와 액정표시패널(25)의 데이터패드들에 전기적으로 접속된다. 이 소스 COF(24)에는 데이터 집적회로(Integrated Circuit 이하 "IC"라 함)(23)가 실장된다.

소스 PCB(22)에는 콘트롤 PCB(20)로부터의 디지털 비디오 데이터들과 타이밍 제어신호들을 전송하기 위한 신호배선들이 형성된다.

콘트롤 PCB(20)에는 제어회로와 데이터 전송회로 등이 실장된다. 이 콘트롤 PCB(20)는 소스 PCB(22)의 데이터 IC에 데이터를 공급하고 데이터 IC의 동작을 제어하기 위한 타이밍 제어신호들을 케이블(21)을 통해 소스 PCB(22)에 공급한다.

도 2와 같은 액정표시장치에서 액정표시패널(25)이 커지게 되면 그 만큼 데이터라인들과 소스 COF들(24)이 많아지고 그 결과, 소스 PCB(22)도 커지게 된다. 이 경우에, 소스 PCB(22)와 소스 COF(24)의 정렬(align)이 어렵게 된다. 소스 PCB(22)가 커지면 기존 SMT(Surface Mount Technology) 장비와 같은 자동화 실장장 치는 상대적으로 작은 크기의 소스 PCB(22)를 기준으로 설계되었기 때문에 큰 소스 PCB(22)를 다룰 수 없다. 또한, 액정표시장치가 대형화될 수록 메모리와 같은 회로소자들이 많아지고 출력핀수가 증가함으로써 콘트롤 PCB(20) 제작시 단가가 상승하는 문제점이 있다.

따라서, 본 발명의 목적은 소스 PCB를 분할하고 콘트롤 PCB의 기능 일부를 시스템 보드에 통합시킴으로써 콘트롤 PCB의 크기와 출력핀 수를 줄여 제조비용을 저감하도록 한 액정표시장치를 제공함에 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 액정표시장치는 LOG 배선 그룹, 상기 LOG 배선 그룹과 분리된 제1 및 제2 데이터라인 그룹이 형성된 액정표시패널; 타이밍 제어신호에 따라 동작하여 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 제1 데이터라인 그룹에 공급하는 제1 IC 그룹; 상기 제1 IC 그룹의 IC 들이 접속된 제1 소스 PCB; 상기 제1 소스 PCB와 상기 LOG 배선을 경유하여 타이밍 제어신호와 디지털 비디오 데이터를 공급받고 상기 타이밍 제어신호에 따라 동작하여 상기 디지털 비디오 데이터를 상기 데이터전압으로 변환하여 상기 제2 데이타라인 그룹에 공급하는 제2 IC 그룹; 상기 제2 IC 그룹의 IC들이 접속된 제2 소스 PCB; 상기 디지털 비디오 데이터의 해상도를 상기 액정표시패널의 해 상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 그래픽 처리회로가 실장된 시스템 보드; 상기 타이밍 제어신호를 생성하고, 상기 타이밍 제어신호와 상기 시스템 보드로부터의 디지털 비디오 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러가 실장된 콘트롤 PCB; 상기 콘트롤 PCB와 상기 제1 소스 PCB에 접속되어 상기 타이밍 콘트롤러의 싱글포트를 통해 출력되는 상기 타이밍 제어신호와 상기 디지털 비디오 데이터를 상기 제1 소스 PCB에 전송하는 제1 연결부; 및 상기 시스템 보드를 상기 콘트롤 PCB에 전기적으로 연결하는 제2 연결부를 구비한다.

상기 시스템 보드는, 상기 액정표시패널의 구동에 필요한 구동전압을 발생하기 위한 전원발생회로를 더 구비한다.

상기 제1 및 제2 IC 그룹의 IC들 각각은, 상기 타이밍 제어신호, 상기 디지털 비디오 데이터, 및 상기 구동전압을 전송하기 위한 더미 배선이 형성된 COF(Chip on film) 및 TCP(Tape Carrier Package) 중 어느 하나에 실장된다.

상기 그래픽 처리회로는, 외부로부터의 영상 데이터를 디지털 비디오 데이터로 변환하는 아날로그-디지털 변환부; 상기 아날로그-디지털 변환부로부터의 디지털 비디오 데이터를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 스케일러부; 및 상기 해상도 변환에 따른 화질저하를 보상하는 이미지 처리부를 구비한다.

상기 타이밍 콘트롤러는, 입력 주파수로 입력되는 상기 디지털 비디오 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및 상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 출력되는 데이터의 스윙폭을 줄이고 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비한다.

상기 데이터 변조부는, mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조한다.

상기 제1 및 제2 IC 그룹의 IC들 각각은, 상기 변조된 데이터를 복원하는 데이터 복원부를 구비한다.

상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 따른 액정표시장치는제1 및 제2 데이터라인 그룹이 형성된 액정표시패널; 타이밍 제어신호에 따라 동작하여 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 제1 데이터라인 그룹에 공급하는 제1 IC 그룹; 상기 제1 IC 그룹의 IC 들이 접속된 제1 소스 PCB; 상기 타이밍 제어신호에 따라 동작하여 상기 디지털 비디오 데이터를 상기 데이터전압으로 변환하여 상기 제2 데이타라인 그룹에 공급하는 제2 IC 그룹; 상기 제2 IC 그룹의 IC들이 접속된 제2 소스 PCB; 상기 디지털 비디오 데이터의 해상도를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 그래픽 처리회로가 실장된 시스템 보드; 상기 타이밍 제어신호를 생성하고, 상기 타이밍 제어신호와 상기 시스템 보드로부터의 디지털 비디오 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러; 상기 타이밍 콘트롤러가 실장된 콘트롤 PCB; 상기 콘트롤 PCB와 상기 제1 소스 PCB에 접속되어 상기 타이밍 콘트롤러의 싱글포트를 통해 출력되는 상기 타이밍 제어신호와 상기 디지털 비디오 데이터를 상기 제1 및 제2 소스 PCB에 전송하는 제1 연결부; 및 상기 시스템 보드를 상기 콘트롤 PCB에 전기적으로 연결하는 제2 연결부를 구비한다.

이하, 도 3 내지 도 18을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(30), 타이밍 콘트롤러(31), 데이터 구동회로(32), 및 게이트 구동회로(33)를 구비한다.

액정표시패널(30)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(30)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)이 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.

액정표시패널(30)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, TFT에 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터(Cst) 등이 형성된다. 이 액정표시패널(30)의 하부 유기기판에는 후술하는 소스 COF들 사이에서 디지털 비디오 데이터, 타이밍 제어신호, 구동전압 등을 전송하는 라인 온 글라스(Lines On Glass 이하, "LOG"라 함) 배선들이 형성될 수도 있다.

액정표시패널(30)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 액정표시패널(30)의 상부 유리기판과 하부 유리기판 상에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.

그래픽 처리회로(64)는 외부로부터의 영상 데이터를 액정표시패널(30)에 맞게 변환함과 아울러 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 영상 데이터를 변조한다. 그리고, 그래픽 처리회로(64)는 외부로부터의 영상 데이터를 이용하여 액정표시패널(30)의 해상도에 맞는 타이밍신호들(H.V sync, DE, DCLK)을 생성한다.

타이밍 콘트롤러(31)는 그래픽 처리회로(64)로부터 수직/수평 동기신호(H.V sync), 데이터인에이블(DE), 클럭신호(DCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(32)와 게이트 구동회로(33)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등의 게이트 타이밍 제어신호들을 포함한다. 게이 트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시한다. 게이트 쉬프트 클럭신호(GSC)는 게이트 구동회로 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생된다. 게이트 출력 신호(GOE)는 게이트 구동회로(33)의 출력을 지시한다. 또한, 타이밍 제어신호들은 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(SOE), 극성제어신호(POL) 등을 포함한 데이터 타이밍 제어신호들을 포함한다. 소스 샘플링 클럭(SSC)은 라이징(Rising) 또는 폴링(Falling) 에지에 동기되어 데이터 구동회로(32) 내에서 데이터의 래치동작을 지시한다. 소스 출력 인에이블신호(Source Output Enable : SOE)는 데이터 구동회로(32)의 출력을 지시한다. 극성제어신호(Polarity : POL)는 액정표시패널(30)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시한다. 또한, 타이밍 콘트롤러(31)는 그래픽 처리회로(64)로부터의 응답특성 개선 및/또는 명암비 개선을 위해 조정된 디지털 비디오 데이터(RGB)를 기수 화소 데이터들(RGBodd)과 우수 화소 데이터들(RGBeven)로 분리하고 그 데이터들을 데이터 구동회로(32)에 공급한다. 데이터의 전송경로 상에서 EMI와 데이터전압의 스윙폭을 줄이기 위하여, 타이밍 콘트롤러(31)는 데이터를 mini LVDS(low-voltage differential signaling) 방식 또는 RSDS(Reduced Swing Differential Signaling) 방식으로 변조하여 데이터 구동회로(32)에 공급한다.

데이터 구동회로(32)는 타이밍 콘트롤러(31)의 제어 하에 디지털 비디오 데이터(RGBodd, RGBeven)를 래치한다. 그리고 데이터 구동회로(32)는 디지털 비디오 데이터를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다.

게이트 구동회로(33)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트라인(G1 내지 Gn) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 IC들로 구성된다. 이 게이트 구동회로(33)는 스캔펄스들을 순차적으로 출력한다. 이러한 게이트 구동회로(33)의 IC들은 COF 또는 TCP(Tape Carrier Package)에 실장되어 ACF(anisotropic conductive film)로 액정표시패널(30)의 하부 유리기판에 형성된 게이트 패드들에 접속된다. 또한 게이트 구동회로(33)는 게이트 인 패널(Gate In Panel) 공정을 이용하여 화소 어레이에 형성된 데이터라인(D1 내지 Dm), 게이트라인(G1 내지 Gn) 및 TFT들과 동시에 액정표시패널(30)의 하부 유리기판 상에 직접 형성될 수 있다. 또한, 게이트 구동회로(33)의 IC는 칩온글래스(Ghip On Galss) 방식으로 액정표시패널(30)의 하부 유리기판 상에 직접 접착될 수도 있다.

도 4는 본 발명의 제1 실시예에 따른 액정표시패널(30), 데이터 구동회로(32), 타이밍 콘트롤러(31) 및 그래픽 처리회로(64)의 조립상태를 나타낸다. 도 5는 도 4의 소스 COF에 형성된 더미 배선들과 액정표시패널(30)의 기판 상에 형성된 LOG 배선들을 나타낸다.

도 4 및 도 5를 참조하면, 데이터 구동회로(32)는 다수의 제1 및 제2 데이터 IC들(32a,32b)을 포함한다.

다수의 데이터 IC들(32a,32b)은 소스 COF(42)에 각각 실장된다. 소스 COF(42)는 소스 TCP(Tape Carrier Package)로 대신될 수 있다. 소스 COF(42)들은 두 개로 분할된 제1 및 제2 소스 PCB들(41A, 41B)에 나누어 연결된다. 소스 COF들(42)의 입력단자들은 제1 및 제2 소스 PCB들(41A, 41B)의 출력단자들에 전기적으로 접속되고, 소스 COF들(42)의 출력단자들은 ACF를 통해 액정표시패널(30)의 하부 유리기판에 형성된 데이터 패드들에 전기적으로 접속된다. 소스 COF들(42)에는 도 5와 같이 디지털 비디오 데이터(RGBodd, RGBeven)와 캐리신호를 포함한 데이터 타이밍 제어신호를 전송함과 아울러 고전위 전원전압(Vdd), 저전위 전압전원(Vss), 및 감마기준전압(Gamma reference voltages) 등의 구동전압을 전송하는 더미배선들(48)이 형성된다. 제1 소스 PCB(41A)에 연결된 소스 COF들(42) 중에서 제2 소스 PCB(41B)와 이웃하는 소스 COF(42)와, 제2 소스 PCB(41B)에 연결된 소스 COF들(42) 중에서 제1 소스 PCB(41A)와 이웃하는 소스 COF들(42) 사이에서, 액정표시패널(30)의 하부 유리기판에는 그 소스 COF들(42) 사이에서 데이터, 캐리신호를 포함한 데이터 타이밍 제어신호 및 구동전압을 전송하는 LOG 배선들(45)이 형성된다. 본 발명의 제1 실시예에 따른 액정표시장치는 이 LOG 배선들(45)을 이용하여 하나의 FFC(Flexible Flat Cable :43)를 제거함으로써 소스 PCB(41A,41B)와 콘트롤 PCB(40)의 접속 구조를 단순화할 수 있고 부품 수를 줄일 수 있다.

제1 및 제2 소스 PCB들(41A, 41B)에는 디지털 비디오 데이터들(RGBodd, RGBeven)이 전송되는 버스배선들, 데이터 타이밍 제어신호들이 전송되는 버스배선 들, 구동전압들이 전송되는 버스배선들이 형성된다.

제1 소스 PCB(41A)의 입력단자들은 FFC(43)를 경유하여 콘트롤 PCB(40)와 전기적으로 접속된다. 제2 소스 PCB(41B)는 콘트롤 PCB(40)에 연결되지 않는다. 분할된 소스 PCB들(41A, 41B)은 LOG 배선들(45)과 소스 COF들(42)을 경유하여 전기적으로 접속된다. 따라서, 제1 소스 PCB(41A)는 FFC(43)를 경유하여 콘트롤 PCB(40)로부터 디지털 비디오 데이터(RGBodd, RGBeven), 데이터 타이밍 신호 및 구동전압들을 공급받고, 제2 소스 PCB(41B)는 LOG 배선들(45)과 소스 COF들(42)을 경유하여 제1 소스 PCB(41A)로부터 디지털 비디오 데이터(RGBodd, RGBeven), 데이터 타이밍 신호 및 구동전압들을 공급받는다.

콘트롤 PCB(40)에는 타이밍 콘트롤러(31), EEPROM(31a)등과 함께, 1 포트(Port) 연결 배선들(44)이 형성된다. EEPROM(31a)은 타이밍 콘트롤러(31)로부터 생성되는 타이밍 제어신호들에 대한 파형 옵션정보가 다수의 모드별로 저장되어 사용자로부터의 명령에 따라 해당 모드에서 파형 정보를 타이밍 콘트롤러(31)에 공급한다. 타이밍 콘트롤러(31)는 EEPROM(31a)으로부터의 파형 옵션정보에 따라 각각의 모드에서 서로 다른 형태로 타이밍 제어신호들을 생성한다.

콘트롤 PCB(40)에 형성된 1 포트 연결 배선들(44)은 도 6에 도시된 타이밍 콘트롤러(31)의 싱글 출력포트(53)를 FFC(43)에 연결한다. 이 1 포트 연결 배선들(44)을 통해 타이밍 콘트롤러(31)로부터 생성된 디지털 비디오 데이터들(RGBodd, RGBeven) 및 타이밍 제어신호들이 FFC(43)에 전달된다.

한편, 콘트롤 PCB(40)에는 시스템 보드(60) 상의 직류-직류 변환기(66)로부 터 생성된 구동전압들을 FFC(43)에 전달하기 위한 신호배선들(46)이 형성된다.

시스템 보드(60) 상에는 외부기기로부터 입력되는 다양한 속성의 영상 데이터를 공급받기 위한 인터페이스 회로(62), 인터페이스 회로(62)로부터의 영상 데이터를 액정표시패널(30)에 맞게 변환하는 그래픽 처리회로(64), 및 액정표시패널(30)의 구동에 필요한 구동전압들을 발생하는 직류-직류 변환기(DC-DC Converter;66) 등이 실장된다.

인터페이스 회로(62)는 DVD, CD 및 HDD 등의 저장매체, TV 수신회로 등으로부터의 다양한 속성의 영상 데이터를 그래픽 처리회로(64)로 연계한다.

그래픽 처리회로(64)는 아날로그-디지털 변환부(Analog to Digital Convertor : 64a), 스케일러부(Scaler : 64b), 이미지 처리부(64c) 등을 포함하여 인터페이스 회로(62)로부터의 영상 데이터를 액정표시패널(30)에 맞게 변환함과 아울러 인터페이스 회로(62)로부터의 영상 데이터를 이용하여 액정표시패널(30)의 해상도에 맞는 타이밍신호들을 생성한다. 그래픽 처리회로(64)는 변환된 디지털 영상 데이터 및 생성된 타이밍신호들을 와이어 케이블(Wire Cable : 68)을 통해 타이밍 콘트롤러(31)에 공급한다.

아날로그-디지털 변환부(64a)는 인터페이스회로(62)를 통해 공급되는 아날로그 영상 데이터를 디지털 비디오 데이터로 변환한다.

스케일러부(64b)는 인터페이스회로(62)로부터의 디지털 비디오 데이터의 해상도를 액정표시패널(30)의 해상도에 맞게 변환한다. 또한, 스케일러부(64b)는 액정표시패널(30)의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 미 리 설정된 소정의 보상값으로 인터페이스회로(62)로부터의 디지털 비디오 데이터를 변조할 수도 있다. 이를 위해, 스케일러부(64b)는 액정표시패널(30)의 응답특성을 향상시키기 위한 제1 변조부와, 액정표시패널(30)의 명암비를 강조하기 위한 제2 변조부 중 적어도 어느 하나를 구비할 수 있다.

제1 변조부는 이전 프레임 데이터와 현재 프레임 데이터를 비교하고, 그 비교결과에 따른 데이터의 변화를 판단하여 그 판단결과에 대응하는 제1 보상값을 메모리로부터 읽어 그 제1 보상값으로 디지털 비디오 데이터를 변조함으로써 평판표시패널의 응답특성을 향상시킨다. 액정표시장치에서 주로 이용되고 있는 TN 모드(Twisted Nematic mode)의 액정 응답속도는 액정 재료의 물성과 셀갭 등에 의해 달라질 수 있지만 통상, 라이징 타임이 20-80ms이고 폴링 타임이 20-30ms이다. 이러한 액정의 응답속도는 한 프레임기간(NTSC : 16.67ms)보다 길다. 이 때문에 액정셀에 충전되는 전압이 원하는 전압에 도달하기 전에 다음 프레임으로 진행되므로 동영상에서 화면이 흐릿하게 되는 모션 블러링(Motion Burring) 현상이 나타날 수 있다. 즉, 액정의 느린 응답속도로 인하여 한 레벨에서 다른 레벨로 데이터가 변할 때 그에 대응하는 표시 휘도가 원하는 목표 휘도에 도달하지 못한다. 제1 변조부는 디지털 비디오 데이터를 이전 프레임과 현재 프레임 사이에서 비교하고, 그 비교 결과에 따라 미리 설정된 제1 보상값을 선택하며, 선택된 보상값으로 디지털 비디오 데이터를 변조하여 도 6과 같이 액정표시패널에 공급되는 전압의 절대치를 VD에서 MVD로 크게 한다. 이를 위하여, 제1 변조부는 도 7과 같이 두 개의 프레임 메모리(101,102)와 룩업 테이블(103)을 포함한다.

제1 및 제2 프레임 메모리(101,102)는 디지털 비디오 데이터(RiGiBi)를 프레임 단위로 교대로 저장하고 저장된 데이터를 교대로 출력하여 룩업 테이블(103)에 이전 프레임 데이터 즉, n-1 번째 프레임 데이터(Fn-1)를 공급한다.

룩업 테이블(103)은 미리 설정된 제2 보상값들을 포함하여 메모리에 저장된다. 이 룩업 테이블(103)은 n 번째 프레임 데이터(Fn)와 제1 및 제2 프레임 메모리(101,102)로부터 입력되는 n-1 번째 프레임 데이터(Fn-1)를 비교하고 그 비교결과에 대응하는 제1 보상값을 변조된 디지털 비디오 데이터(ODC(RGB))로써 출력한다.

다시 말해, 제1 변조부는 미리 결정된 제1 보상값에 따라 동일한 픽셀에서 그 픽셀 데이터 값이 이전 프레임(Fn-1)보다 현재 프레임(Fn)에서 더 커지면 현재 프레임(Fn)보다 더 큰 값으로 디지털 비디오 데이터를 변조하는 반면에, 이전 프레임(Fn-1)보다 현재 프레임(Fn)에서 더 작아지면 현재 프레임(Fn)보다 더 작은 값으로 디지털 비디오 데이터를 변조한다. 그리고 제1 변조부는 동일한 픽셀에서 그 픽셀 데이터 값이 이전 프레임(Fn-1)과 현재 프레임(Fn)에서 동일하면 현재 프레임(Fn)과 동일한 값으로 디지털 비디오 데이터를 변조 즉, 현재 프레임(Fn)의 데이터를 그대로 출력한다.

이러한 제1 변조부는 본원 출원인에 의해 기출원된 대한민국 특허출원 제10-2001-0032364호, 대한민국 특허출원 제10-2001-0057119호, 대한민국 특허출원 제10-2001-0054123호, 대한민국 특허출원 제10-2001-0054124호, 대한민국 특허출원 제10-2001-0054125호, 대한민국 특허출원 제10-2001-0054127호, 대한민국 특허출원 제10-2001-0054128 호, 대한민국 특허출원 제10-2001-0054327호, 대한민국 특허출원 제10-2001-0054889호, 대한민국 특허출원 제10-2001-0056235호, 대한민국 특허출원 제10-2001-0078449호, 대한민국 특허출원 제10-2002-0046858호, 대한민국 특허출원 제10-2002-0074366호 등에 개시된 변조방식을 이용하여 액정의 응답특성을 빠르게 할 수 있다.

제2 변조부는 한 화면분의 디지털 비디오 데이터(RiGiBi)에 대하여 휘도를 분석하고 그 휘도 분석결과에 따라 메모리에 저장된 제2 보상값들로 디지털 비디오 데이터(RiGiBi)를 변조하여 밝은 영상 부분에 표시될 디지털 비디오 데이터(RiGiBi)의 휘도값을 높이는 반면, 상대적으로 어두운 영상 부분에 표시될 디지털 비디오 데이터(RiGiBi)의 휘도값을 낮춘다. 제2 보상값들은 각 계조구간의 휘도 및 콘트라스트를 강화하기 위한 다양한 형태의 데이터 스트레칭 커브들의 출력 계조들에 대응하는 값으로 결정된다. 여기서, 제2 변조부는 한 화면의 계조 분포에서 디지털 비디오 데이터들(RiGiBi)이 집중되는 계조구간에서 기울기가 크고, 상대적으로 디지털 비디오 데이터들(RiGiBi)의 분포가 작은 계조구간에서 기울기가 작은 데이터 스트레칭 커브의 제2 보상값들로 디지털 비디오 데이터들(RiGiBi)을 변조한다. 이와 동시에, 제2 변조부는 휘도 분석 결과에 따라, 밝은 영상 부분에 빛을 조사하는 백라이트 광원의 밝기를 높이는 반면에, 상대적으로 어두운 부분에 빛을 조사하는 백라이트 광원의 밝기를 낮추도록 액정표시장치의 백라이트 유닛 휘도를 제어한다. 결과적으로, 제2 변조부는 영상분석 결과에 따라 디지털 비디오 데이터(RiGiBi)의 휘도를 변조함과 동시에 백라이트 휘도를 제어하여 표시영상의 휘도 및 콘트라스트를 증가시켜 동영상에서 동적 명암대비(Dynamic contrast ratio)를 크게 한다. 이를 위해, 제2 변조부는 도 8과 같이 휘도/색 분리부(201), 지연부(202), 휘도/색믹싱부(203), 히스토그램 분석부(205), 데이터 처리부(204), 및 백라이트 제어부(206)를 구비한다.

휘도/색 분리부(201)는 디지털 비디오 데이터(RiGiBi)를 휘도성분(Y)과 색차성분(U,V)으로 분리한다.

히스토그램 분석부(205)는 휘도/색 분리부(201)에 의해 분리된 휘도성분(Y)을 입력받아 그 휘도성분(Y)을 계조별 누적 분포함수로 분류 즉, 도 9와 같은 히스토그램으로 분류한다. 또한, 히스토그램 분석부(205)는 수평 및 수직 동기신호(H,V)와 클럭신호(CLK)를 이용하여 디지털 비디오 데이터(RiGiBi)의 표시위치를 판단한다.

데이터 처리부(204)는 히스토그램 분석부(205)로부터 입력되는 히스토그램 분석결과와 메모리로부터 입력되는 제2 보상값을 이용하여 입력 영상의 휘도성분(Y)을 선택적으로 변조하여 명암대비가 선택적으로 강조된 휘도성분(YM)을 출력한다.

지연부(102)는 데이터 처리부(204)에서 변조된 휘도성분(YM)이 생성될 때까지 색차성분(U,V)을 지연시켜 휘도/색 믹싱부(203)에 입력되는 변조된 휘도성분(YM)과 색차성부(UD, VD)를 동기시킨다.

휘도/색 믹싱부(203)는 변조된 휘도성분(YM)과 지연된 색차성분(UD,VD)을 이용하여 변조 디지털 비디오 데이터(AI(RGB))를 산출한다.

백라이트 제어부(206)는 히스토그램 분석부(205)로부터 입력되는 히스토그램 분석 결과와 디지털 비디오 데이터(RiGiBi) 각각의 표시 위치 판정 결과에 근거하여 디밍제어신호(Dim)를 다르게 발생하여 데이터 처리부(204)에 의해 명암대비가 강조된 데이터(AI(RGB))의 표시면에 빛을 조사하는 백라이트 광원의 휘도를 조정한다.

인버터(207)는 디밍제어신호(Dim)에 따라 백라이트 광원들 각각에 공급되는 구동 교류전원의 듀티비(duty ratio, 또는 점등 및 소등 비)를 다르게 제어하여 표시영상의 휘도에 따라 백라이트 휘도를 다르게 제어한다.

이러한 제2 변조부는 본원 출원인에 의해 기출원된 대한민국 특허출원 제10-2003-0099334호, 제10-2004-0030334호, 제10-2003-0041127호, 제10-2004-0078112호, 제10-2003-0099330호, 제10-2004-0115740호, 제10-2004-0049637호, 제10-2003-0040127호, 제10-2003-0081171호, 제10-2004-0030335호, 제10-2004-0049305호, 제10-2003-0081174호, 제10-2003-0081175호, 제10-2003-0081172호, 제10-2003-0080177호, 제10-2003-0081173호, 제10-2004-0030336호 등에 개시된 변조방식을 이용하여 액정표시패널(30)의 명암비를 높일 수 있다.

이미지 처리부(64c)는 해상도 변환에 따른 화질저하를 신호보간법을 통해 보상함으로써 입력 영상의 이미지를 처리한다. 또한, 이미지 처리부(64c)는 입력되는 디지털 영상 데이터를 이용하여 복합 영상신호를 추출하고, 추출된 복합 영상신호를 이용하여 액정표시패널(30)의 해상도에 맞는 수직/수평 동기신호(H.V sync), 데이터 인에이블 신호(DE) 및 클럭신호(DCLK)를 생성한다.

직류-직류 변환기(66)는 액정표시패널(30)에서 필요로 하는 구동전압을 발생한다. 직류-직류 변환기(66)에서 발생되는 구동전압은 게이트하이전압(Vgh), 게이트로우전압(Vgl), 공통전압(Vcom), 고전위전원전압(Vdd), 저전위전원전압(Vss), 고전위전원전압(Vdd)과 저전위전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압(Gamma reference voltages) 등을 포함한다. 감마기준전압들은 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수만큼 데이터 IC들(32a,32b) 내에서 각 계조에 해당하는 아날로그 감마보상전압으로 세분화된다. 게이트하이전압(Vgh), 게이트로우전압(Vgl)은 스캔펄스의 스윙전압이다. 이러한 구동전압들은 와이어 케이블(68)을 경유하여 콘트롤 PCB상의 신호배선들(46)로 공급된다.

이와 같이, 본 발명의 제1 실시예에 따른 액정표시장치는 종래 콘트롤 PCB 에 의해 행해졌던 일부 기능들 즉, 액정표시패널(30)의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 소정의 보상값으로 디지털 영상 데이터를 변조하는 기능과 액정표시패널(30)의 구동에 필요한 구동전압들을 발생하는 기능을 시스템 보드(60)를 통해 구현한다. 이를 통해 본 발명의 제1 실시예에 따른 액정표시장치는 콘트롤 PCB(40)의 크기를 대폭적으로 감소시킬 수 있게 된다.

도 10은 타이밍 콘트롤러(31)에서 데이터 처리부분을 나타내는 도면이다.

도 10을 참조하면, 타이밍 콘트롤러(31)는 2 포트 확장부(51)와 데이터 변조부(52)를 구비한다.

2 포트 확장부(51)는 그래픽 처리회로(64)로부터 소정의 입력 주파수(f)로 입력되는 디지털 비디오 데이터(RGB)를 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)로 분리하여 그 데이터들(RGBodd, RGBeven)을 1/2 주파수(1/2 f)로 데이터 변조부(52)에 공급한다. 여기서, 주파수를 1/2로 감소시키는 이유는 EMI(Electromagnetic Interference)를 줄이기 위함이다. 2 포트 확장부(61)로부터 출력되는 데이터들(RGBodd, RGBeven)의 스윙폭은 TTL(transistor-to-transistor) 레벨인 3.3V 정도로 비교적 높다.

데이터 변조부(52)는 mini LVDS 방식으로 데이터를 변조하여 2 포트 확장부(51)로부터의 데이터들(RGBodd, RGBeven)의 스윙폭을 300mV~600mV 정도로 낮추고 4 배속 mini LVDS 클럭에 따라 데이터의 주파수를 입력 주파수(f) 대비 2배(2f)로 높인다. 데이터 변조부(52)로부터 출력되는 데이터의 주파수가 입력 주파수(f) 대비 2배(2f)로 높아지더라도 데이터들(RGBodd, RGBeven)의 스윙폭이 상술한 바와 같이 300mV~600mV 정도로 대폭적으로 낮아지므로 EMI는 거의 발생되지 않는다. 변조된 데이터들은 타이밍 콘트롤러(31)의 싱글 출력포트(53)를 통해 출력된다. 여기서, 타이밍 콘트롤러(31)의 출력포트를 싱글포트로 구성하는 이유는 소스 PCB를 분리하는 경우에 있어서 타이밍 콘트롤러와 그 출력핀 수를 줄이고 콘트롤 PCB의 크기를 줄이기 위함이다.

데이터 변조부(52)로부터 출력되는 신호들은 3쌍(RGB)의 기수 화소 데이터들(RGBodd), 3쌍의 우수 화소 데이터(RGBeven) 및 1쌍의 mini 클럭(mini CLK)을 포함한다. 각 쌍들은 정극성 신호와 부극성 신호를 포함한다. 한편, 데이터 변조부(52)는 RSDS 방식으로 데이터를 변조할 수도 있다.

도 11 및 도 12는 데이터 변조부(52)로부터 출력되는 데이터의 일예를 나타내는 것으로, mini LVDS 방식으로 변조된 데이터의 일예이다.

도 11에서, "Data CLK"은 그래픽 처리회로(64)로부터 공급되는 데이터 클럭이며, "mini LVDS CLK"은 데이터 변조부(52)로부터 생성되어 데이터와 함께 전송되는 클럭이다. 그리고 "mini LVDS RGB"는 리셋파형을 포함하여 데이터 변조부(52)에 의해 변조된 정극성 데이터파형이다. 데이터 변조부(52)는 정극성 데이터파형의 역위상으로 부극성 데이터파형을 생성하고, 각각 도 12와 같이 정극성 데이터파형(P)과 부극성 데이터파형(N)을 포함한 6 쌍의 데이터들과 한 쌍의 mini LVDS 클럭을 데이터 IC들(32a,32b)에 전송한다. 첫 번째 데이터를 샘플링하는 데이터 IC는 리셋파형에 이어서 발생하는 스타트펄스(start)를 데이터 샘플링시작 시점으로 인식하여 스타트펄스(start)에 이어서 공급되는 데이터들을 샘플링하기 시작한다. 따라서, 타이밍 콘트롤러(31)는 별도의 배선을 통해 소스 스타트 펄스(Source Start Pulse, SSP)를 발생하지 않는다.

도 13은 타이밍 콘트롤러(31)와 데이터 IC(32a,32b)들 사이의 신호전송 경로를 나타낸다.

도 13을 참조하면, 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 디지털 비디오 데이터들 중에서 우측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 1 포트 연결 배선(44), 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 우측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 우반부 화면에 표시될 데이터들 이다. 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 좌측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 1 포트 연결 배선(44), FFC(43), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(48), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다. 좌측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 좌반부 화면에 표시될 데이터들이다.

타이밍 콘트롤러(31)에서 발생되는 타이밍 제어신호들은 데이터와 함께 타이밍 콘트롤러(31)의 싱글 출력포트(53), 1 포트 연결 배선(44), 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 타이밍 제어신호들은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 1 포트 연결 배선(44), FFC(43), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(48), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다.

첫 번째 데이터를 샘플링하는 최좌측의 데이터 IC(32b)는 도 11 및 도 12에서 스타트펄스 이후의 데이터를 자신의 출력채널 수만큼 샘플링한 후에 그 다음 데이터의 샘플링 타이밍을 지시하는 캐리신호(carry)를 발생하여 우측으로 바로 이웃하는 데이터 IC(32b)에 공급한다. 마찬가지로, 캐리신호(carry)는 이웃한 데이터 IC들(32b)에 순차적으로 전달된다. 액정표시패널(30)에 형성된 LOG 배선(45)을 통해 전송된다. 한편, 데이터 IC들(32a,32b)의 데이터 샘플링방향은 반대로 조정될 수 있다. 이 경우, 제1 및 제2 소스 PCB들(41B) 사이에서 캐리신호(carry)는 반대 방향으로 전송된다.

시스템 보드(40) 상에 실장된 직류-직류 변환기(66)로부터 발생되는 구동전압들은 직류-직류 변환기의 출력단자, 와이어 케이블, 신호 배선(46), 1 포트 연결 배선(44) 및 FFC(43)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 구동전압들은 직류-직류 변환기의 출력단자, 와이어 케이블, 신호 배선(46), 제1 소스 PCB(41A), 소스 COF(42)의 더미배선(48), 및 액정표시패널(30)의 LOG 배선(45)을 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다.

도 14 내지 도 16은 제1 데이터 IC(32a)를 상세히 나타내는 회로도이다.

도 14 내지 도 16을 참조하면, 제1 데이터 IC(32a) 각각은 쉬프트 레지스터(91), 데이터 복원부(92), 제1 래치 어레이(93), 제2 래치 어레이(94), 감마보상전압 발생부(95), 디지털/아날로그 변환기(이하, "DAC"라 한다)(96), 차지쉐어회로(Charge Share Circuit)(97) 및 출력회로(98)를 포함한다.

데이터 복원부(92)는 타이밍 콘트롤러(31)에 의해 분리된 기수 화소 데이터(RGBodd)와 우수 화소 데이터(RGBeven)를 일시 저장하고 타이밍 콘트롤러(31)에 의해 변조방식에 대응하는 복조방식으로 변조된 데이터를 복원한다. 예컨대, 데이터 복원부(92)는 도 7과 같이 정극성 데이터가 하이 논리일 때 '1'을 발생하고, 정극성 데이터가 로우 논리일 때 '0'을 발생하여 데이터를 복원한다. 그리고 데이터 복원부(92)는 복원된 데이터들(RGBodd,RGBeven)을 제1 래치 어레이(93)에 공급한다.

쉬프트레지터(91)는 소스 샘플링 클럭(SSC)에 따라 샘플링신호를 쉬프트시킨다. 또한, 쉬프트 레지지터(91)는 제1 래치 어레이(93)의 래치수를 초과하는 데이터가 공급될 때 캐리신호(Carry)를 발생한다. 첫 번째 데이터를 샘플링하는 제1 데이터 IC(32a)의 쉬프트레지스터(91)는 데이터버스를 통해 데이터에 앞서 공급되는 리셋신호와 스타트펄스에 이어서 공급되는 데이터를 첫 번째 샘플링할 데이터로 판단한다.

제1 래치 어레이(93)는 쉬프트 레지스터(91)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 복원부(92)로부터의 디지털 비디오 데이터들(RGBeven, RGBodd)을 샘플링하고, 그 데이터들(RGBeven, RGBodd)을 1 수평라인 분씩 래치한 다음, 1 수평라인 분의 데이터를 동시에 출력한다.

제2 래치 어레이(94)는 제1 래치 어레이(93)로부터 입력되는 1 수평라인분의 데이터를 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 데이터 IC들의 제2 래치 어레이(94)와 동시에 래치된 디지털 비디오 데이터들(RGBeven, RGBodd)을 출력한다.

감마보상전압 발생부(95)는 도 15와 같이 공통전압(Vcom)을 사이에 두고 고전위 전원전압(Vdd)과 저전위 전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압들을 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수(i) 만큼 더욱 세분화하여 각 계조에 해당하는 정극성 감마보상전압들(VGH0 내지 VGH(i-1))과 부극성 감마보상전압들(VGL0 내지 VGL(i-1))을 발생한다. 이를 위해 감마보상전압 발생부(95)는 고전위 전원전압(Vdd)과 저전위 전원전압(Vss) 사이에 서 서로 직렬로 접속된 다수의 분압용 저항들(R01 내지 Ri1, R02 내지 Ri2)을 포함하는 저항 스트링(String)을 구비한다.

DAC(96)는 도 16과 같이 정극성 감마보상전압(VGH)이 공급되는 P-디코더(PDEC)(101), 부극성 감마보상전압(VGL)이 공급되는 N-디코더(NDEC)(102), 극성제어신호들(POL)에 응답하여 P-디코더(101)의 출력과 N-디코더(102)의 출력을 선택하는 멀티플렉서(103)를 포함한다. P-디코더(101)는 제2 래치 어레이(94)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 정극성 감마보상전압(VGH)을 출력하고, N-디코더(122)는 제2 래치 어레이(94)로부터 입력되는 디지털 비디오 데이터들(RGBeven, RGBodd)을 디코드하여 그 데이터의 계조값에 해당하는 부극성 감마보상전압(VGL)을 출력한다. 멀티플렉서(103)는 극성제어신호(POL)에 응답하여 정극성의 감마보상전압(VGH)과 부극성의 감마보상전압(VGL)을 선택한다.

차지쉐어회로(97)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 이웃한 데이터 출력채널들을 단락(short)시켜 이웃한 데이터전압들의 평균값을 차지쉐어전압으로 출력하거나, 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 데이터 출력채널들에 공통전압(Vcom)을 공급하여 정극성 데이터전압과 부극성 데이터전압의 급격한 변화를 줄인다.

출력회로(98)는 버퍼를 포함하여 데이터라인(D1 내지 Dk)으로 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다.

한편, 제2 데이터 IC(32b)는 제1 데이터 IC(32a)와 실질적으로 동일한 구성 을 가진다.

도 17은 본 발명의 제2 실시예에 따른 액정표시패널(30), 데이터 구동회로(32), 타이밍 콘트롤러(31) 및 그래픽 처리회로(64)의 조립상태를 나타낸다.

도 17을 참조하면, 데이터 구동회로(32)는 다수의 제1 및 제2 데이터 IC들(32a,32b)을 포함한다.

다수의 데이터 IC들(32a,32b)은 소스 COF(42)에 각각 실장된다. 소스 COF(42)는 소스 TCP(Tape Carrier Package)로 대신될 수 있다. 소스 COF(42)들은 두 개로 분할된 제1 및 제2 소스 PCB들(41A, 41B)에 나누어 연결된다. 소스 COF들(42)의 입력단자들은 제1 및 제2 소스 PCB들(41A, 41B)의 출력단자들에 전기적으로 접속되고, 소스 COF들(42)의 출력단자들은 ACF를 통해 액정표시패널(30)의 하부 유리기판에 형성된 데이터 패드들에 전기적으로 접속된다. 제1 및 제2 소스 PCB들(41A, 41B)에는 디지털 비디오 데이터들(RGBodd, RGBeven)이 전송되는 버스배선들, 캐리신호를 포함한 데이터 타이밍 제어신호들이 전송되는 버스배선들, 구동전압들이 전송되는 버스배선들이 형성된다.

제1 소스 PCB들(41A)의 입력단자들은 제1 FFC(Flexible Flat Cable)(143A)를 경유하여 콘트롤 PCB(40) 상에 형성된 2 포트(port) 연결 배선들(144)에 연결된다. 제2 소스 PCB들(41B)의 입력단자들은 제2 FFC(Flexible Flat Cable)(143B)를 경유하여 콘트롤 PCB(40) 상에 형성된 2 포트 연결 배선들(144)에 연결된다.

콘트롤 PCB(40)에는 타이밍 콘트롤러(31), EEPROM(31a)등과 함께, 2 포트 연결 배선들(144)이 형성된다. EEPROM(31a)은 타이밍 콘트롤러(31)로부터 생성되는 타이밍 제어신호들에 대한 파형 옵션정보가 다수의 모드별로 저장되어 사용자로부터의 명령에 따라 해당 모드에서 파형 정보를 타이밍 콘트롤러(31)에 공급한다. 타이밍 콘트롤러(31)는 EEPROM(31a)으로부터의 파형 옵션정보에 따라 각각의 모드에서 서로 다른 형태로 타이밍 제어신호들을 생성한다.

콘트롤 PCB(40)에 형성된 2 포트 연결 배선들(144)은 도 10에 도시된 타이밍 콘트롤러(31)의 싱글 출력포트(53)를 제1 및 제2 FFC(143A,143B)에 연결한다. 이 2 포트 연결 배선들(144)을 통해 타이밍 콘트롤러(31)로부터 생성된 디지털 비디오 데이터들(RGBodd, RGBeven) 및 타이밍 제어신호들이 제1 및 제2 FFC(143A,143B)에 전달된다.

한편, 콘트롤 PCB(40)에는 시스템 보드(60) 상의 직류-직류 변환기(66)로부터 생성된 구동전압들을 제1 및 제2 FFC(143A,143B)에 전달하기 위한 신호배선들(146)이 형성된다.

시스템 보드(60) 상에는 외부기기로부터 입력되는 다양한 속성의 영상 데이터를 공급받기 위한 인터페이스 회로(62), 인터페이스 회로(62)로부터의 영상 데이터를 액정표시패널(30)에 맞게 변조하는 그래픽 처리회로(64), 및 액정표시패널(30)의 구동에 필요한 구동전압들을 발생하는 직류-직류 변환기(DC-DC Converter;66) 등이 형성된다.

그래픽 처리회로(64)는 아날로그-디지털 변환부(Analog to Digital Convertor : 64a), 스케일러부(Scaler : 64b), 이미지 처리부(64c) 등을 포함하여 인터페이스 회로(62)로부터의 영상 데이터를 액정표시패널(30)에 맞게 변환함과 아울러 인터페이스 회로(62)로부터의 영상 데이터를 이용하여 액정표시패널(30)의 해상도에 맞는 타이밍신호들을 생성한다. 그래픽 처리회로(64)는 변환된 디지털 영상 데이터 및 생성된 타이밍신호들을 와이어 케이블(68)을 통해 타이밍 콘트롤러(31)에 공급한다.

아날로그-디지털 변환부(64a)는 인터페이스회로(62)를 통해 공급되는 아날로그 영상 데이터를 디지털 데이터로 변환한다.

스케일러부(64b)는 아날로그-디지털 변환된 영상 데이터를 액정표시패널(30)의 해상도에 맞게 변환한다. 또한, 스케일러부(64b)는 액정표시패널(30)의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 미리 설정된 소정의 보상값으로 디지털 영상 데이터를 변조할 수도 있다. 이를 위해, 스케일러부(64b)는 액정표시패널(30)의 응답특성을 향상시키기 위한 제1 변조부와, 액정표시패널(30)의 명암비를 강조하기 위한 제2 변조부 중 적어도 어느 하나를 구비할 수 있다.

제1 및 제2 변조부는 본 발명의 제1 실시예에서 개시한 본원 출원인에 의해 기출원된 출원 발명들을 이용하여 구현 가능하다.

직류-직류 변환기(66)는 액정표시패널(30)에서 필요로 하는 구동전압을 발생한다. 직류-직류 변환기(66)에서 발생되는 구동전압은 게이트하이전압(Vgh), 게이트로우전압(Vgl), 공통전압(Vcom), 고전위전원전압(Vdd), 저전위전원전압(Vss), 고전위전원전압(Vdd)과 저전위전원전압(Vss) 사이에서 분압되는 다수의 감마기준전압(Gamma reference voltages) 등을 포함한다. 감마기준전압들은 디지털 비디오 데이터들(RGBodd, RGBeven)의 비트수로 표현 가능한 계조 수만큼 데이터 IC들(32a,32b) 내에서 각 계조에 해당하는 아날로그 감마보상전압으로 세분화된다. 게이트하이전압(Vgh), 게이트로우전압(Vgl)은 스캔펄스의 스윙전압이다. 이러한 구동전압들은 와이어 케이블(68)을 경유하여 콘트롤 PCB상의 신호배선들(146)로 공급된다.

이와 같이, 본 발명의 제2 실시예에 따른 액정표시장치는 종래 콘트롤 PCB에 의해 행해졌던 일부 기능들 즉, 액정표시패널(30)의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 소정의 보상값으로 디지털 영상 데이터를 변조하는 기능과 액정표시패널(30)의 구동에 필요한 구동전압들을 발생하는 기능을 시스템 보드(60)를 통해 구현한다. 이를 통해 본 발명의 제2 실시예에 따른 액정표시장치는 콘트롤 PCB(40)의 크기를 대폭적으로 감소시킬 수 있게 된다.

타이밍 콘트롤러(31)의 세부 구성은 도 6과 같다. 타이밍 콘트롤러(31)는 도 11 및 도 12와 같이 mini LVDS 방식으로 데이터를 변조한다. 이에 대해서는 도 10 내지 도 12를 이용하여 상술했으므로 이하에서는 생략하기로 한다.

도 18은 타이밍 콘트롤러(31)와 데이터 IC(32a,32b)들 사이의 신호전송 경로를 나타낸다.

도 18을 참조하면, 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 디지털 비디오 데이터들 중에서 우측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결배선(144), 제1 FFC(143A)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 우측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 우반부 화면에 표시될 데이터들이다. 타이밍 콘트롤러(31)에 의해 mini LVDS 방식 또는 RSDS 방식으로 변조된 좌측 데이터들(RGBodd, RGBeven)은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결배선(144), 제2 FFC(143B)를 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다. 좌측 데이터들(RGBodd, RGBeven)은 액정표시패널(30)의 좌반부 화면에 표시될 데이터들이다.

타이밍 콘트롤러(31)에서 발생되는 데이터 타이밍 제어신호들은 데이터와 함께 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결배선(144), 제1 FFC(143A)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 데이터 타이밍 제어신호들은 타이밍 콘트롤러(31)의 싱글 출력포트(53), 2 포트 연결배선(144), 제2 FFC(143B)를 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다.

첫 번째 데이터를 샘플링하는 최좌측의 데이터 IC(32b)는 도 11 및 도 12에서 스타트펄스 이후의 데이터를 자신의 출력채널 수만큼 샘플링한 후에 그 다음 데 이터의 샘플링 타이밍을 지시하는 캐리신호(carry)를 발생하여 우측으로 바로 이웃하는 데이터 IC(32b)에 공급한다. 마찬가지로, 캐리신호(carry)는 이웃한 데이터 IC들(32b)에 순차적으로 전달된다. 제1 및 제2 소스 PCB들(41A, 41B) 사이에서 캐리신호(carry)는 제2 FFC(143B), 콘트롤 PCB(40) 상에 형성된 2 포트 연결 배선(144) 및 제1 FFC(143A)를 경유하여 전송된다. 한편, 데이터 IC들(32a)의 데이터 샘플링방향은 반대로 조정될 수 있다. 이 경우, 제1 및 제2 소스 PCB들(141A,141B) 사이에서 캐리신호(carry)는 반대방향으로 전송된다.

시스템 보드(40) 상에 실장된 직류-직류 변환기(66)로부터 발생되는 구동전압들은 직류-직류 변환기의 출력단자, 와이어 케이블, 신호 배선(146), 2 포트 연결 배선(144) 및 제1 FFC(143A)를 경유하여 제1 소스 PCB(41A)에 접속된 제1 데이터 IC들(32a)에 전송된다. 또한, 구동전압들은 직류-직류 변환기의 출력단자, 와이어 케이블, 신호 배선(146), 2 포트 연결 배선(144) 및 제2 FFC(143B)를 경유하여 제2 소스 PCB(41B)에 접속된 제2 데이터 IC들(32b)에 전송된다.

제1 및 제2 데이터 IC들(32a,32b)의 상세 회로도는 도 14 내지 도 16과 실질적으로 동일하다.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 소스 PCB를 분할하고 콘트롤 PCB의 기능 일부를 시스템 보드에 통합시킴과 아울러 타이밍 콘트롤러의 출력포트를 싱글 출력포트로 구성하여 콘트롤 PCB의 크기와 출력핀 수를 줄임으로써 공 정시간의 감축, 제조비용의 저감 및 액정표시장치의 박형화를 가능하게 한다.

나아가, 본 발명에 따른 액정표시장치는 액정표시패널에 형성된 LOG 배선을 이용하여 하나의 FFC를 제거함으로써 소스 PCB와 콘트롤 PCB의 접속 구조를 단순화할 수 있고 부품 수를 줄일 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

LOG 배선 그룹, 상기 LOG 배선 그룹과 분리된 제1 및 제2 데이터라인 그룹이 형성된 액정표시패널;

타이밍 제어신호에 따라 동작하여 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 제1 데이터라인 그룹에 공급하는 제1 IC 그룹;

상기 제1 IC 그룹의 IC 들이 접속된 제1 소스 PCB;

상기 제1 소스 PCB와 상기 LOG 배선을 경유하여 타이밍 제어신호와 디지털 비디오 데이터를 공급받고 상기 타이밍 제어신호에 따라 동작하여 상기 디지털 비디오 데이터를 상기 데이터전압으로 변환하여 상기 제2 데이타라인 그룹에 공급하는 제2 IC 그룹;

상기 제2 IC 그룹의 IC들이 접속된 제2 소스 PCB;

상기 디지털 비디오 데이터의 해상도를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 그래픽 처리회로가 실장된 시스템 보드;

상기 타이밍 제어신호를 생성하고, 상기 타이밍 제어신호와 상기 시스템 보드로부터의 디지털 비디오 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러;

상기 타이밍 콘트롤러가 실장된 콘트롤 PCB;

상기 콘트롤 PCB와 상기 제1 소스 PCB에 접속되어 상기 타이밍 콘트롤러의 싱글포트를 통해 출력되는 상기 타이밍 제어신호와 상기 디지털 비디오 데이터를 상기 제1 소스 PCB에 전송하는 제1 연결부; 및

상기 시스템 보드를 상기 콘트롤 PCB에 전기적으로 연결하는 제2 연결부를 구비하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 시스템 보드는,

상기 액정표시패널의 구동에 필요한 구동전압을 발생하기 위한 전원발생회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,

상기 제1 및 제2 IC 그룹의 IC들 각각은,

상기 타이밍 제어신호, 상기 디지털 비디오 데이터, 및 상기 구동전압을 전송하기 위한 더미 배선이 형성된 COF(Chip on film) 및 TCP(Tape Carrier Package) 중 어느 하나에 실장되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 그래픽 처리회로는,

외부로부터의 영상 데이터를 디지털 비디오 데이터로 변환하는 아날로그-디 지털 변환부;

상기 아날로그-디지털 변환부로부터의 디지털 비디오 데이터를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 스케일러부; 및

상기 해상도 변환에 따른 화질저하를 보상하는 이미지 처리부를 구비하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 타이밍 콘트롤러는,

입력 주파수로 입력되는 상기 디지털 비디오 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및

상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 출력되는 데이터의 스윙폭을 줄이고 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비하는 것을 특징으로 하는 액정표시장치.
제 5 항에 있어서,

상기 데이터 변조부는,

mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조하는 것을 특징으로 하는 액정표시장치.
제 6 항에 있어서,

상기 제1 및 제2 IC 그룹의 IC들 각각은,

상기 변조된 데이터를 복원하는 데이터 복원부를 구비하는 것을 특징으로 하는 액정표시장치.
제1 및 제2 데이터라인 그룹이 형성된 액정표시패널;

타이밍 제어신호에 따라 동작하여 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 제1 데이터라인 그룹에 공급하는 제1 IC 그룹;

상기 제1 IC 그룹의 IC 들이 접속된 제1 소스 PCB;

상기 타이밍 제어신호에 따라 동작하여 상기 디지털 비디오 데이터를 상기 데이터전압으로 변환하여 상기 제2 데이타라인 그룹에 공급하는 제2 IC 그룹;

상기 제2 IC 그룹의 IC들이 접속된 제2 소스 PCB;

상기 디지털 비디오 데이터의 해상도를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 그래픽 처리회로가 실장된 시스템 보드;

상기 타이밍 제어신호를 생성하고, 상기 타이밍 제어신호와 상기 시스템 보드로부터의 디지털 비디오 데이터를 싱글 출력포트를 통해 출력하는 타이밍 콘트롤러;

상기 타이밍 콘트롤러가 실장된 콘트롤 PCB;

상기 콘트롤 PCB와 상기 제1 소스 PCB에 접속되어 상기 타이밍 콘트롤러의 싱글포트를 통해 출력되는 상기 타이밍 제어신호와 상기 디지털 비디오 데이터를 상기 제1 및 제2 소스 PCB에 전송하는 제1 연결부; 및

상기 시스템 보드를 상기 콘트롤 PCB에 전기적으로 연결하는 제2 연결부를 구비하는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 시스템 보드는,

상기 액정표시패널의 구동에 필요한 구동전압을 발생하기 위한 전원발생회로를 더 구비하는 것을 특징으로 하는 액정표시장치.
제 9 항에 있어서,

상기 제1 및 제2 IC 그룹의 IC들 각각은,

상기 타이밍 제어신호, 상기 디지털 비디오 데이터, 및 상기 구동전압을 전송하기 위한 더미 배선이 형성된 COF(Chip on film) 및 TCP(Tape Carrier Package) 중 어느 하나에 실장되는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 그래픽 처리회로는,

외부로부터의 영상 데이터를 디지털 비디오 데이터로 변환하는 아날로그-디지털 변환부;

상기 아날로그-디지털 변환부로부터의 디지털 비디오 데이터를 상기 액정표시패널의 해상도에 맞게 변환함과 아울러 상기 액정표시패널의 응답특성 및 명암비 중 적어도 어느 하나를 조정하기 위하여 상기 디지털 비디오 데이터를 변조하는 스케일러부; 및

상기 해상도 변환에 따른 화질저하를 보상하는 이미지 처리부를 구비하는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 제1 연결부는,

상기 타이밍 콘트롤러의 싱글 출력포트가 접속되는 공통 입력단;

상기 제1 소스 PCB가 접속되는 제1 출력단; 및

상기 제2 소스 PCB가 접속되는 제2 출력단을 구비하는 것을 특징으로 하는 액정표시장치.
제 8 항에 있어서,

상기 타이밍 콘트롤러는,

입력 주파수로 입력되는 상기 디지털 비디오 데이터를 기수 화소 데이터와 우수 화소 데이터로 분리하여 그 데이터들을 상기 입력 주파수의 1/2 주파수로 출력하는 2 포트 확장부; 및

상기 2 포트 확장부로부터의 데이터들을 변조하여 상기 싱글 출력포트를 통해 출력되는 데이터의 스윙폭을 줄이고 상기 입력 주파수 대비 2배 높은 주파수로 상기 데이터를 출력하는 데이터 변조부를 구비하는 것을 특징으로 하는 액정표시장치.
제 13 항에 있어서,

상기 데이터 변조부는,

mini LVDS(low-voltage differential signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식 중 어느 하나로 상기 데이터를 변조하는 것을 특징으로 하는 액정표시장치.
제 14 항에 있어서,

상기 제1 및 제2 IC 그룹의 IC들 각각은,

상기 변조된 데이터를 복원하는 데이터 복원부를 구비하는 것을 특징으로 하는 액정표시장치.