KR20080099658A - Flip chip package - Google Patents

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김은경
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장동영
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Abstract

Even if the density of the metal wiring is increased (that is, the pitch decrease), the area of the bump of the flip- chip is relatively increased by forming bumps which are formed each on the exposed region of the metal wiring. Accordingly, the power transfer is facilitated. Moreover, in the flip chip package, the electromigration phenomenon is not generated. The flip chip package comprises a metal wiring and a bump(12) connected to the metal wiring(10). The substrate having a pad(11) corresponding to a bump of the flip-chip and the bump of the flip-chip formed on a plurality of terminals. Each bump is formed connected to 2 or more exposed regions of the metal wiring. Here, each bump comprises 2 or more exposed regions of the metal wiring.

Description

플립 칩 패키지{Flip chip package}Flip chip package

도 1은 플립 칩에 형성된 범프의 크기(면적)와 전력 밀도(power density)의 관계를 도시한 그래프.1 is a graph showing the relationship between the size (area) and power density of bumps formed in a flip chip;

도 2는 본 발명에 따른 플립 칩에서의 금속 배선의 노출된 영역에 형성된 도전성 패드와 범프의 배열 상태를 도시한 도면.2 is a view showing an arrangement of conductive pads and bumps formed in exposed areas of metal wires in a flip chip according to the present invention;

본 발명은 플립 칩 패키지에 관한 것으로서, 특히 미세 피치를 갖고 배열된 다수의 범프를 포함하는 플립 칩에서의 균일한 전력 전송 및 일렉트로미그레이션을 방지할 수 있는 구조를 갖는 플립 칩 패키지에 관한 것이다. The present invention relates to a flip chip package, and more particularly, to a flip chip package having a structure capable of preventing uniform power transfer and electromigration in a flip chip including a plurality of bumps arranged at a fine pitch.

반도체 패키지와 같은 전자 소자 패키지 산업에서 가장 빠르게 성장하고 있는 분야가 플립 칩(flip chip) 분야이다. 플립 칩 본딩 방식에서는, 기존의 와이어 본딩(wire bonding) 방법과는 반대로 플립 칩과 기판이 서로 마주보는 상태로 정렬되어 전기적으로 연결된다. 플립 칩 본딩 방식을 간단히 설명하면 다음과 같다. The fastest growing field in the electronic device package industry, such as semiconductor packages, is the flip chip field. In the flip chip bonding method, the flip chip and the substrate are aligned and electrically connected to each other in a state opposite to the conventional wire bonding method. Brief description of the flip chip bonding method is as follows.

플립 칩을 구성하는 금속 배선의 일부 영역은 비아 홀(via hole; 또는 pad opening)을 통하여 외부로 노출되며, 금속 배선의 노출 영역 상에는 도전성 패드가 형성된다. 이후, 플립 칩의 도전성 패드 상에 도전성 범프(bump; 극소 ball)가 형성되고, 이 범프는 기판의 터미널 상에 형성된 도전성 패드에 본딩하여 플립 칩과 기판을 전기적으로 연결(접속)된다. Some regions of the metal lines constituting the flip chip are exposed to the outside through via holes (or pad openings), and conductive pads are formed on the exposed regions of the metal lines. Then, a conductive bump (minimum ball) is formed on the conductive pad of the flip chip, which is bonded to the conductive pad formed on the terminal of the substrate to electrically connect (connect) the flip chip to the substrate.

이와 같은 플립 칩 방식은 기존의 와이어 본딩 및 TAB(Tape Automated Bonding) 방식에 비해 접속 밀도가 높고 접속 거리가 짧아 고속(고성능), 고밀도 접속을 가능하게 한다. 플립 칩 본딩 기술에는 플립 칩의 금속 배선 상의 패드 오프닝에 UBM(under bump metallurgy)층을 접합시키고 UBM층(패드)을 다시 도전성 범프와 접합하는 공정이 포함된다. The flip chip method has a higher connection density and a shorter connection distance than the conventional wire bonding and tape automated bonding (TAB) methods, thereby enabling high speed (high performance) and high density connection. The flip chip bonding technique includes bonding an under bump metallurgy (UBM) layer to a pad opening on a metal wire of a flip chip and bonding the UBM layer (pad) back to a conductive bump.

플립 칩의 금속 배선을 범프를 통하여 기판의 터미널(보다 정확하게는, 터미널에 전기적으로 연결된 도전성 패드)와 연결함으로써 플립 칩과 기판 사이의 전기적 신호 전달이 가능하며, 기계적인 접합도 이루어진다. 여기서 UBM은 플립 칩의 범프와 기판의 도전성 패드 사이에 우수한 접합력을 유지하도록 하고, 플립 칩의 범프와 기판 간의 상호 확산을 방지하는 역할을 한다.By connecting the metal wires of the flip chip with the bumps to the terminals of the substrate (more precisely, conductive pads electrically connected to the terminals), electrical signals can be transferred between the flip chip and the substrate, and mechanical bonding is also achieved. The UBM serves to maintain excellent bonding force between the bump of the flip chip and the conductive pad of the substrate, and prevents mutual diffusion between the bump of the flip chip and the substrate.

플립 칩의 규격이 작아지거나 변함이 없는 상태에서, 소자의 고집적화에 따라 플립 칩의 금속 배선의 밀도(density)는 증가하며, 따라서 금속 배선의 노출 영역에 형성된 도전성 패드 간의 피치, 즉 도전성 패드 상에 형성된 범프의 규격 및 범프 간의 피치는 현저하게 줄어들 수 밖에 없다. In the state where the size of the flip chip is small or unchanged, the density of the metal wiring of the flip chip increases with the high integration of the device, and thus the pitch between the conductive pads formed in the exposed area of the metal wiring, i.e., on the conductive pad. The pitch of the bumps and the specification of the formed bumps can only be reduced significantly.

이와 같은 고집적화에 따른 플립 칩의 금속 배선의 증가로 인한 범프의 피치 감소는 플립 칩과 기판 간의 정렬 정확도(alignment accuracy), 범프와 UBM 재료의 선택, 범프의 높이의 균일도 및 전원 공급 등과 같은 공정 및 설계 상의 어려움 뿐 만 아니라 작은 규격의 범프로 인하여 다음과 같은 문제점이 발생하게 된다.The increase in metallization of the flip chip due to this high integration reduces the pitch of the bumps, including processes such as alignment accuracy between the flip chip and the substrate, selection of bump and UBM materials, uniformity of the height of the bumps, and power supply. In addition to the design difficulties, the following problems occur due to the bumps of small specifications.

플리 칩이 동작하는 동안 금속 배선에는 상당한 량의 전류가 흐르게 되며, 이는 상당량의 전자의 움직임이 발생한다는 것을 의미한다. 전자는 주변의 금속 원자와 충돌하면서 이동하며, 이러한 전자의 이동으로 인해 금속 배선의 원자가 이동하여 배선이 끓어지거나 인접한 금속 배선과 붙어 버리는 (쇼트) 문제가 발생한다During the flip-chip operation, there is a significant amount of current flowing through the metal wiring, which means that a significant amount of electron movement occurs. The electrons move while colliding with the surrounding metal atoms, and the movement of these electrons causes the atoms of the metal wires to move, causing the wires to boil or become stuck with the adjacent metal wires (short).

위와 같은 문제점(즉, electromigration failure)은 좁은 단면적을 가지는 배선을 통하여 수많은 전자가 지나가면서 발생하는 것으로서, 전류 밀도가 높을수록 이러한 일렉트로미그레이션이 일어나기 쉽다. The above problem (ie, electromigration failure) is caused by the passage of a large number of electrons through a wiring having a narrow cross-sectional area, and the higher the current density, the more likely this electromigration occurs.

한편, 전자 소자 관련 기술이 발전함에 따라 전자 소자들의 전류 밀도는 점점 높아지는 추세이며, 이에 따라 전력 전달도 어려워지고 있다.On the other hand, as the technology of the electronic device is developed, the current density of the electronic device is increasing, and accordingly, power transmission is also difficult.

도 1은 플립 칩에 형성된 범프의 크기(면적)와 전력 밀도(power density)의 관계를 도시한 그래프로서, 플립 칩의 범프의 면적이 클수록 전력 밀도가 감소됨을 설명하고 있다. 도 1에 도시된 그래프에서 알 수 있는 바와 같이, 플립 칩의 범프의 면적을 증가시킬 경우, 전력 밀도가 감소하게 된다.FIG. 1 is a graph showing the relationship between the size (area) and power density of a bump formed in a flip chip, and illustrates that the power density decreases as the area of the bump of the flip chip increases. As can be seen in the graph shown in FIG. 1, when increasing the area of the bump of the flip chip, the power density decreases.

따라서 일렉트로미그레이션 현상이 일어나는 것을 방지하기 위하여, 그리고 전력 전달을 용이하게 하기 위해서는 플립 칩에 형성된 범프의 면적을 크게 하는 것이 바람직하다. Therefore, in order to prevent the electromigration phenomenon from occurring and to facilitate power transfer, it is desirable to increase the area of the bump formed in the flip chip.

그러나, 플립 칩의 규격이 작아지거나 변함이 없는 상태에서 소자의 고집적화에 따라 금속 배선의 밀도는 증가하게 되며, 이에 따라 플립 칩에 형성된, 금속 배선의 노출 영역 상에 형성된 범프의 면적 및 피치는 줄어들 수 밖에 없다. 따라 서, 금속 배선의 밀도가 증가된 구조에서도 일렉트로미그레이션의 발생을 억제할 수 있도록 플립 칩과 기판을 설계하는 것이 요구된다. However, in the state where the size of the flip chip is small or unchanged, the density of the metal wiring increases with the high integration of the device, thereby reducing the area and the pitch of the bump formed on the exposed area of the metal wiring on the flip chip. There is no choice but to. Therefore, it is required to design the flip chip and the substrate to suppress the occurrence of electromigration even in a structure in which the density of the metal wiring is increased.

본 발명은 고집적화에 따른 플립 칩의 금속 배선의 증가 및 그로 인한 범프의 면적 감소 및 피치 감소에 의하여 발생하는 문제점을 해결하기 위한 것으로서, 플립 칩의 금속 배선의 밀도 증가에 관계 없이 전력 전달을 용이하게 하고 일렉트로미그레이션의 발생을 억제할 수 있는 구조를 갖는 플립 칩과 기판을 포함한 플립 칩 패키지를 제공하는데 그 목적이 있다. The present invention is to solve the problems caused by the increase in the metal wiring of the flip chip due to the high integration, resulting in reduced area and bump of the bump, it is easy to transfer power regardless of the increase in density of the metal wiring of the flip chip Another object is to provide a flip chip package including a flip chip and a substrate having a structure capable of suppressing the occurrence of electromigration.

본 발명에 따른 플립 칩 패키지는 내부에 형성된 금속 배선 및 금속 배선에 전기적으로 연결된 범프를 포함하는 플립 칩; 및 표면에 다수의 터미널이 형성되고, 단자 상에는 플립 칩의 범프와 각각 대응하는 패드가 형성되어 있는 기판을 포함하되, 각 범프는 금속 배선의 적어도 2개 이상의 노출된 영역에 연결된 상태로 형성된다. A flip chip package according to the present invention includes a flip chip including a metal wiring formed therein and a bump electrically connected to the metal wiring; And a substrate having a plurality of terminals formed on a surface thereof, and a pad having a bump corresponding to a bump of a flip chip formed on the terminal, wherein each bump is formed in a state of being connected to at least two exposed areas of the metal wire.

여기서, 각 범프는 금속 배선의 적어도 2개 이상의 노출된 영역을 포함하는 상태로 형성되며, 또는 각 범프는 금속 배선의 적어도 2개의 노출된 영역의 일부에 걸쳐 형성될 수 있다. 이 외에, 각 범프는 금속 배선의 노출된 영역에 각각 형성되되, 이웃하는 범프와 연결될 수 있다. Here, each bump may be formed to include at least two exposed areas of the metal wire, or each bump may be formed over a portion of at least two exposed areas of the metal wire. In addition, each bump may be formed in an exposed area of the metal line, and may be connected to neighboring bumps.

이하, 본 발명의 실시예에 따른 플립 칩 패키지를 첨부한 도면을 참고하여 상세히 설명한다. Hereinafter, a flip chip package according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 플립 칩의 구성 요소인 금속 배선의 노출 영역에 형성된 도전성 패드 및 도전성 패드 상에 형성된 범프의 배열 상태를 도시한 도면으로서, 편의상 플립 칩 및 플립 칩의 일면에 형성된 일부의 도전성 패드만을 도시하였다.FIG. 2 is a view illustrating an arrangement of conductive pads formed on exposed areas of metal wires, which are components of a flip chip, and bumps formed on conductive pads. FIG. Only conductive pads are shown.

본 발명에 따른 플립 칩 패키지는 플립 칩(10) 및 플립 칩(10)이 실장되는 기판(도시되지 않음; 또는 칩 캐리어(chip carrier) 또는 보드(board))을 포함한다.The flip chip package according to the present invention includes a flip chip 10 and a substrate (not shown; or a chip carrier or board) on which the flip chip 10 is mounted.

플립 칩(10)을 구성하는 금속 배선의 일부 영역은 비아 홀(도시되지 않음)을 통하여 외부로 노출되며, 금속 배선의 노출 영역 상에 도전성 패드(11)가 형성된다. 플립 칩(10)에 형성된 도전성 패드(11) 상에는 범프(12)가 형성된다. 이 범프(12)는 구리 범프(copper bump), 금 범프(gold bump) 또는 솔더 범프(solder bump)일 수 있다. Some regions of the metal lines constituting the flip chip 10 are exposed to the outside through via holes (not shown), and the conductive pads 11 are formed on the exposed regions of the metal lines. A bump 12 is formed on the conductive pad 11 formed on the flip chip 10. This bump 12 may be a copper bump, a gold bump or a solder bump.

금은 물리적 특성인 전기 및 열 전도성이 뛰어나고 화학적으로 안정도가 높으며 산성 및 알카리 용액에 침해되지 않고 고온에 가열되어도 산화되지 않는 특성을 갖고 있다. Gold has excellent physical and electrical conductivity, high chemical stability, and does not violate acid and alkali solutions and does not oxidize when heated to high temperatures.

솔더 범프는 진공 증착, 프린팅(printing) 등과 같은 다양한 공정을 통하여 형성될 수 있고, 특히, 전기 도금(electroplating) 공정과 프린팅 공정은 솔더 범프의 대량 생산에 적합한 방식으로 알려져 있다. Solder bumps can be formed through various processes such as vacuum deposition, printing, and the like, and in particular, electroplating processes and printing processes are known to be suitable for mass production of solder bumps.

한편, 구리 범프는 상대적으로 접합 밀도(connection density)를 높이기 쉽고, 전기적 기계적 성질이 우수하며, 열 전달성도 상당히 높은 특성을 갖고 있다.On the other hand, copper bumps are relatively easy to increase the connection density (connection density), excellent electrical and mechanical properties, and has a very high heat transfer properties.

도면에는 도시하지 않았지만, 플립 칩(10)이 실장되는 기판의 표면에는 터미널과 전기적으로 연결된 다수의 패드가 형성되어 있으며, 이 패드는 플립 칩(10)에 형성된 도전성 패드(11)와 각각 일대일 상태로 대응하도록 배치된다. Although not shown in the drawing, a plurality of pads electrically connected to the terminals are formed on a surface of the substrate on which the flip chip 10 is mounted, and the pads are in a one-to-one state with each of the conductive pads 11 formed on the flip chip 10. It is arranged to correspond to.

한편, 도면의 이해를 위하여 도 2에서는 플립 칩(10)에 형성된 도전성 패드(11)를 점선으로 도시하고, 도전성 패드(11) 상에 형성된 범프(12)를 실선으로 도시하였다. Meanwhile, in order to understand the drawings, the conductive pads 11 formed on the flip chip 10 are illustrated in dotted lines, and the bumps 12 formed on the conductive pads 11 are illustrated in solid lines.

본 발명에 따른 플립 칩 패키지의 가장 큰 특징은 금속 배선의 노출 영역에 형성된, 플립 칩(10)의 적어도 2개의 도전성 패드(11)에 걸쳐 단일의 범프(12)를 형성한 것이다. The biggest feature of the flip chip package according to the invention is the formation of a single bump 12 over at least two conductive pads 11 of the flip chip 10 formed in the exposed areas of the metallization.

도 2에 도시된 바와 같이, 플립 칩(10)을 구성하는 금속 배선(L1 내지 Ln)은 비아 홀을 통하여 일부 영역이 외부로 노출된다. 금속 배선의 노출 영역에는 도전성 패드(11)가 각각 형성되어 있으며, 이 도전성 패드(11) 상에는 범프(12)가 형성되어 있다. 단일의 범프(12)는 동일 금속 배선(예를 들어, L1) 상에 형성된 적어도 2개의 도전성 패드(11) 상에 형성되어 있다.As illustrated in FIG. 2, some regions of the metal wires L1 to Ln constituting the flip chip 10 are exposed to the outside through via holes. Conductive pads 11 are formed in the exposed regions of the metal wirings, and bumps 12 are formed on the conductive pads 11. The single bump 12 is formed on at least two conductive pads 11 formed on the same metal wiring (for example, L1).

각 범프(12)는 적어도 2개의 도전성 패드(11)를 포함하는 형상(도 2의 "가")으로 형성될 수 있으며, 또는 참고부호 "나"로 지시된 바와 같이, 각 범프(12)는 각 도전성 패드(11) 상에 형성되되, 이웃하는 범프(12)와 서로 연결된 상태로 형성될 수 있다.Each bump 12 may be formed into a shape (“ga” in FIG. 2) that includes at least two conductive pads 11, or as indicated by reference “b”, each bump 12 may be It is formed on each conductive pad 11, it may be formed in a state connected to the neighboring bump 12.

한편, 범프(12)에 의하여 서로 연결되는 도전성 패드(11)는 파워 터미널(power terminal)의 기능을 수행하며, 입/출력(I/O) 터미널의 기능을 수행하는 도전성 패드 상에 형성된 범프는 이웃하는 범프와 연결되지 않는 독립 범프로 형성되어야만 한다. Meanwhile, the conductive pads 11 connected to each other by the bumps 12 perform a function of a power terminal, and the bumps formed on the conductive pads performing a function of an input / output (I / O) terminal may be provided. It must be formed as an independent bump that is not connected to neighboring bumps.

여기서, 플립 칩(10)이 실장되는 기판의 터미널 상에 형성된 패드는 플립 칩(10)에 형성된 대응하는 범프(12)와 동일한 형상으로 형성된다.. Here, the pad formed on the terminal of the substrate on which the flip chip 10 is mounted is formed in the same shape as the corresponding bump 12 formed on the flip chip 10.

이와 같은 구조에서는, 플립 칩(10)의 고집적화, 즉 금속 배선 간의 피치가 감소함에 따라 도전성 패드(11)의 면적 및 피치가 최소화되는 경우에도 적어도 2개이상의 도전성 패드(11) 상에 넓은 면적의 범프(12)가 형성됨으로써 플립 칩(10)에 형성된 범프(12)의 면적이 증가하는 결과가 된다. 따라서 플립 칩의 금속 배선의 밀도가 증가(즉, 피치 감소)하는 경우에 나타나는 일렉트로미그레이션을 방지할 수 있으며, 또한 전력도 용이하게 전달된다. In such a structure, even if the area and pitch of the conductive pads 11 are minimized as the integration of the flip chip 10 is reduced, that is, the pitch between the metal wires is reduced, a large area on the at least two conductive pads 11 can be obtained. As the bump 12 is formed, the area of the bump 12 formed on the flip chip 10 is increased. Therefore, electromigration that occurs when the density of the metal wiring of the flip chip increases (that is, the pitch decreases) can be prevented, and power is also easily transferred.

위에서 설명된 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art having various ordinary skill in the art will be able to make various modifications, changes, and additions within the spirit and scope of the present invention. And additions should be considered to be within the scope of the following claims.

예를 들어, 플립 칩(10)의 도전성 패드(11) 상에 형성된 범프(12; 이에 대응하는 기판 상의 패드 포함)의 형상은 도 2에 도시된 형상에 제한되지 않으며, 2개 이상의 도전성 패드(11)를 포함하도록 형성된다는 조건을 만족한다면, 다양한 형상을 갖도록 형성될 수 있다. For example, the shape of the bump 12 (including the pad on the substrate corresponding thereto) formed on the conductive pad 11 of the flip chip 10 is not limited to the shape shown in FIG. 2, and the two or more conductive pads ( If it is satisfied to include 11), it can be formed to have a variety of shapes.

이상과 같은 본 발명에 따른 플립 칩 패키지에서는 플립 칩의 고집적화에 따 라 금속 배선의 밀도가 증가(즉, 피치 감소)할지라도 금속 배선의 노출 영역 각각 형성된, 적어도 2개의 도전성 패드에 대응하는 범프를 형성함으로써 플립 칩의 범프의 면적은 상대적으로 증가하게 된다. 이에 따라 전력 전달이 용이하게 되며, 또한 플립 칩 패키지에서 일렉트로미그레이션 현상은 발생하지 않는다. In the flip chip package according to the present invention as described above, bumps corresponding to at least two conductive pads formed in the exposed areas of the metal wires are formed even though the density of the metal wires increases (ie, the pitch decreases) according to the high integration of the flip chip. By forming, the area of the bump of the flip chip is relatively increased. This facilitates power transfer and eliminates electromigration in flip chip packages.

Claims (5)

내부에 형성된 금속 배선 및 금속 배선에 전기적으로 연결된 범프를 포함하는 플립 칩; 및A flip chip including a metal wiring formed therein and a bump electrically connected to the metal wiring; And 표면에 다수의 터미널이 형성되고, 단자 상에는 플립 칩의 범프와 각각 대응하는 패드가 형성되어 있는 기판을 포함하되, A substrate having a plurality of terminals formed on a surface thereof, the substrate having pads corresponding to bumps of flip chips, respectively; 각 범프는 금속 배선의 적어도 2개 이상의 노출된 영역에 연결된 상태로 형성된 것을 특징으로 하는 플립 칩 패키지.And wherein each bump is connected to at least two exposed areas of the metallization. 제 1 항에 있어서, 상기 금속 배선은 파워 라인인 것을 특징으로 하는 플립 칩 패키지. The flip chip package of claim 1, wherein the metal line is a power line. 제 1 항에 있어서, 각 범프는 금속 배선의 적어도 2개 이상의 노출된 영역을 포함하는 상태로 형성된 것을 특징으로 하는 플립 칩 패키지. The flip chip package of claim 1, wherein each bump is formed to include at least two exposed regions of the metal wiring. 제 1 항에 있어서, 각 범프는 금속 배선의 노출된 영역에 각각 형성되되, 이웃하는 범프와 연결되어 있는 것을 특징으로 하는 플립 칩 패키지.The flip chip package of claim 1, wherein each bump is formed in an exposed area of the metal line and is connected to neighboring bumps. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 각 범프는 금속 배선의 노출된 영역 상에 형성된 도전성 패드를 통하여 금속 배선에 전기적으로 연결된 것을 특징으로 하는 플립 칩 패키지.5. A flip chip package according to any one of the preceding claims, wherein each bump is electrically connected to the metal wiring via conductive pads formed on exposed areas of the metal wiring.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019099196A1 (en) * 2017-11-17 2019-05-23 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
KR20200061490A (en) 2018-11-24 2020-06-03 유진 Ball-point pen to suppress noise through the curve
KR20200061494A (en) 2018-11-24 2020-06-03 이수암 Noiseless ballpoint pen with friction characteristics

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* Cited by examiner, † Cited by third party
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WO2019099196A1 (en) * 2017-11-17 2019-05-23 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
KR20200061490A (en) 2018-11-24 2020-06-03 유진 Ball-point pen to suppress noise through the curve
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