KR20080098727A - Semiconductor memory device and method for controlling equalizing unit - Google Patents

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KR20080098727A KR1020070043954A KR20070043954A KR20080098727A KR 20080098727 A KR20080098727 A KR 20080098727A KR 1020070043954 A KR1020070043954 A KR 1020070043954A KR 20070043954 A KR20070043954 A KR 20070043954A KR 20080098727 A KR20080098727 A KR 20080098727A
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이준표
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삼성전자주식회사
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Abstract

A semiconductor memory device and method is provided to suppress a leakage current of a gate due to high voltage, so reducing power consumption. A semiconductor memory device and method is comprised of steps: supplying the first voltage(VCC) to the equalizing unit(220) in response to the control signal(BLKSEL)(a) when precharing; supplying the second voltage(VINT) low than the first voltage to the equalizing unit in response to the control signal(b). An equalizing unit control method is comprised of steps: Generating the first switching control signal and the first switching control signal based on the combination of the control signal and the signals related to the control signal(a); In a step of(a), supplying the first voltage to the equalizing unit in response to the control signal and the first switching control signal; In a step of(b), supplying the second voltage to the equalizing unit in response to the control signal and the first switching control signal.

Description

반도체 메모리 장치 및 이퀄라이징 유닛 제어 방법{Semiconductor memory device and method for controlling equalizing unit}Semiconductor memory device and method for controlling equalizing unit

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 기술에 따른 게이트 전압 제어 유닛과 이퀄라이징 유닛을 포함하는 반도체 장치의 회로도를 나타낸다.1 shows a circuit diagram of a semiconductor device including a gate voltage control unit and an equalizing unit according to the prior art.

도 2는 본 발명의 실시예에 따른 게이트 전압 제어 유닛과 이퀄라이징 유닛을 포함하는 반도체 장치의 회로도를 나타낸다.2 is a circuit diagram of a semiconductor device including a gate voltage control unit and an equalizing unit according to an embodiment of the present invention.

도 3은 도 2에 도시된 반도체 장치의 제어신호들의 타이밍도이다. 3 is a timing diagram of control signals of the semiconductor device illustrated in FIG. 2.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 이퀄라이징 유닛의 동작을 제어할 수 있는 장치와 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory devices, and more particularly, to an apparatus and a method capable of controlling the operation of an equalizing unit.

도 1은 종래의 기술에 따른 게이트 전압 제어 유닛과 이퀄라이징 유닛을 포함하는 반도체 장치의 회로도를 나타낸다. 도 1을 참조하면, 상기 메모리 장치(100)는 비트라인(103), 상보 비트라인(105), 워드라인(107), 메모리 셀(110), 이퀄라이징 유닛(120), 및 게이트 전압 제어 유닛(130)을 포함한다. 1 shows a circuit diagram of a semiconductor device including a gate voltage control unit and an equalizing unit according to the prior art. Referring to FIG. 1, the memory device 100 includes a bit line 103, a complementary bit line 105, a word line 107, a memory cell 110, an equalizing unit 120, And a gate voltage control unit 130.

상기 메모리 셀(110)은 스위치 역할을 하는 하나의 트랜지스터(113)와 데이터를 저장하는 하나의 캐패시터(115)를 포함한다. 상기 캐패시터(115)는 상기 트랜지스터(113)와 접지전압(VSS) 사이에 접속된다. 상기 게이트 전압 제어 유닛(130)은 제1전압(VCC)과 접지전압(VSS) 사이에 접속되며, 다수의 PMOS 트랜지스터들과 다수의 NMOS 트랜지스터들을 구비한다. 상기 게이트 전압 제어 유닛(130)은 제어신호(BLKSEL)와 상기 제어신호(BLKSEL)에 연관된 신호에 기초하여 제1전압(VCC) 또는 접지전압(VSS)을 갖는 출력신호(PEQBR)를 발생한다.The memory cell 110 includes one transistor 113 serving as a switch and one capacitor 115 storing data. The capacitor 115 is connected between the transistor 113 and the ground voltage VSS. The gate voltage control unit 130 is connected between the first voltage VCC and the ground voltage VSS, and includes a plurality of PMOS transistors and a plurality of NMOS transistors. The gate voltage control unit 130 generates an output signal PEQBR having a first voltage VCC or a ground voltage VSS based on a control signal BLKSEL and a signal associated with the control signal BLKSEL.

상기 이퀄라이징 유닛(120)은 상기 비트라인(103)과 상기 상보 비트라인(105) 사이에 접속되며, 제1NMOS 트랜지스터(123), 제2NMOS 트랜지스터(125), 및 제3NMOS 트랜지스터(127)를 포함한다. 상기 NMOS 트랜지스터(123, 125, 및 127)들 각각의 게이트 단자는 상기 게이트 전압 제어 유닛(130)으로부터 출력된 상기 출력신호(PEQBR)를 수신한다. 상기 제1 및 제2 NMOS 트랜지스터들(233과 235)각각은 하이 레벨을 갖는 상기 출력신호(PEQBR)에 응답하여 온(on)되어 상기 비트라인(103)과 상기 상보 비트라인(105)으로 프리차지전압(VBL)을 공급하고, 상기 제3NMOS 트랜지스터(127)는 하이 레벨을 갖는 상기 출력신호(PEQBR)에 응답하여 상기 비트라인(103)과 상기 상보 비트라인(105)의 전압을 이퀄라이징한다.The equalizing unit 120 is connected between the bit line 103 and the complementary bit line 105, and includes a first NMOS transistor 123, a second NMOS transistor 125, and a third NMOS transistor 127. . The gate terminal of each of the NMOS transistors 123, 125, and 127 receives the output signal PEQBR output from the gate voltage control unit 130. Each of the first and second NMOS transistors 233 and 235 is turned on in response to the output signal PEQBR having a high level to free the bit line 103 and the complementary bit line 105. The charge voltage VBL is supplied, and the third NMOS transistor 127 equalizes the voltages of the bit line 103 and the complementary bit line 105 in response to the output signal PEQBR having a high level.

반도체 메모리가 점차 소형화, 대용량화, 및 고속화됨에 따라 상기 MOS트랜지스터들의 집적도를 증가시키기 위해, 상기 MOS 트랜지스터의 사이즈와 전원전압은 스케일 다운(scale down)되고 있다. 상기 MOS 트랜지스터의 사이즈를 줄이기 위 해 산화막의 두께를 얇게하면, 채널을 따라 이동하는 전류가 상기 산화막을 통과하여 게이트로 흘러나오는 전류, 즉 게이트 누설 전류(gate leakage current)가 발생한다. 상기 게이트 누설 전류는 상기 반도체 메모리 장치의 소비전력을 증가시킨다.As semiconductor memories become smaller, larger, and faster, the size and power supply voltage of the MOS transistors are scaled down to increase the integration degree of the MOS transistors. When the thickness of the oxide film is reduced to reduce the size of the MOS transistor, a current flowing along the channel passes through the oxide film and flows to the gate, that is, a gate leakage current occurs. The gate leakage current increases power consumption of the semiconductor memory device.

또한 상기 MOS 트랜지스터의 게이트 단자에 인가되는 전원전압이 감소되면 산화막 아래쪽에 충분한 채널이 형성되지 않아 전류의 흐름이 감소할 수 있다. 상기 전원전압이 감소됨에 따라, 상기 메모리 장치는 비트라인(103)과 상보 비트라인(105)을 통해 메모리 셀(110)의 데이터를 감지 증폭하는 감지전압이 감소하여 동작 속도가 느려질 수 있다.In addition, when the power supply voltage applied to the gate terminal of the MOS transistor is reduced, sufficient channels may not be formed below the oxide layer, thereby reducing the flow of current. As the power supply voltage is decreased, an operating speed of the memory device may decrease by decreasing a sensing voltage for sensing and amplifying data of the memory cell 110 through the bit line 103 and the complementary bit line 105.

상기 반도체 메모리의 빠른 읽기/쓰기 동작은 이퀄라이징 유닛의 동작 속도에 의존한다. tRP(Ras Precharge Time)은 메모리 장치의 재충전을 위해 전하를 충분히 충전하기 위한 시간을 나타내며, 메모리 장치의 시스템의 성능을 결정하는 요소중의 하나이다. 즉, 상기 tRP를 감소시키면 낮은 전원 전압하에 동작되는 메모리 장치의 고속 동작을 구현할 수 있다.The fast read / write operation of the semiconductor memory depends on the operating speed of the equalizing unit. Ras Precharge Time (tRP) represents a time for sufficiently charging the charge for recharging the memory device, and is one of the factors that determine the performance of the system of the memory device. In other words, by reducing the tRP, a high speed operation of a memory device operated under a low power supply voltage may be realized.

따라서, MOS 트랜지스터의 게이트 누설 전류를 억제하고, 고속으로 동작할 수 있는 반도체 메모리 장치가 요구된다.Therefore, there is a demand for a semiconductor memory device capable of suppressing the gate leakage current of a MOS transistor and operating at high speed.

따라서 본 발명이 이루고자 하는 기술적인 과제는 게이트 누설 전류를 억제할 수 있는 반도체 메모리 장치 및 상기 반도체 메모리 장치의 이퀄라이징 제어 방법을 제공하는 것이다. Accordingly, a technical problem to be achieved by the present invention is to provide a semiconductor memory device capable of suppressing gate leakage current and an equalization control method of the semiconductor memory device.

상기 기술적 과제를 달성하기 위한 반도체 장치는 게이트 누설 전류를 억제하고 고속으로 동작하기 위하여 게이트 전압 제어 유닛과 이퀄라이징 유닛을 구비한다.The semiconductor device for achieving the above technical problem includes a gate voltage control unit and an equalizing unit to suppress the gate leakage current and operate at a high speed.

상기 기술적 과제를 달성하기 위한 이퀄라이징 유닛 제어 방법은 프리차지 동작시, 제어신호에 응답하여 제1전압을 이퀄라이징 유닛으로 공급하는 (a)단계; 및 상기 제어신호에 응답하여 상기 제1전압의 레벨보다 낮은 레벨을 갖는 제2전압을 상기 이퀄라이징 유닛으로 공급하는 (b)단계를 구비한다.The equalizing unit control method for achieving the above technical problem comprises the steps of: (a) supplying a first voltage to the equalizing unit in response to a control signal during a precharge operation; And (b) supplying a second voltage having a level lower than that of the first voltage to the equalizing unit in response to the control signal.

상기 이퀄라이징 유닛 제어방법은, 상기 제어신호와 상기 제어신호에 연관된 신호들의 조합에 기초하여 제1스위칭 제어신호와 제2스위칭 제어신호를 발생하는 단계를 더 포함하며, 상기 (a)단계는 상기 제어신호와 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 상기 이퀄라이징 유닛으로 공급하는 단계이고, 상기 (b)단계는 상기 제어신호와 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 상기 이퀄라이징 유닛으로 공급하는 단계를 구비한다.The equalizing unit control method may further include generating a first switching control signal and a second switching control signal based on a combination of the control signal and the signals associated with the control signal, wherein step (a) is performed. Supplying the first voltage to the equalizing unit in response to a signal and the first switching control signal, and step (b) includes the second voltage in response to the control signal and the second switching control signal. Supplying to an equalizing unit.

또한, 비트라인과 상보 비트라인 프리차지 방법은 프리차지 동작시, 이퀄라이징 유닛으로 공급되는 제1전압에 응답하여 비트라인과 상보 비트라인 각각을 프리차지 전압으로 프리차지하는 단계; 및 상기 이퀄라이징 유닛으로 공급되는 상기 제1전압의 레벨보다 낮은 레벨을 갖는 제2전압에 응답하여 상기 비트라인과 상기 상보 비트라인 각각을 상기 프리차지 전압으로 프리차지하는 단계를 구비한다.Further, the bit line and complementary bit line precharge method may further include: precharging each of the bit line and the complementary bit line to a precharge voltage in response to a first voltage supplied to the equalizing unit during a precharge operation; And precharging each of the bit line and the complementary bit line to the precharge voltage in response to a second voltage having a level lower than the level of the first voltage supplied to the equalizing unit.

반도체 메모리 장치는 비트라인; 상보 비트라인; 제어신호와 상기 제어신호 에 연관된 신호들에 기초하여 제1전압을 출력한 후 상기 제1전압보다 낮은 레벨을 갖는 제2전압을 출력하기 위한 게이트 전압 제어 유닛; 및 상기 비트라인과 상기 상보 비트라인 사이에 접속되고, 상기 제1전압에 응답하여 프리차지 전압을 상기 비트라인과 상기 상보 비트라인으로 공급한 후 상기 제2전압에 기초하여 상기 프리차지 전압을 상기 비트라인과 상기 상보 비트라인으로 공급하기 위한 이퀄라이저를 구비한다.The semiconductor memory device includes a bit line; Complementary bitline; A gate voltage control unit for outputting a first voltage based on a control signal and signals associated with the control signal and then outputting a second voltage having a level lower than the first voltage; And supplying a precharge voltage to the bit line and the complementary bit line in response to the first voltage and supplying the precharge voltage based on the second voltage. And an equalizer for supplying a bit line and the complementary bit line.

상기 게이트 전압 제어 유닛은, 상기 제어신호와 상기 제어신호에 연관된 신호들을 기초하여 서로 다른 위상을 갖는 제1스위칭 제어신호와 제2스위칭 제어신호를 발생하는 스위칭 신호 발생 유닛; 및 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 출력한 후 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 순차적으로 출력하기 위한 전압 공급 유닛을 구비한다.The gate voltage control unit may include: a switching signal generation unit configured to generate a first switching control signal and a second switching control signal having different phases based on the control signal and the signals associated with the control signal; And a voltage supply unit for outputting the first voltage in response to the first switching control signal and then sequentially outputting the second voltage in response to the second switching control signal.

상기 게이트 전압 제어 유닛은, 상기 제어신호를 수신하기 위한 인버터; 상기 제어신호를 지연시키기 위한 지연 유닛; 상기 제어신호와 상기 지연 유닛의 출력신호에 응답하여 상기 제2스위칭 제어신호를 발생하기 위한 제1NAND 게이트; 상기 제어신호와 상기 제1NAND 게이트의 출력신호에 응답하여 상기 제1스위칭 제어신호를 발생하기 위한 제2NAND 게이트; 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 상기 게이트 제어유닛의 출력단자로 공급하는 것을 제어하는 제1스위치; 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 상기 게이트 제어유닛의 출력단자로 공급하는 것을 제어하는 제2스위치; 및 상기 인버터로부터 출력된 신호에 응답하여 접지전압을 상기 게이트 제어유닛의 출력단자로 공급하는 것을 제어하는 제2스위치를 구비한다.The gate voltage control unit includes an inverter for receiving the control signal; A delay unit for delaying the control signal; A first NAND gate for generating the second switching control signal in response to the control signal and an output signal of the delay unit; A second NAND gate for generating the first switching control signal in response to the control signal and an output signal of the first NAND gate; A first switch controlling supply of the first voltage to an output terminal of the gate control unit in response to the first switching control signal; A second switch controlling the supply of the second voltage to the output terminal of the gate control unit in response to the second switching control signal; And a second switch for controlling supplying a ground voltage to an output terminal of the gate control unit in response to a signal output from the inverter.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 실시예에 따른 게이트 전압 제어 유닛과 이퀄라이징 유닛을 포함하는 반도체 장치의 회로도를 나타낸다. 도 2를 참조하면, 상기 메모리 장치(200)는 비트라인(103), 상보 비트라인(105), 워드라인(107), 메모리 셀(110), 이퀄라이징 유닛(220), 및 게이트 전압 제어 유닛(230)을 포함한다2 is a circuit diagram of a semiconductor device including a gate voltage control unit and an equalizing unit according to an embodiment of the present invention. 2, the memory device 200 may include a bit line 103, a complementary bit line 105, a word line 107, a memory cell 110, an equalizing unit 220, and a gate voltage control unit ( Contains 230

제1전압(VCC)과 제2전압(VINT)을 순차적으로 출력할 수 있는 상기 게이트 전압 제어 유닛(230)은 스위칭 신호 발생 유닛(240)과 전압공급유닛(250)을 포함한다. The gate voltage control unit 230 capable of sequentially outputting the first voltage VCC and the second voltage VINT includes a switching signal generation unit 240 and a voltage supply unit 250.

상기 스위칭 신호 발생 유닛(240)은 지연 유닛(243), 제1NAND 게이트(245), 및 제2NAND 게이트(247)를 포함한다. The switching signal generation unit 240 includes a delay unit 243, a first NAND gate 245, and a second NAND gate 247.

상기 지연 유닛(243)은 제어신호(BLKSEL)를 수신하여 일정 시간(td)을 지연시킨 후, 지연신호(ds1)를 발생한다. 상기 지연신호(ds1)는 상기 제어신호(BLKSEL)와 위상이 서로 다른 신호이다.The delay unit 243 receives the control signal BLKSEL, delays the predetermined time td, and generates a delay signal ds1. The delay signal ds1 is a signal different in phase from the control signal BLKSEL.

상기 제2NAND 게이트(247)는 상기 제어신호(BLKSEL)와 상기 지연신호(ds1)를 수신하고, 이들을 NAND연산하여 제2스위칭 신호(sw2)를 발생한다.The second NAND gate 247 receives the control signal BLKSEL and the delay signal ds1, and performs NAND operation on the second NAND gate 247 to generate a second switching signal sw2.

상기 제1NAND 게이트(245)는 상기 제어신호(BLKSEL)와 상기 제2스위칭 신호(sw2)를 수신하고, 이들을 NAND연산하여 제1스위칭 신호(sw1)를 발생한다.The first NAND gate 245 receives the control signal BLKSEL and the second switching signal sw2, and performs NAND operation on the first NAND gate 245 to generate the first switching signal sw1.

상기 제1스위칭신호(sw1)와 상기 제2스위칭 신호(sw2)는 서로 다른 위상을 갖는다.The first switching signal sw1 and the second switching signal sw2 have different phases.

상기 전압공급유닛(250)은 인버터(253), 제1스위치(255), 제2스위치(257), 및 제3스위치(259)를 포함한다. 본 발명의 실시예에 따른 상기 제1스위치(255) 및 상기 제2 스위치(257)는 PMOS 트랜지스터로 구현되며, 상기 제3스위치는 NMOS 트랜지스터로 구현되나 이에 한정되는 것은 아니다. The voltage supply unit 250 includes an inverter 253, a first switch 255, a second switch 257, and a third switch 259. The first switch 255 and the second switch 257 according to an embodiment of the present invention are implemented as a PMOS transistor, the third switch is implemented as an NMOS transistor, but is not limited thereto.

상기 인버터(253)는 제1전압(VCC)과 접지전압(VSS) 사이에 접속되며, PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 상기 인버터(253)는 상기 제어신호(BLKSEL)를 수신하고, 상기 제어신호(BLKSEL)와 반대의 위상을 갖는 제3스위칭 신호(sw3)를 출력한다. The inverter 253 is connected between the first voltage VCC and the ground voltage VSS and includes a PMOS transistor and an NMOS transistor. The inverter 253 receives the control signal BLKSEL and outputs a third switching signal sw3 having a phase opposite to that of the control signal BLKSEL.

상기 제1스위치(255)는 제1NAND 게이트(245)로부터 출력된 제1스위칭 신호(sw1)를 수신하고, 상기 제1스위칭 신호(sw1)의 신호 레벨에 따라 상기 제1전압(VCC)을 출력신호(PEQBR)로서 출력한다. 예컨대, 상기 제1스위치(255)는 상기 제1 스위칭 신호(sw1)가 제1레벨(예컨대, 로우 레벨)일 때는 상기 제1전압(VCC)을 출력하고, 제2레벨(예컨대, 하이레벨)일 때는 오프된다. The first switch 255 receives the first switching signal sw1 output from the first NAND gate 245 and outputs the first voltage VCC according to the signal level of the first switching signal sw1. Output as signal PEQBR. For example, the first switch 255 outputs the first voltage VCC when the first switching signal sw1 is at a first level (for example, a low level), and outputs a second level (for example, a high level). Is off.

상기 제2스위치(257)는 제2NAND 게이트(247)로부터 출력된 제2스위칭 신호(sw2)를 수신하고, 상기 제2스위칭 신호(sw2)의 레벨에 따라 상기 제1전압(VCC) 보다 낮은 레벨을 갖는 제2전압(VINT)을 출력신호(PEQBR)로서 출력한다. 예컨대, 상기 제2스위칭 신호(sw2)가 제1레벨일 때는 상기 제2스위치(257)는 제2전압(VINT)을 출력하고, 상기 제2레벨일 때는 오프된다. The second switch 257 receives the second switching signal sw2 output from the second NAND gate 247 and is lower than the first voltage VCC according to the level of the second switching signal sw2. The second voltage VINT having the output is output as the output signal PEQBR. For example, when the second switching signal sw2 is at the first level, the second switch 257 outputs a second voltage VINT, and is turned off at the second level.

상기 제3스위치(259)는 상기 인버터(253)로부터 출력된 제3스위칭 신호(sw3)를 수신하고, 상기 제3스위칭 신호(sw3)의 레벨에 따라 접지전압(VSS)을 출력신호(PEQBR)로서 출력한다. 예컨대, 상기 제3스위칭 신호(sw3)의 레벨이 상기 제1레벨일 때는 상기 제3스위치(259)는 오프되고, 상기 제2레벨일 때는 상기 제3스위치(259)는 온되어 접지전압(VSS)을 출력한다.The third switch 259 receives the third switching signal sw3 output from the inverter 253 and outputs a ground voltage VSS according to the level of the third switching signal sw3. Output as. For example, when the level of the third switching signal sw3 is the first level, the third switch 259 is turned off, and when the second level is the second level, the third switch 259 is turned on so that the ground voltage VSS is applied. )

상기 제1스위칭신호(sw1), 제2스위칭신호(sw2), 및 제3스위칭신호(sw3) 각각은 서로 다른 위상을 갖는 신호이다. 즉, 상기 게이트 전압 제어 유닛(230)은 상기 제어신호(BLKSEL)와 상기 제어신호(BLKSEL)에 연관된 신호들(sw1, sw2, 및 sw3)을 조합하여 프리차지 동작시 일정 시간(td)동안 제1전압(VCC)을 출력하여 빠르게 상기 비트라인(103)과 상기 상보 비트라인(105)을 프리차지한다. 또한 일정 시간(td)이 지난 후, 상기 제1전압(VCC)의 레벨보다 낮은 레벨을 갖는 제2전압(VINT)을 순차적으로 출력하여 상기 프리차지 동작을 수행한다. 상기 프리차지 동작이 종료되면, 상기 게이트 전압 제어 유닛(230)은 접지전압(VSS)을 출력한다.Each of the first switching signal sw1, the second switching signal sw2, and the third switching signal sw3 is a signal having a different phase. That is, the gate voltage control unit 230 combines the control signal BLKSEL and the signals sw1, sw2, and sw3 associated with the control signal BLKSEL for a predetermined time td during the precharge operation. One bit VCC is output to quickly precharge the bit line 103 and the complementary bit line 105. In addition, after a predetermined time td, the precharge operation is performed by sequentially outputting a second voltage VINT having a level lower than that of the first voltage VCC. When the precharge operation ends, the gate voltage control unit 230 outputs a ground voltage VSS.

상기 이퀄라이징 유닛(220)은 상기 비트라인(203)과 상기 상보 비트라인(205) 사이에 접속되며, 제1NMOS 트랜지스터(223), 제2NMOS 트랜지스터(225), 및 제3NMOS 트랜지스터(257)를 포함한다. 상기 NMOS 트랜지스터들(223, 225, 및 227) 각각의 게이트 단자는 상기 게이트 전압 제어 유닛(230)으로부터 출력된 상기 출력 신호(PEQBR)를 수신한다. 상기 게이트 전압 제어 유닛(230)이 제1전압(VCC)을 출력하는 경우 상기 제1 및, 제2 NMOS 트랜지스터들(223, 및 225) 각각은 상기 출력신호(PEQBR)에 응답하여 온되어 상기 비트라인(103)과 상기 상보 비트라인(105)으로 프리차지전압(VBL)을 공급하고, 상기 제3NMOS 트랜지스터(227)는 상기 비트라인(203)과 상기 상보 비트라인(205)의 전압을 이퀄라이징한다.The equalizing unit 220 is connected between the bit line 203 and the complementary bit line 205 and includes a first NMOS transistor 223, a second NMOS transistor 225, and a third NMOS transistor 257. . The gate terminal of each of the NMOS transistors 223, 225, and 227 receives the output signal PEQBR output from the gate voltage control unit 230. When the gate voltage control unit 230 outputs a first voltage VCC, each of the first and second NMOS transistors 223 and 225 may be turned on in response to the output signal PEQBR, thereby providing the bit. The precharge voltage VBL is supplied to the line 103 and the complementary bit line 105, and the third NMOS transistor 227 equalizes the voltages of the bit line 203 and the complementary bit line 205. .

상기 제1전압(VCC), 제2전압(VINT), 및 접지전압(VSS)에 따른 상기 이퀄라이징 유닛(220)에 대한 상세한 설명은 도 3을 참조하여 상세히 설명될 것이다.A detailed description of the equalizing unit 220 according to the first voltage VCC, the second voltage VINT, and the ground voltage VSS will be described in detail with reference to FIG. 3.

도 3은 도 2에 도시된 반도체 장치의 제어신호들의 타이밍도이다.3 is a timing diagram of control signals of the semiconductor device illustrated in FIG. 2.

상기 제어신호(BLKSEL)가 제1레벨(예컨대, 로우 레벨)을 갖는 구간 동안, 즉 제1구간(T1) 동안, 게이트 전압 제어 유닛(230)은 이퀄라이징 유닛(220)으로 접지전압(VSS)을 공급한다. 따라서 상기 이퀄라이징 유닛(220)에서 프리차지 동작이 수행되지 않는다.During the period in which the control signal BLKSEL has the first level (eg, the low level), that is, during the first period T1, the gate voltage control unit 230 supplies the ground voltage VSS to the equalizing unit 220. Supply. Therefore, the precharge operation is not performed in the equalizing unit 220.

그러나, 상기 제어신호(BLKSEL)가 제1레벨(예컨대, 로우 레벨)에서 제2레벨(예컨대, 하이 레벨)로 천이하면, 게이트 전압 제어 유닛(230)은 T2구간 동안 제1전압(VCC)을 상기 이퀄라이징 유닛(220)으로 공급하고, 상기 T2구간에 연이어 발생하는 T3구간동안 상기 게이트 전압 제어 유닛(230)은 제1전압(VCC) 레벨보다 낮은 레벨을 갖는 제2전압(VINT)을 상기 이퀄라이징 유닛(220)으로 공급한다. 따라서 상기 이퀄라이징 유닛(220)은 제1전압(VCC)와 제2전압(VINT) 각각에 응답하여 프리차지 동작을 수행한다.However, when the control signal BLKSEL transitions from the first level (eg, low level) to the second level (eg, high level), the gate voltage control unit 230 applies the first voltage VCC during the T2 period. The gate voltage control unit 230 equalizes the second voltage VINT having a level lower than a first voltage VCC level during a period T3 generated after the period T3. Supply to unit 220. Accordingly, the equalizing unit 220 performs a precharge operation in response to each of the first voltage VCC and the second voltage VINT.

좀 더 상세히 설명하면, 상기 제2스위칭 신호(sw2)는 상기 제어신호(BLKSEL) 와 상기 지연 신호(ds1)를 NAND연산한 신호이다. 상기 제2스위칭 신호(sw2)가 제2레벨 일 때 상기 제2스위치(257)는 오프되며, 제1레벨 일때 상기 제2스위치(257)는 온된다. 따라서, 상기 제2스위치(257)는 제1레벨을 갖는 제2스위칭 신호(sw2)에 응답하여 이퀄라이징 유닛(220)으로 제2전압(VINT)을 출력신호(PEQBR)로서 출력한다.In more detail, the second switching signal sw2 is a signal obtained by NAND operation of the control signal BLKSEL and the delay signal ds1. The second switch 257 is turned off when the second switching signal sw2 is at the second level, and the second switch 257 is turned on when the second switching signal sw2 is at the second level. Accordingly, the second switch 257 outputs the second voltage VINT as the output signal PEQBR to the equalizing unit 220 in response to the second switching signal sw2 having the first level.

상기 제1스위칭 신호(sw1)는 상기 제어신호(BLKSEL)와 상기 제2스위칭 신호(sw2)를 NAND연산한 신호이다. 상기 제1스위치(255)는 제1레벨을 갖는 제1스위칭 신호(sw1)에 응답하여 이퀄라이징 유닛(220)으로 제1전압(VCC)을 출력신호(PEQBR)로서 출력한다.The first switching signal sw1 is a signal obtained by NAND operation of the control signal BLKSEL and the second switching signal sw2. The first switch 255 outputs the first voltage VCC as an output signal PEQBR to the equalizing unit 220 in response to the first switching signal sw1 having the first level.

본 발명의 실시예에 따른 게이트 전압 제어 유닛(230)는 프리차지 동작시 상기 제어신호(BLKSEL)와 상기 제어신호(BLKSEL)와 연관된 신호들(SW1, SW2, 및 SW3)에 기초하여 제1전압(VCC)과 제2전압(VINT)을 순차적으로 출력한다.The gate voltage control unit 230 according to the exemplary embodiment of the present invention may have a first voltage based on the control signal BLKSEL and the signals SW1, SW2, and SW3 associated with the control signal BLKSEL during the precharge operation. The VCC and the second voltage VINT are sequentially output.

즉, 게이트 전압 제어 유닛(230)은, 프리차지 동작시, tRP을 빠르게 하기 위하여 일정 시간(td)동안 제1전압(VCC)을 이퀄라이징 유닛(220)으로 인가하고, 일정 시간(td)이 지난뒤에는 게이트 누설 전류를 감소시키기 위하여 상기 제1전압(VCC)의 레벨보다 낮은 레벨을 갖는 제2전압(VINT)을 이퀄라이징 유닛(220)으로 인가한다.That is, in the precharge operation, the gate voltage control unit 230 applies the first voltage VCC to the equalizing unit 220 for a predetermined time td to speed up tRP, and then passes a predetermined time td. Subsequently, the second voltage VINT having a level lower than that of the first voltage VCC is applied to the equalizing unit 220 to reduce the gate leakage current.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치 및 상기 반도체 메모리 장치의 이퀄라이징 유닛 제어 방법은 높은 전압으로 인한 게이트 누설 전류를 억제하여 소비 전력을 감소시킬 수 있는 효과가 있다.As described above, the semiconductor memory device and the method of controlling the equalizing unit of the semiconductor memory device according to the embodiment of the present invention have the effect of reducing the power consumption by suppressing the gate leakage current caused by the high voltage.

또한, 상기 이퀄라이징 유닛 제어 방법은 낮은 전압을 사용하는 메모리 장치에서 프리차지 동작시 일정 시간동안 높은 전압을 인가하여 tRP에 빠르게 도달하여 고속으로 동작할 수 있는 효과가 있다.In addition, the equalizing unit control method has an effect of rapidly reaching tRP and operating at a high speed by applying a high voltage for a predetermined time during a precharge operation in a memory device using a low voltage.

Claims (6)

프리차지 동작시, 제어신호에 응답하여 제1전압을 이퀄라이징 유닛으로 공급하는 (a)단계; 및(A) supplying a first voltage to the equalizing unit in response to the control signal during the precharge operation; And 상기 제어신호에 응답하여 상기 제1전압의 레벨보다 낮은 레벨을 갖는 제2전압을 상기 이퀄라이징 유닛으로 공급하는 (b)단계를 포함하는 이퀄라이징 유닛 제어 방법.And (b) supplying a second voltage having a level lower than that of the first voltage to the equalizing unit in response to the control signal. 제1항에 있어서, 상기 이퀄라이징 유닛 제어 방법은,The method of claim 1, wherein the equalizing unit control method comprises: 상기 제어신호와 상기 제어신호에 연관된 신호들의 조합에 기초하여 제1스위칭 제어신호와 제2스위칭 제어신호를 발생하는 단계를 더 포함하며,Generating a first switching control signal and a second switching control signal based on a combination of the control signal and signals associated with the control signal, 상기 (a)단계는 상기 제어신호와 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 상기 이퀄라이징 유닛으로 공급하는 단계이고,Step (a) is a step of supplying the first voltage to the equalizing unit in response to the control signal and the first switching control signal, 상기 (b)단계는 상기 제어신호와 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 상기 이퀄라이징 유닛으로 공급하는 단계인 이퀄라이징 유닛 제어 방법.The step (b) is the step of supplying the second voltage to the equalizing unit in response to the control signal and the second switching control signal. 프리차지 동작시, 이퀄라이징 유닛으로 공급되는 제1전압에 응답하여 비트라인과 상보 비트라인 각각을 프리차지전압으로 프리차지하는 단계; 및Precharging each of the bit lines and the complementary bit lines with a precharge voltage in response to the first voltage supplied to the equalizing unit during the precharge operation; And 상기 이퀄라이징 유닛으로 공급되는 상기 제1전압의 레벨보다 낮은 레벨을 갖는 제2전압에 응답하여 상기 비트라인과 상기 상보 비트라인 각각을 상기 프리차 지 전압으로 프리차지하는 단계를 포함하는 비트라인과 상보 비트라인 프리차지 방법.And precharging each of the bit line and the complementary bit line to the precharge voltage in response to a second voltage having a level lower than the level of the first voltage supplied to the equalizing unit. Line precharge method. 비트라인;Bitline; 상보 비트라인;Complementary bitline; 제어신호와 상기 제어신호에 연관된 신호들에 기초하여 제1전압을 출력한 후, 상기 제1전압보다 낮은 레벨을 갖는 제2전압을 출력하기 위한 게이트 전압 제어 유닛; 및A gate voltage control unit for outputting a first voltage based on a control signal and signals associated with the control signal, and then outputting a second voltage having a level lower than the first voltage; And 상기 비트라인과 상기 상보 비트라인 사이에 접속되고, 상기 제1전압에 응답하여 프리차지 전압을 상기 비트라인과 상기 상보 비트라인으로 공급한 후, 상기 제2전압에 기초하여 상기 프리차지 전압을 상기 비트라인과 상기 상보 비트라인으로 공급하기 위한 이퀄라이징 유닛을 포함하는 메모리 반도체 장치.A precharge voltage supplied to the bit line and the complementary bit line in response to the first voltage, and the precharge voltage based on the second voltage; And an equalizing unit for supplying a bit line and the complementary bit line. 제4항에 있어서, 상기 게이트 전압 제어 유닛은,The method of claim 4, wherein the gate voltage control unit, 상기 제어신호와 상기 제어신호에 연관된 신호들 기초하여 서로 다른 위상을 갖는 제1스위칭 제어신호와 제2스위칭 제어신호를 발생하는 스위칭 신호 발생 유닛; 및A switching signal generation unit for generating a first switching control signal and a second switching control signal having different phases based on the control signal and the signals associated with the control signal; And 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 출력한 후, 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 순차적으로 출력하기 위한 전압 공급 유닛을 포함하는 반도체 메모리 장치.And a voltage supply unit configured to output the first voltage in response to the first switching control signal and to sequentially output the second voltage in response to the second switching control signal. 제4항에 있어서, 상기 게이트 전압 제어 유닛은,The method of claim 4, wherein the gate voltage control unit, 상기 제어신호를 수신하기 위한 인버터;An inverter for receiving the control signal; 상기 제어신호를 지연시키기 위한 지연 유닛;A delay unit for delaying the control signal; 상기 제어신호와 상기 지연 유닛의 출력신호에 응답하여 상기 제2스위칭 제어신호를 발생하기 위한 제1NAND 게이트;A first NAND gate for generating the second switching control signal in response to the control signal and an output signal of the delay unit; 상기 제어신호와 상기 제1NAND 게이트의 출력신호에 응답하여 상기 제1스위칭 제어신호를 발생하기 위한 제2NAND 게이트;A second NAND gate for generating the first switching control signal in response to the control signal and an output signal of the first NAND gate; 상기 제1스위칭 제어신호에 응답하여 상기 제1전압을 상기 게이트 제어유닛의 출력단자로 공급하는 것을 제어하는 제1스위치;A first switch controlling supply of the first voltage to an output terminal of the gate control unit in response to the first switching control signal; 상기 제2스위칭 제어신호에 응답하여 상기 제2전압을 상기 게이트 제어유닛의 출력단자로 공급하는 것을 제어하는 제2스위치; 및A second switch controlling the supply of the second voltage to the output terminal of the gate control unit in response to the second switching control signal; And 상기 인버터로부터 출력된 신호에 응답하여 접지전압을 상기 게이트 제어 유닛의 출력단자로 공급하는 것을 제어하는 제2스위치를 포함하는 반도체 메모리 장치.And a second switch configured to control supplying a ground voltage to an output terminal of the gate control unit in response to a signal output from the inverter.
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