KR20080095539A - Thin film transistor and manufacturing for the same, flat panel display device comprising the same - Google Patents
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Abstract
Description
도 1a는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도.1A is a cross-sectional view of a thin film transistor according to an exemplary embodiment of the present invention.
도 1b는 본 발명의 일 실시 예에 따른 평판표시장치의 단면도.1B is a cross-sectional view of a flat panel display device according to an exemplary embodiment.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 평판표시장치의 제조방법을 설명하기 위한 공정별 단면도.2A through 2D are cross-sectional views illustrating processes of manufacturing a thin film transistor and a flat panel display device according to an exemplary embodiment of the present invention.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 박막 트랜지스터의 실험예와 비교예를 비교한 그래프.3A and 3B are graphs comparing an experimental example and a comparative example of a thin film transistor according to an exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
300 : 기판 310a : 소오스 전극300
310b : 드레인 전극 320 : 반도체층310 b: drain electrode 320: semiconductor layer
330 : 질화막 335 : 산화막330: nitride film 335: oxide film
340 : 게이트 절연막 350 : 게이트 전극340: gate insulating film 350: gate electrode
380 : 패시베이션막 390 : 제 1 전극380
400 : 절연막 410 : 발광층400: insulating film 410: light emitting layer
420 : 제 2 전극420: second electrode
본 발명은 박막 트랜지스터 및 이를 포함하는 평판표시장치에 관한 것이다.The present invention relates to a thin film transistor and a flat panel display including the same.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.Recently, the importance of flat panel displays (FPDs) has increased with the development of multimedia. In response, various liquid crystal displays (LCDs), plasma display panels (PDPs), field emission displays (FEDs), light emitting devices (Light Emitting Devices), etc. Flat panel displays have been put into practical use.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.Among them, the liquid crystal display device has better visibility than the cathode ray tube, the average power consumption and the heat generation amount are small, and the electroluminescent display device has a response speed of 1 ms or less, high response speed, low power consumption, Since it is self-luminous, there is no problem in viewing angle, and thus, it is attracting attention as a next-generation flat panel display.
평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.There are two methods of driving a flat panel display device: a passive matrix method and an active matrix method using a thin film transistor. The passive matrix method forms the anode and the cathode to be orthogonal and selects and drives the lines, whereas the active matrix method connects the thin film transistors to each pixel electrode and drives them according to the voltage maintained by the capacitor capacitance connected to the gate electrode of the thin film transistor. That's the way it is.
평판표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.In the thin film transistor for driving the flat panel display device, not only the characteristics of the basic thin film transistor such as mobility and leakage current, but also durability and electrical reliability for maintaining a long life is very important. Here, the semiconductor layer of the thin film transistor is mainly formed of amorphous silicon or polycrystalline silicon, the amorphous silicon has the advantage that the film forming process is simple and the production cost is low, but the electrical reliability is not secured. In addition, polycrystalline silicon is very difficult to apply a large area due to the high process temperature, there is a problem that the uniformity according to the crystallization method is not secured.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.On the other hand, when the semiconductor layer is formed of oxide, high mobility can be obtained even when the film is formed at a low temperature, and since the resistance change is large according to the oxygen content, it is very easy to obtain the desired physical properties. It's attracting great attention. In particular, examples thereof include zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO 4 ), and the like.
종래 산화물 반도체층을 포함하는 바텀(bottom) 게이트형 박막 트랜지스터를 제작할 경우, 반도체층 형성 후에 소오스 전극 및 드레인 전극을 증착하고 패터닝하게 되면 소오스 전극 및 드레인 전극 하부에 위치한 반도체층이 패터닝 공정에 의해 손상되기 때문에 박막 트랜지스터의 특성이 저하되는 문제점이 있다.When fabricating a bottom gate type thin film transistor including a conventional oxide semiconductor layer, when the source electrode and the drain electrode are deposited and patterned after the semiconductor layer is formed, the semiconductor layer under the source electrode and the drain electrode is damaged by the patterning process. Therefore, there is a problem in that the characteristics of the thin film transistor are deteriorated.
또한, 산화물을 포함하는 반도체층은 반도체층 상부에 형성된 게이트 절연막에 의해 전기적 특성이 민감하게 변화되기 때문에, 이와 같은 반도체층의 전기적 특성은 게이트 절연막을 조절함에 따라 최적화하는 것이 중요하다. 이 중 박막 트 랜지스터를 형성하는 공정에서 반도체층 이후의 후속공정에서 플라즈마 또는 고온에 의해 상기 반도체층이 손상을 입게 된다. 따라서, 박막 트랜지스터의 중요한 전기적 특성인 오프 전류(Off Current) 및 온 전류(On Current)가 저하될 수 있기 때문에 소자에 치명적인 불량이 발생하여 소자의 신뢰성을 확보할 수 없는 문제가 있다.In addition, since the electrical characteristics of the semiconductor layer including the oxide are sensitively changed by the gate insulating film formed on the semiconductor layer, it is important to optimize the electrical characteristics of the semiconductor layer by adjusting the gate insulating film. Among these, the semiconductor layer is damaged by plasma or high temperature in a subsequent process after the semiconductor layer in the process of forming the thin film transistor. Accordingly, since the off current and the on current, which are important electrical characteristics of the thin film transistor, may be reduced, a fatal defect may occur in the device, thereby preventing the reliability of the device.
따라서, 박막 트랜지스터의 신뢰성 및 제조수율을 확보할 수 없는 문제점이 있다.Therefore, there is a problem in that it is impossible to ensure the reliability and manufacturing yield of the thin film transistor.
따라서, 본 발명은 반도체 특성의 저하를 방지함으로써 소자의 신뢰성을 향상시킬 수 있는 박막트랜지스터 및 이를 포함하는 평판표시장치를 제공한다.Accordingly, the present invention provides a thin film transistor and a flat panel display device including the same, which can improve device reliability by preventing deterioration of semiconductor characteristics.
상기한 목적을 달성하기 위해, 본 발명은, 기판, 상기 기판 상에 위치하는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층 상에 위치하며, 질화막 및 산화막을 포함하는 게이트 절연막 및 상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되도록 위치하는 게이트 전극을 포함하며, 상기 질화막 내의 규소(Si) 및 질소(N) 원자들의 합의 비율은 5 내지 70at%인 것을 특징으로 하는 박막 트랜지스터를 제공한다.In order to achieve the above object, the present invention provides a substrate, a source electrode and a drain electrode positioned on the substrate, a semiconductor layer located on the source electrode and the drain electrode, including an oxide, located on the semiconductor layer And a gate insulating layer including a nitride layer and an oxide layer, and a gate electrode positioned on the gate insulating layer, the gate electrode positioned to correspond to a predetermined region of the semiconductor layer, and including silicon (Si) and nitrogen (N) atoms in the nitride layer. The ratio of the sum is 5 to 70 at% to provide a thin film transistor.
또한, 본 발명은 기판, 상기 기판 상에 위치하는 소오스 전극 및 드레인 전극, 상기 소오스 전극 및 드레인 전극 상에 위치하며, 산화물을 포함하는 반도체층, 상기 반도체층 상에 위치하며, 질화막 및 산화막을 포함하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 상기 반도체층의 일정 영역과 대응되도록 위치하는 게이트 전극 및 상기 소오스 전극 또는 드레인 전극과 전기적으로 연결된 제 1 전극을 포함하고, 상기 질화막 내의 규소(Si) 및 질소(N) 원자들의 합의 비율은 5 내지 70at%인 것을 특징으로 하는 평판표시장치를 제공한다.The present invention also includes a substrate, a source electrode and a drain electrode on the substrate, a semiconductor layer on the source electrode and a drain electrode, the semiconductor layer including an oxide, and a nitride film and an oxide film on the semiconductor layer. A gate insulating layer formed on the gate insulating layer, the gate electrode positioned on the gate insulating layer to correspond to a predetermined region of the semiconductor layer, and a first electrode electrically connected to the source electrode or the drain electrode, and including silicon (Si) in the nitride layer And a ratio of the sum of nitrogen (N) atoms is 5 to 70 at%.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<실시예><Example>
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.1A is a cross-sectional view illustrating a thin film transistor according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 기판(100) 상에 소오스 전극(110a) 및 드레인 전극(110b)이 위치한다. Referring to FIG. 1A, a
상기 소오스 전극(110a) 및 드레인 전극(110b) 상에 상기 소오스 전극(110a) 및 드레인 전극(110b)과 전기적으로 연결되며, 산화물을 포함하는 반도체층(120)이 위치한다. 상기 반도체층(120)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 및 아연 주석 산화물(ZnSnO)로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다. The
상기 반도체층(120) 상에 게이트 절연막(140)이 위치한다. 상기 게이트 절연막(140)은 질화막(130) 및 산화막(135)을 포함할 수 있다. 상기 질화막(130)은 실 리콘 질화막(SiNx)일 수 있으며, 상기 실리콘 질화막(SiNx) 내에 규소(Si) 및 질소(N) 원자들의 합은 5 내지 70at%일 수 있다. The
상기 질화막(130) 상에 산화막(135)이 위치한다. 상기 산화막(135)은 실리콘 산화물(SiOx), 실리콘 질산화물(SiOxNy), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 이리듐 산화물(YOx), 티타늄 산화물(TiOx), 스트론튬 산화물(SrOx), 갈륨 산화물(GaOx) 및 바륨 스트론튬 티타늄 산화물(BST : BaSrTiO)로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.An
상기 게이트 절연막(140) 상에 상기 반도체층(120)의 일정 영역과 대응되는 게이트 전극(150)이 위치한다.A
이상과 같은 구조를 갖는 본 발명의 일 실시 예에 따른 박막 트랜지스터는 게이트 절연막으로 질화막/산화막의 이중층 구조를 포함하여, 후속 고온 열처리 공정에 의해 반도체층이 손상되는 것을 방지할 수 있다.The thin film transistor according to the exemplary embodiment having the above structure includes a double layer structure of a nitride film / oxide film as a gate insulating film, thereby preventing the semiconductor layer from being damaged by a subsequent high temperature heat treatment process.
따라서, 소자의 신뢰성이 높은 박막 트랜지스터를 제공할 수 있는 이점이 있다.Therefore, there is an advantage that a thin film transistor with high reliability of the device can be provided.
도 1b는 본 발명의 일 실시예에 따른 평판표시장치의 구조를 도시한 단면도이다. 1B is a cross-sectional view illustrating a structure of a flat panel display device according to an exemplary embodiment of the present invention.
도 1b를 참조하면, 도 1a에 도시된 바와 같은 구조를 갖는 박막 트랜지스터가 기판(100) 상에 위치한다.Referring to FIG. 1B, a thin film transistor having a structure as shown in FIG. 1A is positioned on the
상기 박막 트랜지스터는 소오스 전극(110a), 드레인 전극(110b), 산화물을 포함하는 반도체층(120), 게이트 절연막(140) 및 게이트 전극(150)을 포함할 수 있다.The thin film transistor may include a
상기 게이트 절연막(140)은 소오스 전극(110a) 및 드레인 전극(110b)을 노출시키는 제 1 및 제 2 비어홀(160a, 160b)이 형성되어 있고, 상기 제 1 및 제 2 비어홀(160a, 160b)을 통해 상기 반도체층(120)에 전기적으로 연결된 제 1 및 제 2 금속배선(170a, 170b)이 위치한다. The
상기 박막 트랜지스터상에 제 3 비어홀(185)을 통해 제 2 금속배선(170b)의 일부를 노출시키는 패시베이션막(180)이 위치한다. 또한, 상기 패시베이션막(180) 상에는 상기 제 3 비어홀(185)을 통해 제 2 금속 배선(170b)과 전기적으로 연결되는 제 1 전극(190)이 위치한다. The
상기 제 1 전극(190)을 포함하는 기판(100) 상에 절연막(200)이 위치한다. 상기 절연막(200)은 상기 제 1 전극(190)의 일부 영역을 노출시키는 개구부(205)가 형성된다.The
상기 절연막(200) 및 개구부(205) 상에 발광층(210)이 위치하고, 상기 발광층(210)을 포함하는 기판(100) 상에 제 2 전극(220)이 위치한다. The
본 발명의 일 실시예에서는 제 1 전극(190)과 제 2 전극(210) 사이에 발광층(210)을 포함하는 평판표시장치를 개시하지만, 이와는 달리, 제 1 전극(190)과 제 2 전극(210) 사이에 액정층을 포함하는 액정표시장치에도 적용 가능하다.According to an exemplary embodiment of the present invention, a flat panel display device including a
이상과 같은, 본 발명의 실시 예에 따른 평판표시장치는 게이트 절연막으로 질화막/산화막의 이중층 구조를 포함하여, 후속 고온 열처리 공정에 의해 반도체층 이 손상되는 것을 방지할 수 있다. 따라서, 소자의 신뢰성이 높은 평판표시장치를 제공할 수 있는 이점이 있다.As described above, the flat panel display device according to the exemplary embodiment of the present invention includes a double layer structure of a nitride film / oxide film as a gate insulating film, thereby preventing the semiconductor layer from being damaged by a subsequent high temperature heat treatment process. Therefore, there is an advantage that a flat panel display device having high reliability can be provided.
이하에서는 도 2a 내지 도 2d를 참조하여, 상기와 같은 구조를 갖는 본 발명의 실시예에 따른 박막 트랜지스터 및 평판표시장치의 제조방법을 설명하기로 한다.Hereinafter, a method of manufacturing a thin film transistor and a flat panel display device according to an exemplary embodiment of the present invention having the above structure will be described with reference to FIGS. 2A to 2D.
도 2a를 참조하면, 기판(300)이 제공된다. 기판(300)은 절연유리, 플라스틱 또는 도전성 물질을 포함할 수 있으며, 플렉서블 기판일 수 있다. 기판(300) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(ITO) 또는 알루미늄(Al) 등과 같은 금속을 적층하고 이를 패터닝하여 소오스 전극(310a) 및 드레인 전극(310b)을 형성한다. 2A, a
이어, 상기 소오스 전극(310a) 및 드레인 전극(310b) 상에 반도체층(320)을 형성한다. 상기 반도체층(320)은 양측 단부는 각각 소오스 전극(310a) 및 드레인 전극(310b)과 전기적으로 연결된다. 이때, 반도체층(320)은 산화물로 형성할 수 있으며, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 아연 주석 산화물(ZnSnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4)을 포함하도록 형성할 수 있다.Next, the
도 2b를 참조하면, 상기 반도체층(320)을 포함하는 기판(300) 상에 게이트 절연막(340)을 형성한다. 상기 게이트 절연막(340)은 질화막(330) 및 산화막(335)을 포함할 수 있다.Referring to FIG. 2B, a
상기 질화막(330)은 실리콘 질화막(SiNx)일 수 있으며, 상기 실리콘 질화막(SiNx) 내에 규소(Si) 및 질소(N) 원자들의 합의 비율은 5 내지 70at%일 수 있다. 상기 질화물(SiNx)층 내에 규소 및 질소 원자들의 합의 비율이 5at% 이상일 경우에는 질화막에 포함된 산소가 적어 질화막과 반도체층의 계면 및 반도체층의 캐리어 밀도(Carrier Density)가 증가되고, 결함(Defect)을 증가시켜 문턱전압이 -쪽으로 이동하여 구동시 전압이 커지는 것을 방지할 수 있는 이점이 있고, 70at% 이하일 경우에는 질화막에 포함된 산소가 너무 많아 질화막과 반도체층의 계면 및 반도체층의 캐리어 밀도(Carrier Density)가 감소하여 문턱전압이 +쪽으로 이동하여 구동시 전압이 커지는 것을 방지할 수 있는 이점이 있다.The
이어, 상기 질화막(330) 상에 산화막(335)을 형성한다. 상기 산화막(335)은 실리콘 산화물(SiOx), 실리콘 질산화물(SiOxNy), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 이리듐 산화물(YOx), 티타늄 산화물(TiOx), 스트론튬 산화물(SrOx), 갈륨 산화물(GaOx) 및 바륨 스트론튬 티타늄 산화물(BST : BaSrTiO)로 이루어진 군에서 선택된 어느 하나 또는 둘 이상을 포함할 수 있으며, 5nm 내지 500nm의 두께를 갖는 것이 바람직하다.Next, an
여기서, 상기 질화막(330) 및 산화막(335)은 각각 5nm 내지 500nm의 두께를 갖도록 형성하는 것이 바람직하다. 이때, 상기 질화막(330) 및 산화막(335)의 각 두께가 5nm 이상일 경우에는 누설전류(leakage current)가 증가하는 것을 방지할 수 있는 이점이 있고, 500nm 이하일 경우에는, 러닝타임 증가로 인해 제조비용이 증가하고 소자에 단차가 생겨 그 위에 다른 층을 적층할 경우에 크랙(Crack)이 생 기거나 막 스트레스로 인하여 누설전류가 발생하게 되는 것을 방지할 수 있는 이점이 있다.Here, the
이때, 상기 질화막(330) 및 산화막(335)의 게이트 절연막(340)은 플라즈마 화학증착법 또는 RF 스퍼터링법을 사용하여 형성할 수 있다.In this case, the
이어, 상기 게이트 절연막(340)을 포함하는 기판(300) 상에 크롬(Cr), 몰리브덴(Mo), 인듐 틴 옥사이드(ITO) 또는 알루미늄(Al)과 같은 금속막을 적층한 다음, 이를 패터닝하여, 게이트 전극(350)을 형성한다. 이때, 상기 게이트 전극(350)은 상기 반도체층(320)의 일정 영역과 대응되도록 형성하는 것이 바람직하다.Subsequently, a metal film such as chromium (Cr), molybdenum (Mo), indium tin oxide (ITO), or aluminum (Al) is stacked on the
상기와 같이, 소오스 전극(310a), 드레인 전극(310b), 반도체층(320), 게이트 절연막(340) 및 게이트 전극(350)을 포함하는 박막 트랜지스터가 제조된다.As described above, a thin film transistor including a
이어, 도 2c를 참조하면, 상기 게이트 절연막(340)을 식각하여 상기 소오스 전극(310a) 및 드레인 전극(310b)을 노출시키는 제 1 및 제 2 비어홀(360a, 360b)를 형성한다.Referring to FIG. 2C, the
다음, 상기 제 1 및 제 2 비어홀(360a, 360b)을 포함하는 기판(300) 상에 금속 물질을 적층하고 이를 패터닝하여 제 1 및 제 2 금속배선(370a, 370b)을 형성한다. 상기 제 1 및 제 2 금속배선(370a, 370b)은 상기 제 1 및 제 2 비어홀(360a, 360b)을 매우며 상기 소오스 전극(310a) 및 드레인 전극(310b)과 전기적으로 연결된다.Next, a metal material is stacked on the
이어서, 도 2d를 참조하면, 상기 제 1 및 제 2 연결배선(370a, 370b)을 포함하는 기판(300) 상에 패시베이션막(380)을 적층한다. 그런 다음, 상기 패시베이션 막(380)을 식각하여, 상기 제 2 금속배선(370b)의 일부를 노출시키는 제 3 비어홀(385)을 형성한다. Subsequently, referring to FIG. 2D, the
이어서, 상기 패시베이션막(380) 및 제 3 비어홀(385) 상에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ICO(Indium Cerium Oxide) 또는 ZnO(Zinc Oxide)와 같은 일함수가 높은 도전물질을 적층하고 이를 패터닝하여 제 1 전극(390)을 형성한다.Subsequently, a high work function such as indium tin oxide (ITO), indium zinc oxide (IZO), indium cerium oxide (ICO), or zinc oxide (ZnO) may be formed on the
다음, 상기 제 1 전극(390)을 포함하는 기판(300) 상에 절연막(400)을 형성한다. 상기 절연막(400)은 무기막으로 형성하는 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 사용하여 형성하는 것이 바람직하고, 유기막으로 형성하는 경우 아크릴계 수지, 폴리이미드계 수지 또는 BCB(benzocyclobutene)을 사용하여 형성하는 것이 바람직하다.Next, an insulating
이어, 상기 절연막(400)의 일부를 식각하여 상기 제 1 전극(390)의 일부 영역을 노출시키는 개구부(405)를 형성한다. 그리고, 상기 절연막(400) 및 개구부(405) 상에 발광층(410)을 형성한다. 상기 발광층(410)은 유기물 또는 무기물을 포함할 수 있다.Subsequently, a portion of the insulating
이어서, 상기 발광층(410)을 포함하는 기판(300) 상에 배선 저항 및 일함수가 낮은 마그네슘(Mg), 은(Ag), 알루미늄(Al), 칼슘(Ca) 또는 이들의 합금 물질을 적층하여 제 2 전극(420)을 형성하여 본 발명의 일 실시예에 따른 평판표시장치를 완성한다.Subsequently, magnesium (Mg), silver (Ag), aluminum (Al), calcium (Ca), or alloy materials thereof having low wiring resistance and work function are stacked on the
상기와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 및 평판표시장치는 질화막 및 산화막의 2중층 구조의 게이트 절연막을 형성함으로써, 박막 트랜지스터의 중요한 전기적 특성인 오프 전류(Off Current) 및 온 전류(On Current)가 저하되는 것을 방지할 수 있다. 따라서, 소자의 신뢰성이 높은 박막 트랜지스터 및 이를 포함하는 평판표시장치를 제공할 수 있는 이점이 있다.As described above, the thin film transistor and the flat panel display according to the exemplary embodiment of the present invention form a gate insulating film having a double layer structure of a nitride film and an oxide film, thereby providing off current and on current, which are important electrical characteristics of the thin film transistor. On Current) can be prevented from falling. Accordingly, there is an advantage in that a thin film transistor having high reliability and a flat panel display device including the same can be provided.
이하, 상기와 같이 제조된 본 발명의 일 실시예에 따른 질화막 및 산화막의 게이트 절연막을 사용한 소자와 종래 실리콘 질화막의 게이트 절연막을 사용한 소자의 특성을 비교한 실험예를 개시한다.Hereinafter, an experimental example comparing the characteristics of a device using a gate insulating film of a nitride film and an oxide film according to an embodiment of the present invention manufactured as described above and a device using a gate insulating film of a conventional silicon nitride film will be described.
<실험예>Experimental Example
기판 상에 인듐 틴 옥사이드(ITO)를 스퍼터(Sputter) 증착하여 50nm의 소오스 전극 및 드레인 전극을 형성하였고, 인듐 갈륨 아연 산화물(InGaZnO)을 스퍼터 증착하여 30nm의 반도체층을 형성하였다. 게이트 절연막으로 실리콘 질화물(SiNx)을 300℃에서 PECVD 증착하여 400nm의 질화막을 형성하고, 실리콘 산화물(SiOx)을 350℃에서 PECVD 증착하여 10nm의 산화막을 형성하였다. 마지막으로 몰리브덴(Mo)을 스퍼터 증착하여 10nm의 게이트 전극을 형성하였다. Indium tin oxide (ITO) was sputter deposited on the substrate to form a source electrode and a drain electrode of 50 nm, and indium gallium zinc oxide (InGaZnO) was sputter deposited to form a semiconductor layer of 30 nm. Silicon nitride (SiNx) was PECVD deposited at 300 ° C. as a gate insulating film to form a nitride film of 400 nm, and silicon oxide (SiOx) was PECVD deposited at 350 ° C. to form a 10 nm oxide film. Finally, molybdenum (Mo) was sputter deposited to form a 10 nm gate electrode.
<비교예>Comparative Example
상기 실험예에서 게이트 절연막으로 실리콘 질화물(SiNx)의 단일층을 형성한 것 외의 나머지 공정 조건을 동일하게 하여 소자를 형성하였다.In the above experimental example, the device was formed under the same process conditions except that a single layer of silicon nitride (SiNx) was formed as the gate insulating film.
도 3a는 실리콘 질화물의 단일층으로 게이트 절연막을 사용한 소자에 상온(25℃), 150℃ 및 230℃에서 10분간 열처리한 후의 특성을 나타낸 그래프이고, 도 3b는 본 발명의 일 실시예에 따른 질화막 및 산화막의 2중층 구조의 게이트 절연막을 사용한 소자에 상온(25℃), 150℃ 및 230℃에서 10분간 열처리한 후의 특성을 나타낸 그래프이다.3A is a graph showing the characteristics after heat treatment at room temperature (25 ° C.), 150 ° C. and 230 ° C. for 10 minutes in a device using a gate insulating film as a single layer of silicon nitride, and FIG. 3B is a nitride film according to an embodiment of the present invention. And a characteristic after heat treatment at room temperature (25 ° C), 150 ° C, and 230 ° C for 10 minutes to a device using a gate insulating film having a double layer structure of an oxide film.
상기 도 3a 및 3b에서 나타나는 바와 같이, 실리콘 질화물을 단일 게이트 절연막에 사용한 경우에는 25℃, 150℃ 및 230℃에서 열처리 후 특성을 보면, 25℃의 상온에서는 온/오프 특성이 잘 나타나지만, 150℃ 및 230℃에서는 오프 특성이 크게 저하되는 것을 알 수 있다.As shown in FIGS. 3A and 3B, when silicon nitride is used for a single gate insulating film, the characteristics after heat treatment at 25 ° C., 150 ° C., and 230 ° C. are shown to be well on / off at 25 ° C., but at 150 ° C. And it turns out that at 230 degreeC, an off characteristic falls significantly.
그러나, 본 발명의 일 실시예인 질화막 및 산화막의 게이트 절연막을 사용한 경우에는 25℃ 및 130℃에서는 거의 동일한 온/오프 특성이 나타나는 것을 알 수 있고, 230℃에서 열처리 한 후의 온 전류 특성이 약간 저하된 것을 알 수 있다.However, in the case of using the gate insulating film of the nitride film and the oxide film according to the embodiment of the present invention, it can be seen that the on / off characteristics are almost the same at 25 ° C. and 130 ° C., and the on-current property after heat treatment at 230 ° C. is slightly decreased. It can be seen that.
상기와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 및 평판표시장치는 소자의 온/오프 특성이 저하되는 것을 방지할 수 있으며, 이에 따라 소자의 신뢰성이 높은 박막 트랜지스터 및 이를 포함하는 평판표시장치를 제공할 수 있는 이점이 있다.As described above, the thin film transistor and the flat panel display device according to an embodiment of the present invention can prevent the on / off characteristics of the device from being lowered, and thus the thin film transistor having the high reliability of the device and the flat panel display device including the same There is an advantage that can provide.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술 적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the above-described technical configuration of the present invention may be embodied by those skilled in the art to which the present invention pertains without changing the technical spirit or essential features of the present invention. It will be appreciated that the present invention may be practiced as. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is shown by the claims below, rather than the above detailed description. Also, it is to be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention.
상술한 바와 같이, 본 발명의 박막 트랜지스터 및 이를 포함하는 평판표시장치는 박막 트랜지스터의 전기적 특성이 저하되는 것을 방지할 수 있다. As described above, the thin film transistor and the flat panel display device including the same of the present invention can prevent the electrical characteristics of the thin film transistor from being lowered.
따라서, 소자의 신뢰성이 높은 박막 트랜지스터 및 이를 포함하는 평판표시장치를 제공할 수 있는 이점이 있다. Accordingly, there is an advantage in that a thin film transistor having high reliability and a flat panel display device including the same can be provided.
Claims (6)
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| KR1020070040157A KR20080095539A (en) | 2007-04-25 | 2007-04-25 | Thin film transistor and manufacturing for the same, flat panel display device comprising the same |
Applications Claiming Priority (1)
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Publications (1)
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