KR20080084282A - Semiconductor chip, method of manufacturing the same, and semiconductor package using the semicondutor chip - Google Patents
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Abstract
Description
도 1은 본 발명에 의한 반도체 칩의 단면도이다.1 is a cross-sectional view of a semiconductor chip according to the present invention.
도 2a는 반도체 몸체들이 형성된 웨이퍼를 도시한 평면도이다.2A is a plan view illustrating a wafer on which semiconductor bodies are formed.
도 2b은 도 2a를 I-I´선으로 절단한 단면도이다.FIG. 2B is a cross-sectional view taken along line II ′ of FIG. 2A.
도 3은 웨이퍼 후면을 제거하는 그라인딩 공정을 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a grinding process of removing a wafer back surface.
도 4는 본 발명에 의한 반도체 칩의 분해 사시도이다.4 is an exploded perspective view of a semiconductor chip according to the present invention.
도 5는 본 발명에 의한 반도체 칩을 적용한 웨이퍼 레벨 반도체 패키지이다.5 is a wafer level semiconductor package to which the semiconductor chip according to the present invention is applied.
도 6은 본 발명에 의한 반도체 칩을 적용한 볼 그리드 어레이 반도체 패키지의 단면도이다.6 is a cross-sectional view of a ball grid array semiconductor package to which the semiconductor chip according to the present invention is applied.
본 발명은 반도체 칩과 이의 제조방법 및 이를 이용한 반도체 패키지에 관한 것으로, 보다 상세하게는, 두께가 얇으면서 휨이 발생이 적고 취급이 용이한 반도체 칩과 이의 제조방법 및 이를 이용한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor chip, a method for manufacturing the same, and a semiconductor package using the same. More particularly, the present invention relates to a semiconductor chip, a method for manufacturing the same, and a semiconductor package using the same. .
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있으며, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.In the semiconductor industry, a semiconductor package generally refers to a form in which a semiconductor chip, in which a microcircuit is designed, is sealed with a mold resin or ceramic so as to be protected from an external environment and mounted on an electronic device. In recent years, semiconductor chips are packaged for the purpose of improving the performance and quality of electronic devices through miniaturization, thinning, and multifunctionality of electronic devices, rather than packaging semiconductor chips for the purpose of enclosing, protecting, or simply mounting electronic devices. Doing. Therefore, the importance of semiconductor packages is increasing, and a wide variety of semiconductor packages have been developed.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩들을 수직으로 적층하여 적층 반도체 패키지를 만드는 것이다. Recently, the demand for high integration, increased memory capacity, multifunctionality, and high-density packaging of semiconductor devices has been accelerated, and one of the methods for meeting the above requirements is to stack a plurality of semiconductor chips vertically to make a stacked semiconductor package.
이와 같이 반도체 칩들을 수직으로 적층시키면, 적층 반도체 패키지의 높이가 하나의 반도체 칩을 수용하는 반도체 패키지의 높이에 비해 크게 증가될 수밖에 없다. 이를 해결하기 위해서 최근에는 반도체 칩들이 형성되는 웨이퍼의 후면을 일정 두께로 그라인딩하여 반도체 칩의 두께를 얇게 형성하고, 그라인딩 공정이 완료된 반도체 칩들을 적층시켜 박형화된 적층 반도체 패키지를 형성한다.When the semiconductor chips are stacked vertically, the height of the stacked semiconductor package is inevitably increased compared to the height of the semiconductor package accommodating one semiconductor chip. In order to solve this problem, recently, the back surface of the wafer on which the semiconductor chips are formed is ground to a predetermined thickness to form a thin thickness of the semiconductor chip, and the semiconductor chips having the grinding process completed are stacked to form a thin laminated semiconductor package.
그러나, 상술한 바와 같이 웨이퍼 후면을 제거하는 그라인딩 공정을 진행하면, 웨이퍼 두께가 아주 얇아지기 때문에 종래에는 웨이퍼에서 절단된 반도체 칩을 이동시키거나, 반도체 칩들을 적층시키고, 반도체 칩이 부착되는 부재와 반도체 칩을 전기적으로 연결시키는 와이어 본딩 공정에서 반도체 칩에 크랙이 발생되는 등의 핸들링 문제가 빈번하게 발생되어 생산성 및 신뢰성을 저하시키는 문제점이 있 었다.However, when the grinding process of removing the back surface of the wafer is performed as described above, the thickness of the wafer becomes very thin. Therefore, the semiconductor chip, which is conventionally cut from the wafer, or the semiconductor chips are stacked and the semiconductor chip is attached, In the wire bonding process of electrically connecting the semiconductor chips, handling problems such as cracks are frequently generated in the semiconductor chips, thereby lowering productivity and reliability.
또한, 핸들링 문제를 최소화하기 위해 웨이퍼 후면을 그라인딩하여 제거하는 양을 적게 할 경우 웨이퍼, 즉 반도체 칩의 두께가 두꺼워져 패키징된 반도체 패키지의 두께가 증가되는 문제점이 발생된다.In addition, when the amount of grinding and removing the back surface of the wafer is reduced to minimize the handling problem, the thickness of the wafer, that is, the semiconductor chip becomes thick, resulting in an increase in the thickness of the packaged semiconductor package.
또한, 반도체 칩이 2개이상 적층된 적층형 반도체 패키지를 형성하기 위해서 그라인딩된 상태의 웨이퍼를 2장 이상 적층시키거나, 웨이퍼에 다이 일렉트릭 및 솔더 레지스트 등을 부착하는 경우 그라인딩으로 인해 두께가 얇아진 웨이퍼가 자중에 의해 휘어져 후속 공정, 예를 들어 웨이퍼 절단 공정 및 기판 상에 반도체 칩을 부착시키는 공정에서 문제가 발생된다.In addition, in order to form a stacked semiconductor package in which two or more semiconductor chips are stacked, two or more wafers in a ground state are stacked, or when a wafer, such as electric and solder resist, is attached to the wafer, Problems arise in subsequent processes such as wafer cutting and attaching the semiconductor chip onto the substrate by self weight.
본 발명은 그라인딩된 웨이퍼의 후면에 강도 보강 부재를 부착하여 를 웨이퍼의 취급이 용이하도록 하고, 휨 발생을 최소화하여 제품의 신뢰성 및 생산성을 향상시킨 반도체 칩과 이의 제조방법을 제공한다. The present invention provides a semiconductor chip and a method of manufacturing the same by attaching a strength reinforcing member to the rear surface of the ground wafer to facilitate handling of the wafer and to minimize warpage, thereby improving product reliability and productivity.
또한, 본 발명은 두께를 박형화시킨 반도체 패키지를 제공한다.In addition, the present invention provides a semiconductor package with a reduced thickness.
본 발명에 따른 반도체 칩은, 내부에 회로부들이 형성된 반도체 몸체, 상기 회로부들과 전기적으로 연결되고 상기 반도체 몸체의 제 1면에 배열되며 외부의 전기적 신호가 입력되는 본딩부 및 상기 제 1면 대향되며 그라인딩된 상기 반도체 몸체의 제 2면에 부착되어 상기 반도체 몸체의 강도를 보강하는 보강부재를 포함한다.The semiconductor chip according to the present invention includes a semiconductor body having circuit portions formed therein, a bonding portion electrically connected to the circuit portions, arranged on a first surface of the semiconductor body, and receiving an external electrical signal, and facing the first surface. And a reinforcing member attached to the grounded second surface of the semiconductor body to reinforce the strength of the semiconductor body.
여기서, 상기 보강부재는 경질의 보강 플레이트 및 상기 보강 플레이트의 일면에 부착되고 상기 보강 플레이트를 상기 반도체 몸체의 제 2면에 부착시키는 접착제를 포함한다. Here, the reinforcing member includes a hard reinforcing plate and an adhesive attached to one surface of the reinforcing plate and attaching the reinforcing plate to the second surface of the semiconductor body.
상기 보강 플레이트는 상기 반도체 몸체의 휨을 방지하는 유리, 세라믹, 플라스틱 및 금속들 중 선택된 어느 하나의 재질로 형성된다. The reinforcing plate is formed of any one material selected from glass, ceramic, plastic, and metal to prevent bending of the semiconductor body.
또한, 본 발명에 따른 반도체 칩의 제조방법은, 내부에 회로부들이 형성되고, 절단선에 의해 구분되는 반도체 몸체를 기판의 상부면에 복수개의 형성하는 단계, 상기 반도체 몸체의 제 1면에 회로부들과 전기적으로 연결되는 본딩부를 형성하는 단계, 상기 반도체 몸체의 제 1면과 대향되는 상기 기판의 하부면을 선택된 두께만큼 그라인딩하여 제거하는 단계, 상기 그라인딩된 기판의 하부면에 상기 반도체 몸체의 강도를 보강하기 위한 보강부재를 부착하는 단계 및 상기 보강부재를 포함한 상기 기판을 상기 절단선을 따라 절단하여 개별화시키는 단계,를 포함한다.In addition, in the method of manufacturing a semiconductor chip according to the present invention, the circuit parts are formed therein, and forming a plurality of semiconductor bodies separated by cutting lines on the upper surface of the substrate, the circuit parts on the first surface of the semiconductor body. Forming a bonding portion electrically connected to the semiconductor substrate, grinding and removing a lower surface of the substrate facing the first surface of the semiconductor body by a selected thickness, and applying strength of the semiconductor body to the lower surface of the ground substrate. Attaching a reinforcing member for reinforcing, and cutting and individualizing the substrate including the reinforcing member along the cutting line.
게다가, 본 발명에 따른 반도체 패키지는, 내부에 회로부들이 형성된 반도체 몸체, 상기 회로부들과 전기적으로 연결되고 상기 반도체 몸체의 제 1면에 배열된 본딩부 및 상기 반도체 몸체의 제 2면에 부착되어 상기 반도체 몸체의 강도를 보강하는 보강부재를 포함하는 반도체 칩, 상기 반도체 칩이 실장되고, 상기 반도체 칩이 실장되는 상부면에 상기 본딩부와 전기적으로 연결되는 접속 패드들이 형성된 기판, 상기 반도체 칩을 포함한 상기 기판의 상부면을 감싸는 몰딩부 및 상기 기판의 하부면에 배열되고, 상기 접속 패드들과 전기적으로 연결된 외부 접속 단자들,을 포함한다.In addition, the semiconductor package according to the present invention includes a semiconductor body having circuit portions formed therein, a bonding portion electrically connected to the circuit portions and arranged on the first surface of the semiconductor body, and attached to the second surface of the semiconductor body. A semiconductor chip comprising a reinforcing member for reinforcing a strength of a semiconductor body, a substrate on which the semiconductor chip is mounted, and a connection pad on the upper surface on which the semiconductor chip is mounted is electrically connected to the bonding part, including the semiconductor chip. And a molding part surrounding the upper surface of the substrate and external connection terminals arranged on the lower surface of the substrate and electrically connected to the connection pads.
여기서, 상기 반도체 칩의 본딩부가 상기 접속 패드에 직접 접속되는 플립 칩 본딩 방식으로 상기 반도체 칩이 부착되며, 상기 몰딩부는 상기 보강부재가 노출되도록 상기 반도체 칩의 측면을 포함한 상기 기판을 상부면 전체를 감싼다. Here, the semiconductor chip is attached by a flip chip bonding method in which a bonding part of the semiconductor chip is directly connected to the connection pad, and the molding part covers the entire upper surface of the substrate including the side surface of the semiconductor chip so that the reinforcing member is exposed. Wrap
(실시예)(Example)
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 의한 반도체 칩의 단면도이고, 도 4는 본 발명에 의한 반도체 칩의 분해 사시도이다. 여기서, 도 4의 Ⅱ-Ⅱ´선을 절단하면 도 1의 반도체 칩 단면이 나타난다. 1 is a cross-sectional view of a semiconductor chip according to the present invention, Figure 4 is an exploded perspective view of a semiconductor chip according to the present invention. Here, when the II-II 'line | wire of FIG. 4 is cut | disconnected, the semiconductor chip cross section of FIG. 1 will appear.
도 1 및 도 4를 참조하면, 반도체 칩(100)은 반도체 몸체(110), 본딩부(120) 및 보강부재(130)를 포함한다.1 and 4, the
도 4를 참조하면, 반도체 몸체(110)는 순도 높은 실리콘 웨이퍼(10) 상에 형성되며, 웨이퍼(10) 상에 임의의 선으로 나타낸 전달선(102)에 의해 각각의 반도체 몸체(110)는 서로 독립적으로 나눠져 있다. 따라서, 반도체 몸체(110)들은 웨이퍼(10) 상에 복수개의 열과 행으로 배열된다. 도 1을 참조하면, 각각의 반도체 몸체(110)의 내부에는 데이터를 저장하고 처리하기 위한 회로부(circuit portion;112)들이 형성된다.Referring to FIG. 4, a
도 1을 참조하면, 본딩부(120)는 반도체 몸체(110)의 제 1면, 예를 들어 상부면에 형성되며, 회로부(112)들와 전기적으로 연결된다. 본딩부(120)는 반도체 패키지 제조 공정에서 기판의 접속 패드들과 전기적으로 연결되어 외부의 전기적 신 호가 입력된다. 바람직하게, 본 발명에 의한 본딩부(120)는 본딩 패드이다.Referring to FIG. 1, the
보강부재(130)는 그라인딩된 웨이퍼(10)의 후면, 즉 반도체 몸체(110)의 제 1면과 대향되는 면에 부착되어 그라인딩 공정으로 두께가 얇아진 웨이퍼(130)의 강도를 보강한다. 이러한 보강부재(130)는 웨이퍼보다 얇으면서 휨과 크랙에 강한 경질의 보강 플레이트(132), 보강 플레이트(132)의 일면에 접착되어 보강 플레이트(132)를 웨이퍼(10)의 후면에 부착시키는 접착제(134)를 포함한다.The reinforcing
바람직하게, 보강 플레이트(132)는 세라믹, 유리, 플라스틱 및 열전도율이 높은 금속 등의 재질들로 형성하며, 보강 플레이트(132)의 크기는 웨이퍼의 크기와 동일하게 형성하거나, 웨이퍼의 크기보다 약간 작게 형성한다.Preferably, the
본 발명에서와 같이 그라인딩된 웨이퍼(10)의 하부면에 보강부재(130)를 부착하여 반도체 칩(100)을 형성하면, 종래에 핸드링 문제로 소정 두께 이하로 얇게 형성할 수 없었던 반도체 칩(100)의 두께를 종래보다 얇게 형성하면서, 핸들링은 종래보다 더 용이한 반도체 칩(100)을 제조할 수 있어 반도체 패키지 공정에서 반도체 칩(100)의 불량을 최소화할 수 있다.When the
또한, 보강부재(130)가 웨이퍼(10) 후면을 제거하는 그라인딩 공정 이후에 진행되는 후속 공정에서 두께가 얇은 웨이퍼(10)를 지지하여 웨이퍼(10)가 휘어지는 것을 방지함으로써, 제품의 신뢰성 및 생산성이 향상될 수 있다.In addition, the reinforcing
또한, 보강부재(130)를 열전도율이 높은 금속 재질로 형성하면, 열방출 효율이 향상되어 반도체 칩(100)의 열화로 인한 오동작을 방지할 수 있다.In addition, when the reinforcing
이하에서는 도 1 내지 도 4를 참조하여 반도체 칩 제조 과정을 설명하도록 한다. Hereinafter, a semiconductor chip manufacturing process will be described with reference to FIGS. 1 to 4.
도 2a는 반도체 몸체들이 형성된 웨이퍼를 도시한 평면도이고, 도 2b은 도 2a를 I-I´선으로 절단한 단면도이다.2A is a plan view illustrating a wafer on which semiconductor bodies are formed, and FIG. 2B is a cross-sectional view taken along line II ′ of FIG. 2A.
도 2a 및 도 2b을 참조하면, 웨이퍼(10a) 상에 증착, 사진, 식각 및 이온 주입 공정 등과 같은 반도체 소자 제조 공정을 거쳐 내부에 회로부(112)들이 형성된 반도체 몸체(110)를 형성한다. 상술한 반도체 몸체(110)들은 웨이퍼(10a) 상에 복수개 형성되며 절단선(102)에 의해 각각의 반도체 몸체(110)들은 독립적으로 구분된다.Referring to FIGS. 2A and 2B, a
도 2b을 참조하면, 웨이퍼(10a) 상에 반도체 몸체(110)들이 형성된 후 반도체 몸체(110)의 제 1면, 예를 들어 상부면에 회로부(112)들과 전기적으로 연결된 본딩부(120)들을 형성한다.Referring to FIG. 2B, after the
도 3은 웨이퍼 후면을 제거하는 그라인딩 공정을 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining a grinding process of removing a wafer back surface.
이후, 도 3을 참조하면, 반도체 몸체(110)의 제 1면과 대향되는 웨이퍼(10a)의 후면에서부터 웨이퍼(10a)의 상부면 쪽으로 웨이퍼(10a)를 연마하여 제거하는 그라인딩 공정을 진행함으로써, 반도체 몸체(110)의 회로부(112) 근처, 즉 A 높이까지 웨이퍼(10a)를 제거하여 웨이퍼(10a)의 두께를 얇게 만든다. 바람직하게, 그라인딩 공정이 완료된 웨이퍼(10)의 두께는 종래의 반도체 칩의 두께보다 얇다.3, a grinding process of grinding and removing the
그라인딩 공정이 완료되면, 도 4에 도시된 바와 같이 보강 플레이트(132)에서 접착제(134)가 부착된 일면이 그라인딩된 웨이퍼(10)의 후면과 마주보도록 위치시킨 상태에서 웨이퍼(10)의 크기와 동일하거나 약간 작은 크기를 갖는 보강부 재(130)를 웨이퍼(10)의 후면에 부착한다. When the grinding process is completed, as shown in FIG. 4, the size of the
이후, 웨이퍼(10) 상에 임의의 선으로 나타낸 절단선(102)을 따라 보강부재(130)를 포함한 웨이퍼(10)를 절단하여 도 1에 도시된 바와 같이 반도체 칩(100)을 개별화시켜 반도체 칩(100)의 제조 공정을 완료한다.Thereafter, the
이하에서는 도 5 및 도 6을 참조하여 상술한 반도체 칩을 이용한 반도체 패키지에 대해 설명하도록 한다. Hereinafter, a semiconductor package using the semiconductor chip described above with reference to FIGS. 5 and 6 will be described.
도 5는 본 발명에 의한 반도체 칩을 적용한 웨이퍼 레벨 반도체 패키지이다.5 is a wafer level semiconductor package to which the semiconductor chip according to the present invention is applied.
도 5를 참조하면, 본 발명에 의한 웨이퍼 레벨 반도체 패키지(200)는 반도체 칩(100)이 완료된 후 웨이퍼(10) 상태에서 각각의 반도체 칩(100)의 본딩부(120)에 외부 접속 단자로 사용되는 솔더 범프(140)를 더 형성한 것이다. 따라서, 웨이퍼 레벨 반도체 패키지(200)에 대한 상세한 설명은 생략하고 도 1에 도시된 반도체 칩(100)과 동일한 구성 요소에 대해서는 동일한 도면번호를 부여한다.Referring to FIG. 5, the wafer
도 6은 본 발명에 의한 반도체 칩을 적용한 볼 그리드 어레이 반도체 패키지의 단면도이다.6 is a cross-sectional view of a ball grid array semiconductor package to which the semiconductor chip according to the present invention is applied.
본 발명에 의한 볼 그리드 어레이 반도체 패키지(300)는 반도체 몸체(110), 본딩부(120) 및 보강부재(130)를 포함한 반도체 칩(100), 반도체 칩(100)이 실장되는 기판(310), 기판(310)의 상부면을 감싸는 몰딩부(320) 및 외부 접속 단자로 사용되는 솔더 볼(330)을 포함한다. The ball grid
여기서는, 본 발명에 의한 특징을 보다 부각시키기 위해서 보강부재(130)가 몰딩부(320)의 외부로 노출되도록 반도체 칩(100)을 플립칩 방식으로 부착한 볼 그 리드 어레이 반도체 패키지(300)에 대해 도시하고 이에 대해서만 설명하기로 한다.Here, in order to further highlight the feature according to the present invention, the ball chip
본 실시예에서는 플립칩 본딩 방식에 의한 볼 그리드 어레이 패키지(300)를 설명하지만, 도전성 와이어를 이용하여 본 발명에 의한 반도체 칩과 기판을 전기적으로 연결하는 볼 그리드 어레이 반도체 패키지도 제조할 수도 있다.In the present embodiment, the ball
플립칩 방식으로 기판(310) 상에 반도체 칩(100)을 실장할 경우, 반도체 칩(100)의 본딩부(120a)는 본딩 패드(122), 본딩 패드(122) 상에 일정 높이를 갖도록 형성되는 스터드 범프(124)를 포함한다.When the
기판(310)은 접속 패드(312)들, 볼 랜드(314)들, 회로 패턴(도시 안됨) 및 비아 홀(도시 안됨)들이 인쇄된 인쇄회로기판으로, 기판(310)의 상부면 중앙에는 반도체 칩(100)이 부착되는 칩 부착 영역이 마련된다. The
접속 패드(132)들은 기판(310)의 상부면에 형성되어 반도체 칩(100)과 기판(310)을 전기적으로 연결시킨다. 접속 패드(312)들은 칩 부착 영역의 내측에 본딩부들고 대응하도록 배열된다.The
여기서, 도전성 와이어를 이용하여 반도체 칩의 본딩부(120), 즉 본딩 패드와 기판(310)의 접속 패드(312)들을 전기적으로 연결시키는 경우 접속 패드(312)들은 칩 부착 영역의 외측에 배열되는데, 칩 부착 영역의 외측 중 본딩 패드(120)들이 배열된 방향과 동일한 방향으로 접속 패드(312)들이 배열된다. Here, in the case of electrically connecting the
볼 랜드(314)는 기판(310)의 하부면에 배열되고, 각각의 볼 랜드(314)에는 솔더 볼(330)들이 접속된다. 이러한, 볼 랜드(314)들은 회로 패턴들 및 비아 홀들에 의해서 기판(310)의 상부면에 형성된 접속 패드(312)들과 전기적으로 연결된다. The ball lands 314 are arranged on the bottom surface of the
몰딩부(320)는 반도체 칩(100)을 외부 환경으로부터 보호하기 위한 것으로, 몰딩부(130)는 반도체 칩(100)의 측면을 포함한 기판(310)의 상부면 전체를 감싸도록 형성된다. 따라서, 반도체 칩(100)의 보강부재(130)는 도 6에 도시된 바와 같이 몰딩부(320)의 외측으로 노출된다. 이 경우, 반도체 칩(100)의 보강 플레이트(132)는 열전도율이 높은 금속을 이용하는 것이 바람직하다.The
이와 같이 금속의 보강 플레이트(132)가 외부로 노출되도록 몰딩부(320)를 형성할 경우, 반도체 칩(100)의 동작으로 인해 회로부(112)에서 발생된 열을 외부로 신속하게 방출할 수 있기 때문에 본 발명에 의한 볼 그리드 어레이 반도체 패키지(300)의 오동작을 방지할 수 있다.As such, when the
솔더 볼(330)는 볼 그리드 어레이 반도체 패키지(300)가 최종적으로 실장되는 메모리 모듈과 반도체 패키지(300)를 전기적으로 연결시키는 것으로, 구형상의 솔더로 형성된다. The
본 발명에 의한 반도체 칩을 적용하여 반도체 패키지(200, 또는 300)를 제조하면, 반도체 칩의 핸들링이 용이하고, 반도체 패키지(200, 또는 300)의 두께가 얇다. 또한, 보강부재(130)를 열전도율이 높은 금속 재질로 형성하면, 열방출 효율이 향상되어 반도체 칩(100)의 열화로 인한 반도체 패키지(200, 또는 300)의 오동작을 방지할 수 있어 제품의 신뢰성을 향상시킬 수 있다.When the
이상, 본 발명은 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. Although the present invention has been shown and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. And one of ordinary skill in the art that the present invention can be modified.
이상에서 상세하게 설명한 바와 같이 반도체 몸체의 하부면에 보강부재를 부착하여 반도체 칩을 형성하면, 두께가 얇은 반도체 칩의 취급이 용이하여 반도체 칩의 불량을 최소화할 수 있으며, 반도체 칩 및 반도체 패키지의 두께를 얇게 형성할 수 있는 효과가 있다.As described in detail above, when the semiconductor chip is formed by attaching a reinforcing member to the lower surface of the semiconductor body, it is easy to handle a thin semiconductor chip, thereby minimizing defects of the semiconductor chip, There is an effect that can be formed thin.
또한, 열전도율이 높은 보강부재를 반도체 몸체의 하부면에 부착한 경우에는 반도체 칩에서 발생된 열을 외부로 신속하게 방출시킬 수 있어 반도체 칩의 열화로 인한 오동작을 방지할 수 있는 효과가 있다.In addition, when the reinforcing member having a high thermal conductivity is attached to the lower surface of the semiconductor body, heat generated from the semiconductor chip can be quickly released to the outside, thereby preventing malfunction of the semiconductor chip.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070025751A KR20080084282A (en) | 2007-03-15 | 2007-03-15 | Semiconductor chip, method of manufacturing the same, and semiconductor package using the semicondutor chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020070025751A KR20080084282A (en) | 2007-03-15 | 2007-03-15 | Semiconductor chip, method of manufacturing the same, and semiconductor package using the semicondutor chip |
Publications (1)
Publication Number | Publication Date |
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KR20080084282A true KR20080084282A (en) | 2008-09-19 |
Family
ID=40024657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020070025751A KR20080084282A (en) | 2007-03-15 | 2007-03-15 | Semiconductor chip, method of manufacturing the same, and semiconductor package using the semicondutor chip |
Country Status (1)
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KR (1) | KR20080084282A (en) |
-
2007
- 2007-03-15 KR KR1020070025751A patent/KR20080084282A/en not_active Application Discontinuation
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