KR20080078197A - Circuit for generating sense ampplifier enable signal, memory device having the same, and method of generating sense ampplifier enable signal - Google Patents

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Abstract

A sense amplifier enable signal generating circuit, a memory device having the same, and a method of generating a sense amplifier enable signal are provided to prevent a sensing margin from being changed after a word line is activated by activating the sense amplifier enable signal after a row address signal path is activated. A sense amplifier enable signal generating circuit includes an input unit(121) and a sense amplifier enable signal generator(122b). The input unit receives a signal, which is related with a row address signal path, until a word line is activated. The sense amplifier enable signal generator activates a sense amplifier enable signal based on the signal, which is related to the activated row address signal path, when the related signal is activated. The sense amplifier enable signal generator activates the sense amplifier enable signal by using a reference voltage, when the related signal is activated.

Description

센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리 장치 및 센스 엠프 인에이블 신호 발생 방법{CIRCUIT FOR GENERATING SENSE AMPPLIFIER ENABLE SIGNAL, MEMORY DEVICE HAVING THE SAME, AND METHOD OF GENERATING SENSE AMPPLIFIER ENABLE SIGNAL}CIRCUIT FOR GENERATING SENSE AMPPLIFIER ENABLE SIGNAL, MEMORY DEVICE HAVING THE SAME, AND METHOD OF GENERATING SENSE AMPPLIFIER ENABLE SIGNAL}

도 1는 종래의 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하는 과정을 설명하기 위한 메모리 장치의 블록도이다. 1 is a block diagram of a memory device for explaining a process of generating an enable signal of a bit line sense amplifier of a conventional DRAM.

도 2는 도 1의 SAEN 신호 발생 회로의 내부 회로도를 도시한 회로도이다. FIG. 2 is a circuit diagram illustrating an internal circuit diagram of the SAEN signal generation circuit of FIG. 1.

도 3은 일반적인 DRAM의 한 개의 메모리 셀을 나타낸 개념도이다.3 is a conceptual diagram illustrating one memory cell of a general DRAM.

도 4는 도 1의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.4 is a timing diagram illustrating a voltage change of a bit line pair coupled to the bit line sense amplifier of FIG. 1.

도 5a는 본 발명의 일실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다.5A is a block diagram for generating an enable signal of a bitline sense amplifier of a DRAM according to an embodiment of the present invention.

도 5b는 본 발명의 다른 실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다. 5B is a block diagram for generating an enable signal of a bit line sense amplifier of a DRAM according to another embodiment of the present invention.

도 6a는 본 발명의 일실시예에 따른 도 5A의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.6A is a timing diagram illustrating a voltage change of a pair of bit lines coupled to the bit line sense amplifier of FIG. 5A according to an embodiment of the present invention.

도 6b는 본 발명의 다른 실시예에 따른 도 5A의 비트라인 감지 증폭기에 결 합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.6B is a timing diagram illustrating a voltage change of a bit line pair coupled to the bit line sense amplifier of FIG. 5A according to another embodiment of the present invention.

도 6c는 본 발명의 또 다른 실시예에 따른 도 5B의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다.FIG. 6C is a timing diagram illustrating a voltage change of a bit line pair coupled to the bit line sense amplifier of FIG. 5B according to another embodiment of the present invention.

도 7a는 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이다.7A is a block diagram illustrating a SAEN signal generation circuit of FIG. 5A according to an embodiment of the present invention.

도 7b는 본 발명의 다른 실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이다. FIG. 7B is a block diagram illustrating a SAEN signal generation circuit of FIG. 5A according to another embodiment of the present invention.

도 8은 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로의 구체 회로도이다.8 is a detailed circuit diagram of the SAEN signal generating circuit of FIG. 5A according to an embodiment of the present invention.

도 9는 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작 타이밍도를 나타낸다. 9 is an operation timing diagram of a sense amplifier enable signal SAEN generation circuit according to an embodiment of the present invention.

도 10은 본 발명의 일실시예에 따른 PVT 변이에 따른 tRCD 값을 시뮬레이션 한 결과를 나타낸 그래프이다.10 is a graph showing a result of simulating a tRCD value according to PVT variation according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20, 120a, 120b : 센스 엠프 인에이블 신호 발생 회로20, 120a, 120b: sense amplifier enable signal generation circuit

122a, 122b : 센스 엠프 인에이블 신호 발생부122a, 122b: sense amplifier enable signal generator

124 : 신호 발생부124: signal generator

본 발명은 메모리 장치의 센스 엠프 인에이블 신호 발생 회로 및 방법에 관한 것으로, 더욱 상세하게는 메모리 장치의 비트라인쌍에 형성된 전압을 감지하여 증폭하기 위한 센스 엠프 인에이블 신호를 발생시키는 센스 엠프 인에이블 신호 발생 회로 및 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit and method for generating a sense amplifier enable signal of a memory device, and more particularly, to a sense amplifier enable signal for generating a sense amplifier enable signal for sensing and amplifying a voltage formed on a pair of bit lines of a memory device. A signal generating circuit and method are disclosed.

디램(Dynamic Random Access Memory, 이하 'DRAM')과 같은 메모리 장치는 코아(core) 영역에 복수의 메모리 셀(cell)들이 배치되고, 주변 영역에 외부로부터 입력된 어드레스 및 제어 신호에 기초하여 메모리 셀 어레이로부터 데이터를 읽어내거나 메모리 셀 어레이로 데이터를 쓰기 위한 인터페이스 회로가 배치된다.In a memory device such as a dynamic random access memory (DRAM), a plurality of memory cells are disposed in a core area, and a memory cell is based on an address and a control signal input from the outside to a peripheral area. Interface circuitry is provided for reading data from or writing data to the array of memory cells.

코아 영역에는 복수의 메모리 셀들을 포함하는 메모리 뱅크들이 복수개 배치될 수 있다. 각각의 메모리 셀은 복수개의 비트라인들 중의 하나와 복수개의 워드 라인들들(WL) 중의 하나에 연결된다. A plurality of memory banks including a plurality of memory cells may be disposed in the core region. Each memory cell is connected to one of the plurality of bit lines and one of the plurality of word lines WL.

도 1는 종래의 DRAM의 비트라인 감지 증폭기(Bit Line Sense Amp)의 인에이블 신호를 생성하는 과정을 설명하기 위한 메모리 장치의 블록도이고, 도 2은 도 1의 SAEN 신호 발생 회로의 내부 회로도를 도시한 회로도이다. 도 3은 일반적인 DRAM의 한 개의 메모리 셀을 나타낸 개념도이고, 도 4는 도 1의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다. 이하, 도 1 내지 도 4를 참조하여 종래의 메모리 장치에서 비트라인 감지 증폭기 인에이블(Bit Line Sense Amp Enable)의 타이밍을 조절하는 과정에 대해 설명한다. 1 is a block diagram of a memory device for explaining a process of generating an enable signal of a bit line sense amplifier of a conventional DRAM, and FIG. 2 is an internal circuit diagram of the SAEN signal generation circuit of FIG. 1. The circuit diagram shown. 3 is a conceptual diagram illustrating one memory cell of a typical DRAM, and FIG. 4 is a timing diagram illustrating a voltage change of a bit line pair coupled to the bit line sense amplifier of FIG. 1. Hereinafter, a process of adjusting the timing of a bit line sense amplifier enable in a conventional memory device will be described with reference to FIGS. 1 to 4.

도 1 내지 도 4를 참조하면, 외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 스트로브 신호(Row Address Strobe) RASB, 컬럼 스트로브 신호(Column Address Strobe) CASB, 라이트 인에이블 신호(Write Enable) WEB 등의 제어 신호(41)는 커맨드 버퍼(40)를 거쳐 커맨드 디코더(30)로 제공된다. 도 4에 도시된 바와 같이 센스 엠프 인에이블 신호를 활성화시키기 위한 활성화 (Activation) 신호(32)는 소정의 활성화 커맨드(Activation command)로부터 소정 지연 시간(D1)후 활성화된다. 외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 어드레스(51)는 어드레스 버퍼(50)를 거쳐 어드레스 래치(60)로 제공된다. 소정 개수의 비트들로 구성된 복수의 어드레스 신호(62)는 활성화 신호 ACT(32)에 응답하여 출력된다. 1 to 4, a low strobe signal RASB inputted from an external memory controller (not shown), a column strobe signal CASB, a write enable signal WEB, and the like. The control signal 41 is provided to the command decoder 30 via the command buffer 40. As shown in FIG. 4, an activation signal 32 for activating the sense amplifier enable signal is activated after a predetermined delay time D1 from a predetermined activation command. The row address 51 input from an external memory controller (not shown) is provided to the address latch 60 via the address buffer 50. A plurality of address signals 62 composed of a predetermined number of bits are output in response to the activation signal ACT 32.

어드레스 선택기(70)는 복수의 디코더(72, 74, 76, 78)로 구성되며, 11비트의 어드레스 신호 Add<A:0>(51)가 입력된 경우, 최상위 2비트 xadd<A:9>는 디코더 4(78)에 의해 코아 영역의 4개의 블록(block)들 중 하나를 선택하기 위한 제1 블록 선택 신호 CMS<0:3>(79)로 디코딩되고, 3비트 xadd<8:6> 및 3비트 xadd<5:3>는 각각 디코더 3(76) 및 디코더 2(74)에 의해 64개의 메인 워드 라인 드라이버들 중 하나를 선택하기 위한 8개씩의 메인 워드 라인 드라이버 선택 신호(75, 77)로 디코딩되고, 3비트 xadd<2:0>는 디코더 1(72)에 의해 8개의 서브 워드 라인 드라이버들 중 하나를 선택하기 위한 8개의 서브 워드 라인 드라이버 선택 신호(73)로 디코딩된다. The address selector 70 is composed of a plurality of decoders 72, 74, 76, and 78. When the 11-bit address signal Add <A: 0> 51 is input, the most significant two bits xadd <A: 9> Is decoded by decoder 4 78 into a first block selection signal CMS <0: 3> 79 for selecting one of the four blocks of the core region, and 3-bit xadd <8: 6> And three bits xadd <5: 3> are eight main word line driver selection signals 75, 77 for selecting one of the 64 main word line drivers by decoder 3 76 and decoder 2 74, respectively. 3 bits xadd <2: 0> are decoded by decoder 1 72 into eight sub word line driver select signals 73 for selecting one of the eight sub word line drivers.

불량 셀 어드레스 판별부(80)는 입력된 상위 8비트 어드레스 신호 xadd<A:3>(61)가 불량이 발생한 셀의 어드레스와 일치하는 경우 복수의 히트 신호들(81)이 모두 논리 '1'을 출력한다. 리던던시 판단부(85)는 복수의 히트 신호들(81)이 모두 논리 '1'을 출력하는 경우 불량이 발생한 셀을 리던던시 셀로 대체 하도록 하는 리던던시 신호(86)을 활성화시킨다. 블록 선택 회로(87)는 리던던시 신호(87)와 제1 블록 선택 신호(79)에 기초하여 제2 블록 선택 신호(88)를 출력한다. The bad cell address discrimination unit 80 determines that all of the plurality of hit signals 81 are logical '1' when the input upper 8-bit address signal xadd <A: 3> 61 matches the address of the cell in which the bad has occurred. Outputs The redundancy determination unit 85 activates the redundancy signal 86 that causes the defective cell to be replaced by the redundancy cell when all of the hit signals 81 output logic '1'. The block select circuit 87 outputs the second block select signal 88 based on the redundancy signal 87 and the first block select signal 79.

도 1의 메인 워드 라인 드라이버부(90)는 내부에 8 x 8 개 만큼의 메인 워드 라인 드라이버들을 포함하며, 서브 워드 라인 드라이버부(95)는 내부에 8개의 서브 워드 라인 드라이버들을 포함한다. The main word line driver unit 90 of FIG. 1 includes 8 x 8 main word line drivers therein, and the sub word line driver unit 95 includes 8 sub word line drivers therein.

제2 블록 선택 신호(88)에 의해 복수의 블록들 중 하나의 블록이 선택되고, 제2 블록 선택 신호 MS(88), 3비트 xadd<8:6> 및 3비트 xadd<5:3>에 의해 상기 선택된 블록내의 64개의 메인 워드 라인 신호들 중 하나(91)가 활성화되며, 상기 활성화된 메인 워드 라인 신호(91)과 최하위 3비트 xadd<2:0>에 기초하여 상기 활성화된 메인 워드 라인 신호(91)에 상응하는 메인 워드 라인에 연결된 8개의 서브 워드 라인 신호들 중 하나에 상응하는 서브 워드 라인 신호(96)가 활성화된다. 상기 활성화된 서브 워드 라인 신호(96)에 의해 복수의 서브 워드 라인들 중 하나가 선택된다. One block of the plurality of blocks is selected by the second block select signal 88, and is applied to the second block select signal MS 88, 3 bits xadd <8: 6> and 3 bits xadd <5: 3>. One of the 64 main word line signals 91 in the selected block is activated by the activated main word line based on the activated main word line signal 91 and the least significant 3 bits xadd <2: 0>. The sub word line signal 96 corresponding to one of the eight sub word line signals connected to the main word line corresponding to the signal 91 is activated. One of a plurality of sub word lines is selected by the activated sub word line signal 96.

종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 상기 활성화 신호(32)를 입력받아 도 4에 도시된 바와 같이 소정 시간(D2) 지연시킨 후 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다. The conventional sense amplifier enable signal SAEN generation circuit 20 receives the activation signal 32 and delays the predetermined time D2 as shown in FIG. 4, and then activates the sense amplifier enable signal SAEN. Let's do it.

도 3을 참조하면, 상기 선택된 서브 워드라인(SWL)에 연결된 셀 트랜지스터(T)가 턴온되어 셀 커패시터(Cc)에 저장된 전하가 비트라인으로 흘러나와 쌍으로 존재하는 비트라인들(BL, BLb)간에 미세한 전압 차이를 형성한다. Referring to FIG. 3, the cell transistor T connected to the selected sub word line SWL is turned on so that the charge stored in the cell capacitor Cc flows to the bit line, thereby presenting the pair of bit lines BL and BLb. To form a slight voltage difference between them.

비트라인 감지 증폭기(10)는 비트라인쌍(BL, BLb)에 형성된 미세한 전압 차이를 감지하기 위해서는 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D22)을 둘 필요가 있다. 따라서, 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 도 4에 도시된 바와 같이 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D22)을 두고 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다.The bit line sense amplifier 10 needs to set a constant sensing margin D22 after the sub word line SWL is activated in order to detect minute voltage differences formed in the bit line pairs BL and BLb. Accordingly, the conventional sense amplifier enable signal SAEN generation circuit 20 has a sense amplifier enable signal SAEN with a constant sensing margin D22 after the sub word line SWL is activated as shown in FIG. 4. ) Is activated.

서브 워드 라인(SWL)이 활성화된 후 메모리 셀이 안정적으로 미세한 전압(?V)을 유지할 때까지의 센싱 마진(D22)을 정확히 조절하는 것은 매우 중요하며, 안정적인 센싱 마진이 충분히 확보되지 못할 경우에는 셀 페일(cell fail)이 발생된다. 센싱 마진을 충분히 확보하기 위해 너무 많은 센싱 마진을 주게 되면 컬럼 선택 신호의 시간 지연등으로 메모리 동작 속도가 저하되는 등 메모리 스펙상 손실이 발생될 수 있고, 너무 작은 센싱 마진을 주게 되면 비트라인 감지 증폭기(10)에서의 센싱 동작의 실패(sensing fail)이 발생할 수 있다. It is very important to accurately adjust the sensing margin D22 after the sub word line SWL is activated until the memory cell stably maintains a small voltage (? V). Cell fail occurs. If too much sensing margin is provided to secure enough sensing margin, it may cause loss in memory specification such as memory operation speed slowed down due to time delay of column select signal, etc. If the sensing margin is too small, bit line sense amplifier A sensing failure may occur at 10.

따라서, 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)에서의 지연 시간을 정확히 설계할 필요가 있다. 구체적으로, 서브 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 시간(D22)이 PVT에 관계없이 일정할 것이 요구되며, 센스 엠프 인에이블 신호(SAEN)가 활성화되기까지 PVT 스큐(skew)를 줄일 수 있도록 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)에서의 지연 시간이 서브 워드 라인이 활성화될 때까지의 지연 시간과 연동될 필요가 있다. Therefore, it is necessary to accurately design the delay time in the sense amplifier enable signal SAEN generation circuit 20. In detail, the time D22 until the sense amplifier enable signal SAEN is activated after the sub word line is activated is required to be constant regardless of the PVT, and the sense amplifier enable signal SAEN is activated. In order to reduce PVT skew, the delay time in the sense amplifier enable signal SAEN generation circuit 20 needs to be linked with the delay time until the sub word line is activated.

도 2에 도시된 바와 같이, 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 활성화 신호(32)을 지연시켜 활성화 신호(32)가 활성화된 순간부터 첫번 째 서브 워드 라인이 활성화될때까지의 지연 시간(D21)과 센싱 마진(D22)을 조절한다. 종래의 센스 엠프 인에이블 신호(SAEN) 발생 회로(20)는 복수의 인버터, MOS 커패시터 및 저항을 조합한 지연 회로로 구성되므로 지연 시간(D21)과 센싱 마진(D22)을 합한 지연 시간(D2)는 PVT에 따라 크게 변이를 가지게 되는 문제점이 있다.As shown in FIG. 2, the conventional sense amplifier enable signal SAEN generation circuit 20 delays the activation signal 32 when the first sub word line is activated from the moment when the activation signal 32 is activated. The delay time D21 and the sensing margin D22 are adjusted. Since the conventional sense amplifier enable signal SAEN generation circuit 20 is composed of a delay circuit combining a plurality of inverters, MOS capacitors, and resistors, a delay time D2 in which a delay time D21 and a sensing margin D22 are added together. There is a problem that has a large variation according to the PVT.

따라서, 본 발명의 제1 목적은 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진을 PVT 변이의 영향을 받는 것을 줄이기 위한 메모리 장치의 센스 엠프 인에이블 신호 발생 회로를 제공하는 것이다. Accordingly, a first object of the present invention is to generate a sense amplifier enable signal of a memory device to reduce a sensing margin from being affected by PVT transition after the word line is activated until the sense amplifier enable signal SAEN is activated. To provide a circuit.

또한, 본 발명의 제2 목적은 상기 센스 엠프 인에이블 신호 발생 회로를 포함하는 메모리 장치를 제공하는 것이다. In addition, a second object of the present invention is to provide a memory device including the sense amplifier enable signal generation circuit.

또한, 본 발명의 제3 목적은 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진을 PVT 변이의 영향을 받는 것을 줄이기 위한 메모리 장치의 센스 엠프 인에이블 신호 발생 방법을 제공하는 것이다.In addition, a third object of the present invention is to generate a sense amplifier enable signal of a memory device to reduce the sensing margin from being affected by PVT transition after the word line is activated until the sense amplifier enable signal SAEN is activated. To provide a way.

상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 회로는 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 입력받는 입력부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인 에이블 신호 발생부를 포함한다. 상기 센스 엠프 인에이블 신호 발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 입력부는 상기 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성할 수 있다. 상기 센스 엠프 인에이블 신호 발생부는 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함할 수 있다. 상기 제1 지연부는 저항-커패시터 지연을 조절하여 상기 지연 제어 신호의 상태 천이시 경사(slope)를 1차적으로 조절할 수 있다. 상기 지연 제어 신호의 상태 천이시 경사(slope)를 2차적으로 미세 조절하는 제2 지연부를 더 포함할 수 있다. 상기 신호발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 상기 소정의 기준 전압보다 작아지는 경우에 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 입력부는 상기 입력 제어 신호를 소정 시간 지연시킨 지연된 입력 제어 신호를 생성할 수 있다. 상기 신호 발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 상기 지연 제어 신호와 소정의 기준 전압을 비교하여 검출 제어 신호를 생성하는 검출부와, 상기 검출 제어 신호와 상기 지연된 입력 제어 신호 에 기초하여 상기 센스 엠프 인에이블 신호를 생성하는 출력부를 포함할 수 있다. 상기 검출부는 상기 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부와, 상기 비트라인 프리차지 구간동안 로우 상태의 입력 제어 신호에 응답하여 상기 검출 제어 신호를 프리차지시키는 프리자치부와, 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 하이에서 감소하기 시작하여 상기 기준 전압보다 큰 값을 가지는 동안에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호를 생성하는 비교부를 포함할 수 있다. 상기 출력부는 상기 검출 제어 신호 및 상기 지연된 입력 제어 신호가 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호를 생성할 수 있다. 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 복수의 블록들 중 하나를 선택하기 위한 블록 선택 신호가 될 수 있다. 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 정상 셀 블록들 또는 리던던시 셀 블록들 중 하나를 선택하기 위한 블록 선택 신호가 될 수 있다. According to an aspect of the present invention, there is provided a sense amplifier enable signal generation circuit for receiving a signal interlocked with a row address signal path until a word line is activated. And a sense amplifier enable signal generator for activating a sense amplifier enable signal based on a signal associated with the activated row address signal path when a signal interworking with the row address signal path is activated. The sense amplifier enable signal generator may activate the sense amplifier enable signal using a predetermined reference voltage when a signal interworking with the row address signal path is activated. The input unit may generate an input control signal that is activated in response to a signal associated with a row address signal path until the word line is activated. The sense amplifier enable signal generator is precharged to a first state during a bit line precharge period, and then transitions to a second state in response to the input control signal when a signal interworking with the row address signal path is activated. And a signal generator for activating a sense amplifier enable signal based on the delay control signal and a predetermined reference voltage when a signal interworking with the row address signal path is activated. . The first delay unit may primarily adjust a slope during state transition of the delay control signal by adjusting a resistance-capacitor delay. The apparatus may further include a second delay unit configured to finely adjust a slope during the state transition of the delay control signal. The signal generator may activate the sense amplifier enable signal when the delay control signal becomes smaller than the predetermined reference voltage when the signal associated with the row address signal path is activated. The input unit may generate a delayed input control signal delaying the input control signal by a predetermined time. The signal generator may include a detector configured to generate a detection control signal by comparing the delay control signal with a predetermined reference voltage in response to the input control signal when a signal interworking with the row address signal path is activated, and the detection control signal; And an output unit configured to generate the sense amplifier enable signal based on the delayed input control signal. The detector may include an enable unit configured to form a first power supply voltage and a current path in response to the input control signal, and a precharge to precharge the detection control signal in response to an input control signal in a low state during the bit line precharge period. The reference voltage has a low state while the autonomous unit and the signal associated with the row address signal path after the bit line precharge are activated, while the delay control signal starts to decrease from high and has a value greater than the reference voltage. It may include a comparison unit for generating a detection control signal that transitions to a high state from the moment it falls to a smaller value. The output unit may generate a sense amplifier enable signal that is activated when both the detection control signal and the delayed input control signal are activated. The signal interworking with the row address path may be a block selection signal for selecting one of a plurality of blocks of a memory cell array. The signal interworking with the row address path may be a block selection signal for selecting one of the normal cell blocks or the redundant cell blocks of the memory cell array.

본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 회로는 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부와, 비트라인 프리차지 구간동안 입력 제어 신호에 응답하여 검출 제어 신호를 제2 전원 전압으로 프리차지시키는 프리자치부와, 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 제1 상태에서 제2 상태로 천이하는 지연 제어 신호와 소정의 기준 전압에 기초하여 검출 제어 신호를 생성하는 비교부를 포함하되, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 검출 제어 신호와 상기 입력 제어 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 지연 제어 신호는 상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 상기 제2 상태로 천이할 수 있다. 상기 검출 제어 신호는 상기 지연 제어 신호가 상기 기준 전압보다 큰 경우에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이할 수 있다. 상기 비교부는 상기 지연 제어 신호를 제1 차동 입력단으로 제공받고 상기 기준 전압을 제2 차동 입력단으로 제공받아 상기 지연 제어 신호를 출력하는 차동 증폭기를 포함할 수 있다. 상기 비교부는 상기 제2 전원 전압과 결합된 저항 역할을 하는 PMOS 트랜지스터를 더 포함할 수 있다. 상기 입력 제어 신호를 지연시킨 지연된 입력 제어 신호와 상기 검출 제어 신호가 모두 활성화된 경우 상기 센스 엠프 인에이블 신호를 활성화시키는 출력부를 더 포함할 수 있다. In accordance with another aspect of the present invention, a sense amplifier enable signal generation circuit of a memory device according to another aspect of the present invention is configured to be activated in response to a signal associated with a row address signal path until a word line is activated. An enable unit for forming a first power supply voltage and a current path in response to the control signal, a pre-charger for precharging the detection control signal to a second power supply voltage in response to an input control signal during the bit line precharge period, and the bit When a signal interworking with the row address signal path is activated after line precharge, a detection control signal is generated based on a predetermined reference voltage and a delay control signal that transitions from a first state to a second state in response to the input control signal. And a comparing unit to generate a comparison unit, wherein the comparison unit is generated when the signal associated with the row address signal path is activated. On the basis of the detected control signal and the input control signal can activate a sense amplifier enable signal. The delay control signal may be precharged to the first state during the bit line precharge period, and then transition to the second state in response to the input control signal when a signal associated with the row address signal path is activated. . When the delay control signal is greater than the reference voltage, the detection control signal may transition to a high state from the moment when the delay control signal falls to a value smaller than the reference voltage. The comparator may include a differential amplifier receiving the delay control signal to a first differential input terminal and receiving the reference voltage to a second differential input terminal to output the delay control signal. The comparator may further include a PMOS transistor serving as a resistor coupled to the second power supply voltage. The electronic device may further include an output unit configured to activate the sense amplifier enable signal when both the delayed input control signal delaying the input control signal and the detection control signal are activated.

본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 소정의 기준 전압을 발생하는 기준 전압 발생부와, 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생 회로와, 상기 센스 엠프 인에이블 신호에 응답하여 상기 메모리 셀들에 결합된 비트라인쌍에 형성된 전압차를 감지하여 증폭하는 감지 증폭기를 포함한다. 상기 센스 엠프 인에이블 신호 발생 회로는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킬 수 있다. 상기 센스 엠프 인에이블 신호 발생 회로는 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 입력부와, 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함할 수 있다. In accordance with another aspect of the present invention, a memory device includes a memory cell array including a plurality of memory cells, a reference voltage generator for generating a predetermined reference voltage, and a word line. A sense amplifier enable signal generation circuit for activating a sense amplifier enable signal based on a signal associated with the activated row address signal path when the signal interworking with the row address signal path up to is activated; And a sense amplifier configured to sense and amplify a voltage difference formed in a pair of bit lines coupled to the memory cells in response to the enable signal. The sense amplifier enable signal generation circuit may activate the sense amplifier enable signal using a predetermined reference voltage when a signal interworking with the row address signal path is activated. The sense amplifier enable signal generation circuit includes an input unit configured to generate an input control signal that is activated in response to a signal interworking with the row address signal path, and is precharged to a first state during a bit line precharge period, and then the row address. A first delay unit configured to generate a delay control signal that transitions to a second state in response to the input control signal when the signal associated with the signal path is activated, and the delay control when the signal associated with the row address signal path is activated It may include a signal generator for activating the sense amplifier enable signal based on the signal and the predetermined reference voltage.

본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치의 센스 엠프 인에이블 신호 발생 방법은 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 생성하는 단계와, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 단계를 포함한다. 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인 에이블 신호를 활성화시킬 수 있다. 상기 센스 엠프 인에이블 신호 발생 방법은 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 단계와, 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 단계를 더 포함할 수 있다. 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시킬 수 있다. According to an aspect of the present invention, there is provided a method of generating a sense amplifier enable signal of a memory device, the method including generating a signal interworking with a row address signal path until a word line is activated; And activating a sense amplifier enable signal based on a signal interlocked with the activated row address signal path when a signal interworking with the row address signal path is activated. The activating of the sense amplifier enable signal may include activating the sense amplifier enable signal using a predetermined reference voltage when the signal interworking with the row address signal path is activated. The method of generating a sense amplifier enable signal may include generating an input control signal that is activated in response to a signal interworking with the row address signal path, and being precharged to a first state during a bit line precharge period, The method may further include generating a delay control signal that transitions to a second state in response to the input control signal when the signal associated with the signal path is activated. The activating the sense amplifier enable signal may activate the sense amplifier enable signal based on the delay control signal and a predetermined reference voltage when a signal interworking with the row address signal path is activated.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중 의 어느 항목을 포함한다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any of a plurality of related items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

여기서, 본 발명의 메모리 장치는 감지 증폭기를 사용하여 메모리 셀로부터 데이터를 읽거나 쓰는 메모리 장치라면 디램(Dynamic Random Access Memory, 이하 'DRAM') 및 에스램(SRAM)등과 같은 휘발성 메모리(volatile memory)를 포함한다. 여기서, DRAM은 에스디램(Synchronous DRAM, 이하 'SDRAM'), DDR, GDDR 및 RAMBUS 디램을 모두 포함하는 개념이다. Here, the memory device of the present invention is a volatile memory such as DRAM (DRAM), SRAM, etc., if the memory device reads or writes data from a memory cell using a sense amplifier. It includes. Here, DRAM is a concept including all of the synchronous DRAM (SDRAM), DDR, GDDR and RAMBUS DRAM.

도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.In describing the drawings, similar reference numerals are used for similar components.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. Hereinafter, the same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.

도 5a는 본 발명의 일실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이고, 도 5b는 본 발명의 다른 실시예에 따른 DRAM의 비트라인 감지 증폭기의 인에이블 신호를 생성하기 위한 블록도이다. 도 6a는 본 발명의 일실시예에 따른 도 5a의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이고, 도 6b는 본 발명의 다른 실시예에 따른 도 5a의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이고, 도 6c는 본 발명의 또 다른 실시예에 따른 도 5b의 비트라인 감지 증폭기에 결합된 비트라인쌍의 전압 변화를 나타낸 타이밍도이다. 이하에서는 하나의 메모리 뱅크(bank)에 대하여 11비트의 로우 어드레스 신호 Add<A:0>(51)가 입력된 경우를 예로 들어 설명한다. 5A is a block diagram for generating an enable signal of a bitline sense amplifier of a DRAM according to an embodiment of the present invention, and FIG. 5B is an enable signal of a bitline sense amplifier of a DRAM according to another embodiment of the present invention. Is a block diagram for generating a. 6A is a timing diagram illustrating a voltage change of a pair of bit lines coupled to the bit line sense amplifier of FIG. 5A according to an embodiment of the present invention, and FIG. 6B is a bit line sense of FIG. 5A according to another embodiment of the present invention. FIG. 6C is a timing diagram illustrating a voltage change of a bit line pair coupled to an amplifier, and FIG. 6C is a timing diagram illustrating a voltage change of a bit line pair coupled to the bit line sense amplifier of FIG. 5B, according to another exemplary embodiment. Hereinafter, an example in which an 11-bit row address signal Add <A: 0> 51 is input to one memory bank will be described.

도 5a 내지 도 6c를 참조하면, 외부의 메모리 컨트롤러(미도시)로부터 입력 된 로우 스트로브 신호(Row Address Strobe) RASB, 컬럼 스트로브 신호(Column Address Strobe) CASB, 라이트 인에이블 신호(Write Enable) WEB 등의 제어 신호(41)는 커맨드 버퍼(40)에 일시 저장된 후 커맨드 디코더(30)로 제공된다. 5A to 6C, a low strobe signal RASB, a column strobe signal CASB, a write enable signal WEB, and the like input from an external memory controller (not shown) The control signal 41 is temporarily stored in the command buffer 40 and then provided to the command decoder 30.

커맨드 디코더(30)는 커맨드 버퍼(40)로부터 출력된 제어신호(42)를 입력받아 활성화 커맨드(Activation command)를 생성하고 도 6a에 도시된 바와 같이 소정의 지연 시간(D1)후 센스 엠프 인에이블 신호를 활성화시키기 위한 활성화 (Activation) 신호(32)를 생성한다. The command decoder 30 receives the control signal 42 output from the command buffer 40 to generate an activation command and enables the sense amplifier after a predetermined delay time D1 as shown in FIG. 6A. Generate an activation signal 32 for activating the signal.

외부의 메모리 컨트롤러(미도시)로부터 입력된 로우 어드레스(51)는 어드레스 버퍼(50)에 일시적으로 저장된 후, 어드레스 래치(60)에 제공된다. The row address 51 input from an external memory controller (not shown) is temporarily stored in the address buffer 50 and then provided to the address latch 60.

어드레스 래치(60)는 어드레스 버퍼(50)로부터 출력된 어드레스(52)를 래치한 후 활성화 신호 ACT(32)에 응답하여 소정 개수의 비트들로 구성된 복수의 어드레스 신호(62)를 출력한다. The address latch 60 latches the address 52 output from the address buffer 50 and then outputs a plurality of address signals 62 composed of a predetermined number of bits in response to the activation signal ACT 32.

어드레스 선택기(70)는 복수의 디코더로 구성될 수 있다. 예를들어, 도 5a에 도시된 바와 같이 디코더 1(72), 디코더 2(74) 및 디코더 3(76)은 각각 3 비트의 어드레스 신호를 8 비트의 어드레스 신호들(73, 75, 77)로 디코딩하는 3 x 8 디코더로 구성할 수 있고, 디코더 4는 최상위 2 비트의 어드레스 신호를 4 비트의 어드레스 신호(79)로 디코딩하는 2 x 4 디코더로 구성할 수 있다. The address selector 70 may be composed of a plurality of decoders. For example, as shown in FIG. 5A, decoder 1 72, decoder 2 74, and decoder 3 76 respectively convert three bits of address signal into eight bits of address signals 73, 75, 77. The decoder 4 may be configured as a 3 × 8 decoder to decode, and the decoder 4 may be configured as a 2 × 4 decoder that decodes the most significant two bits of the address signal into the four bits of the address signal 79.

예를 들어, 11비트의 어드레스 신호 Add<A:0>(51)가 입력된 경우, 최상위 2비트 xadd<A:9>는 디코더 4(78)에 의해 코아 영역의 4개의 블록(block)들 중 하나를 선택하기 위한 제1 블록 선택 신호 CMS<0:3>(79)로 디코딩되고, 3비트 xadd<8:6> 및 3비트 xadd<5:3>는 각각 디코더 3(76) 및 디코더 2(74)에 의해 디코딩되어 64개의 메인 워드 라인 드라이버들 중 하나를 선택하기 위한 8개씩의 메인 워드 라인 드라이버 선택 신호(75, 77)로 디코딩되고, 3비트 xadd<2:0>는 디코더 1(72)에 의해 디코딩되어 8개의 서브 워드 라인 드라이버들 중 하나를 선택하기 위한 8개의 서브 워드 라인 드라이버 선택 신호(73)로 디코딩된다. For example, when the 11-bit address signal Add <A: 0> 51 is input, the most significant two bits xadd <A: 9> are four blocks of the core area by the decoder 4 78. Decoded into a first block selection signal CMS <0: 3> 79 for selecting one of the three bits xadd <8: 6> and three bits xadd <5: 3> are respectively decoder 3 76 and decoder Decoded by 2 (74) and decoded into eight main word line driver select signals 75, 77 for selecting one of the 64 main word line drivers, and 3-bit xadd <2: 0> is decoded by decoder 1 Decoded by 72 to decode into eight sub word line driver select signals 73 for selecting one of the eight sub word line drivers.

불량 셀 어드레스 판별부(80) 및 리던던시 판단부(85)는 서브 워드 라인을 활성화하기 위해서 불량이 발생한 셀을 대체하기 위한 리던던시 셀을 사용할지 유무를 먼저 판단하기 위해 구비된다.The defective cell address determining unit 80 and the redundancy determining unit 85 are provided to first determine whether to use a redundancy cell for replacing a defective cell in order to activate the sub word line.

불량 셀 어드레스 판별부(80)는 입력된 상위 8비트 어드레스 신호 xadd<A:3>(61)가 불량이 발생한 셀의 어드레스와 일치하는지를 판단하여 일치하는 경우 복수의 히트 신호들(81)이 모두 논리 '1'을 출력한다. The bad cell address discrimination unit 80 determines whether the input upper 8-bit address signal xadd <A: 3> 61 matches the address of the cell where the bad has occurred, and when the matched, the plurality of hit signals 81 are all matched. Output a logic '1'.

리던던시 판단부(85)는 복수의 히트 신호들(81)을 입력받아 불량이 발생한 셀을 리던던시 셀로 대체하도록 하는 리던던시(redundancy) 실행 여부를 지시하는 리던던시 신호 SUM(86)을 출력한다. 리던던시 판단부(85)는 예를 들어 복수의 히트 신호들(81)이 모두 논리 '1'을 출력하는 경우 리던던시 신호 SUM(86)를 활성화시킬 수 있다. The redundancy determination unit 85 receives a plurality of hit signals 81 and outputs a redundancy signal SUM 86 indicating whether to perform redundancy for replacing a defective cell with a redundancy cell. The redundancy determination unit 85 may activate the redundancy signal SUM 86, for example, when the plurality of hit signals 81 output logic '1'.

블록 선택 회로(87)는 리던던시 신호 SUM(87)와 제1 블록 선택 신호(79)에 기초하여 최종 결정된 블록 선택 신호인 제2 블록 선택 신호(88)를 출력한다. 예를 들어, 리던던시 신호 SUM(87)가 활성화되지 않은 경우에는 정상 셀이 속하는 블록을 지시하는 블록 선택 신호를 출력하고, 리던던시 신호 SUM(87)가 활성화된 경우 에는 리던던시 셀이 속하는 블록을 지시하는 블록 선택 신호를 출력한다. The block selection circuit 87 outputs a second block selection signal 88 which is a block selection signal finally determined based on the redundancy signal SUM 87 and the first block selection signal 79. For example, when the redundancy signal SUM 87 is not activated, a block selection signal indicating a block to which the normal cell belongs is output. When the redundancy signal SUM 87 is activated, the block selection signal indicating a block belongs to the redundancy cell. Outputs the block select signal.

본 발명의 일실시예에서는 제2 블록 선택 신호(88)는 도 6a에 도시된 바와 같이 리던던시 신호 SUM(87)가 먼저 활성화된 후 활성화될 수 있다. 본 발명의 다른 실시예에서는 제2 블록 선택 신호(88)는 도 6b에 도시된 바와 같이 리던던시 신호 SUM(87)의 활성화가 먼저 활성화된 후 활성화될 수 있다.According to an embodiment of the present invention, the second block selection signal 88 may be activated after the redundancy signal SUM 87 is first activated as shown in FIG. 6A. In another embodiment of the present invention, the second block selection signal 88 may be activated after activation of the redundancy signal SUM 87 as shown in FIG. 6B.

메인 워드 라인 드라이버부(90)는 도 5a에는 도시하지 않았지만 내부에 복수의 메인 워드 라인 드라이버들을 포함할 수 있다. 도 5a에는 예를 들어 8 x 8 개 만큼의 메인 워드 라인 드라이버들이 포함되어 있다. 도 5a의 서브 워드 라인 드라이버부(95)는 내부에 복수의 서브 워드 라인 드라이버들을 포함할 수 있다. 도 5a에는 예를 들어 8개의 서브 워드 라인 드라이버들이 포함되어 있다. 도 5a에서는 하나의 메모리 셀 어레이가 총 4개의 블록으로 구성되고, 각 블록마다 64개의 메인 워드 라인 드라이버들이 사용되고, 각 메인 워드 라인 드라이버마다 8개의 서브 워드 라인 드라이버들이 사용되는 경우를 예로 들어 설명하였으나, 하나의 메모리 셀 어레이내의 블록들의 개수, 각 블록마다의 메인 워드 라인 드라이버들의 개수 및 각 메인 워드 라인 드라이버 마다의 서브 워드 라인 드라이버의 개수는 이에 한정되는 것은 아니다.Although not illustrated in FIG. 5A, the main word line driver unit 90 may include a plurality of main word line drivers. 5A includes, for example, 8 x 8 main word line drivers. The sub word line driver 95 of FIG. 5A may include a plurality of sub word line drivers therein. 5A includes, for example, eight sub word line drivers. In FIG. 5A, a memory cell array includes four blocks, 64 main word line drivers are used for each block, and 8 sub word line drivers are used for each main word line driver. The number of blocks in one memory cell array, the number of main word line drivers for each block, and the number of sub word line drivers for each main word line driver are not limited thereto.

제2 블록 선택 신호(88)에 의해 복수의 블록들 중 하나의 블록이 선택되고, 제2 블록 선택 신호 MS(88), 3비트 xadd<8:6> 및 3비트 xadd<5:3>에 의해 상기 선택된 블록내의 64개의 메인 워드 라인 신호들 중 하나(91)가 활성화된다. One block of the plurality of blocks is selected by the second block select signal 88, and is applied to the second block select signal MS 88, 3 bits xadd <8: 6> and 3 bits xadd <5: 3>. This activates one of the 64 main word line signals 91 in the selected block.

상기 활성화된 메인 워드 라인 신호(91)과 최하위 3비트 xadd<2:0>에 기초하 여 상기 활성화된 메인 워드 라인 신호(91)에 상응하는 메인 워드 라인에 연결된 8개의 서브 워드 라인들 중 하나에 상응하는 서브 워드 라인 신호(96)가 활성화된다. 서브 워드 라인 신호(96)는, 도 6a에 도시된 바와 같이, 제2 블록 선택 신호(88)가 활성화된후부터 소정의 시간(D41)후에 활성화된다. 상기 활성화된 서브 워드 라인 신호(96)에 의해 복수의 서브 워드 라인들 중 하나가 선택된다. One of eight sub word lines connected to the main word line corresponding to the activated main word line signal 91 based on the activated main word line signal 91 and the least significant three bits xadd <2: 0>. Corresponding sub word line signal 96 is activated. The sub word line signal 96 is activated after a predetermined time D41 after the second block selection signal 88 is activated, as shown in Fig. 6A. One of a plurality of sub word lines is selected by the activated sub word line signal 96.

상기 선택된 서브 워드라인(SWL)에 연결된 셀 트랜지스터(T)는 턴온되어 셀 커패시터(Cc)에 저장된 전하가 비트라인으로 흘러나와 쌍으로 존재하는 비트라인들(BL, BLb)간에 미세한 전압 차이를 형성한다(도 6a 참조). The cell transistor T connected to the selected sub word line SWL is turned on so that the charge stored in the cell capacitor Cc flows to the bit line to form a minute voltage difference between the pair of bit lines BL and BLb. (See FIG. 6A).

비트라인 감지 증폭기(110)는 비트라인쌍(BL, BLb)에 형성된 미세한 전압 차이를 감지하기 위해서 서브 워드 라인(SWL)이 활성화된 후 일정한 센싱 마진(D42)을 둘 필요가 있다. 따라서, 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 도 6a에 도시된 바와 같이 서브 워드 라인(SWL)이 활성화된 후 소정의 센싱 마진(D42)을 두고 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다. The bit line sense amplifier 110 needs to set a constant sensing margin D42 after the sub word line SWL is activated in order to detect minute voltage differences formed in the bit line pairs BL and BLb. Accordingly, the sense amplifier enable signal SAEN generating circuit 120 has a sensing amplifier enable signal SAEN with a predetermined sensing margin D42 after the sub word line SWL is activated as shown in FIG. 6A. Activate.

또한, 서브 워드 라인(SWL)이 활성화된 후 메모리 셀이 안정적으로 미세한 전압(?V)을 유지할 때까지의 시간인 센싱 마진(D42)은 PVT 변이에 둔감할 필요가 있다. In addition, the sensing margin D42, which is the time from when the sub word line SWL is activated until the memory cell is stably maintained at the minute voltage? V, needs to be insensitive to PVT variation.

따라서, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 활성화 신호(32)를 입력받는 대신 서브 워드 라인이 활성화될 때까지의 시간 지연과 연동되도록 하기 위하여 서브 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 관련된 제2 블록 선택 신호(88)를 이용하여 센스 엠프 인에이 블 신호(SAEN)를 활성화시킨다. Therefore, instead of receiving the activation signal 32, the sense amplifier enable signal SAEN generation circuit 120 according to an embodiment of the present invention may be linked with a time delay until the sub word line is activated. The sense amplifier enable signal SAEN is activated using the second block select signal 88 associated with the row address signal path until the word line is activated.

또한, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 활성화 신호(32)를 입력받는 대신 제2 블록 선택 신호(88) 및 기준 전압(121)을 입력받아 서브 워드 라인(SWL)의 활성화와 관련된 제2 블록 선택 신호(88)이 활성화되는 시점에 연동되어 기준 전압(121)의 크기를 조절하여 도 6a에 도시된 바와 같이 제2 블록 선택 신호(88)이 활성화되는 시점부터 소정 시간(D4) 만큼 지연시킨 후 센스 엠프 인에이블 신호(SAEN)를 활성화시킨다. In addition, instead of receiving the activation signal 32, the sense amplifier enable signal SAEN generation circuit 120 receives the second block selection signal 88 and the reference voltage 121 according to an embodiment of the present invention. The second block selection signal 88 is adjusted as shown in FIG. 6A by adjusting the magnitude of the reference voltage 121 in conjunction with the time when the second block selection signal 88 associated with activation of the sub word line SWL is activated. After the delay is activated for a predetermined time D4, the sense amplifier enable signal SAEN is activated.

서브 워드 라인이 활성화될 때까지의 신호 경로와 관련된 신호로는 메인 워드 라인 신호들 및 서브 워드 라인 신호들이 있으나, 다수의 메인 워드 라인 신호들-예를 들어 4개의 블록에 대해 4 x 64개- 및 다수의 서브 워드 라인 신호들-예를 들어 4개의 블록에 대해 4 x 64 x 8개- 중 어느 것이 선택되어 활성화 될지 미정이므로 메인 워드 라인 신호들(91) 또는 서브 워드 라인 신호들(96)을 사용하는 대신 제2 블록 선택 신호(88)를 사용한다. Signals associated with the signal path until the sub word line is activated include main word line signals and sub word line signals, but a number of main word line signals, for example 4 x 64 for 4 blocks. And the main word line signals 91 or the sub word line signals 96 since it is undetermined which of the plurality of sub word line signals, for example 4 x 64 x 8 for four blocks, will be selected and activated. Instead of using the second block selection signal 88 is used.

본 발명의 다른 실시예에서는, 도 5b에 도시된바와 같이, 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)는 제2 블록 선택 신호(88) 대신 제1 블록 선택 신호(79)를 사용하여 센스 엠프 인에이블 신호(SAEN)를 활성화시킬 수도 있다. 도 6c는 센스 엠프 인에이블 신호(SAEN) 발생 회로(120)에서 제2 블록 선택 신호(88) 대신 제1 블록 선택 신호(79)를 사용하여 센스 엠프 인에이블 신호(SAEN)를 활성화시키는 경우의 타이밍도를 나타낸다. 도 6c의 경우, 리던던시 신호 SUM(87)의 활성화 여부와 관계없이 제1 블록 선택 신호(79)가 활성화된다. In another embodiment of the present invention, as shown in FIG. 5B, the sense amplifier enable signal SAEN generation circuit 120 uses the first block selection signal 79 instead of the second block selection signal 88. The sense amplifier enable signal SAEN may be activated. FIG. 6C illustrates a case in which the sense amplifier enable signal SAEN is activated by using the first block selection signal 79 instead of the second block selection signal 88 in the sense amplifier enable signal SAEN generation circuit 120. The timing diagram is shown. In the case of FIG. 6C, the first block selection signal 79 is activated regardless of whether the redundancy signal SUM 87 is activated.

도 7a는 본 발명의 일실시예에 따른 도 5A의 SAEN 신호 발생 회로를 나타낸 블록도이고, 도 7b는 본 발명의 다른 실시예에 따른 도 5a의 SAEN 신호 발생 회로를 나타낸 블록도이다. 도 8은 본 발명의 일실시예에 따른 도 5a의 SAEN 신호 발생 회로의 구체 회로도이고, 도 9는 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작 타이밍도를 나타낸다. FIG. 7A is a block diagram illustrating the SAEN signal generation circuit of FIG. 5A according to an embodiment of the present invention, and FIG. 7B is a block diagram illustrating the SAEN signal generation circuit of FIG. 5A according to another embodiment of the present invention. FIG. 8 is a detailed circuit diagram of the SAEN signal generation circuit of FIG. 5A according to an embodiment of the present invention, and FIG. 9 is an operation timing diagram of the sense amplifier enable signal SAEN generation circuit according to an embodiment of the present invention. .

도 7a를 참조하면, 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120a)는 입력부(121) 및 센스 엠프 인에이블 신호 발생부(122a)를 포함한다. 본 발명의 일실시예에 따른 센스 엠프 인에이블 신호 발생부(122a)는 도 7a에 도시된 바와 같이 제1 지연부(123), 제2 지연부(129) 및 신호 발생부(124)를 포함할 수 있다. Referring to FIG. 7A, a sense amplifier enable signal SAEN generation circuit 120a according to an embodiment of the present invention includes an input unit 121 and a sense amplifier enable signal generator 122a. The sense amplifier enable signal generator 122a according to an embodiment of the present invention includes a first delay unit 123, a second delay unit 129, and a signal generator 124 as shown in FIG. 7A. can do.

도 7b를 참조하면, 본 발명의 다른 실시예에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로(120b)는 입력부(121) 및 센스 엠프 인에이블 신호 발생부(122b)를 포함한다. 본 발명의 다른 실시예에 따는 센스 엠프 인에이블 신호(SAEN) 발생부(122b)는 도 7b에 도시된 바와 같이 제2 지연부(129)가 생략되어 입력부(121), 제1 지연부(123) 및 신호 발생부(124)를 포함할 수 있다. 여기서, 신호 발생부(124)는 검출부(125) 및 출력부(127)를 포함한다.Referring to FIG. 7B, the sense amplifier enable signal SAEN generation circuit 120b according to another embodiment of the present invention includes an input unit 121 and a sense amplifier enable signal generator 122b. In the sense amplifier enable signal SAEN generator 122b according to another exemplary embodiment of the present invention, as shown in FIG. 7B, the second delay unit 129 is omitted, so that the input unit 121 and the first delay unit 123 are omitted. And a signal generator 124. Here, the signal generator 124 includes a detector 125 and an output unit 127.

입력부(121)는 로우 어드레스 신호 경로와 연동된 신호를 입력받는다. 로우 어드레스 신호 경로와 연동된 신호는 예를 들어 제2 블록 선택 신호 MS<3:0>(88)가 될 수 있다. 입력부(121)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 활성화되는 입력 제어 신호 IN(101)를 생성한다. 또한, 입력부(121)는 제1 제어 신호 IN(101)를 소정 시간 지연시킨 지연된 입력 제어 신호 EN(103)을 생성한다. The input unit 121 receives a signal interlocked with a row address signal path. The signal associated with the row address signal path may be, for example, the second block select signal MS <3: 0> 88. The input unit 121 generates an input control signal IN 101 that is activated when any one of the second block selection signals MS <3: 0> 88 is activated. In addition, the input unit 121 generates the delayed input control signal EN 103 by delaying the first control signal IN 101 by a predetermined time.

입력부(121)는 예를 들어 두개의 NOR 게이트 G1 및 G2, NAND 게이트 G3를 통하여 입력 제어 신호 IN(101)를 생성한다. 입력부(121)는 제2 블록 선택 신호 MS<3:0>(88)을 입력받아 MS<3:0>(88) 중의 어느 하나라도 활성화되면 활성화되는 입력 제어 신호 IN(101)를 생성할 수 있는 회로라면 도 8에 도시된 회로 구성에 한정되지 않고 다른 구성을 가지는 회로도 가능함은 물론이다. The input unit 121 generates the input control signal IN 101 through, for example, two NOR gates G1 and G2 and a NAND gate G3. The input unit 121 may receive the second block selection signal MS <3: 0> 88 and generate an input control signal IN 101 that is activated when any one of the MS <3: 0> 88 is activated. As long as the circuit is present, it is not limited to the circuit configuration shown in Fig. 8, but a circuit having another configuration is also possible.

입력부(121)는 입력 제어 신호 IN(101)를 두개의 인버터 I1 및 I2를 통과시켜 지연된 입력 제어 신호 EN(103)을 생성할 수 있다. 본 발명의 다른 실시예에서는 입력부(121)의 출력으로는 지연된 입력 제어 신호 EN(103)만을 생성할 수도 있으며, 이 경우에는 도 8에서 입력 제어 신호 IN(101) 대신 지연된 입력 제어 신호 EN(103)를 제어 신호로 사용하여 동작시킬 수 있다. The input unit 121 may generate the delayed input control signal EN 103 by passing the input control signal IN 101 through two inverters I1 and I2. According to another embodiment of the present invention, only the delayed input control signal EN 103 may be generated as the output of the input unit 121. In this case, the delayed input control signal EN 103 may be substituted for the input control signal IN 101 in FIG. 8. ) Can be used as a control signal.

센스 엠프 인에이블 신호 발생부(122a 또는 122b)는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호(122)를 활성화시킨다. 구체적으로, 센스 엠프 인에이블 신호 발생부(122a 또는 122b)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나가 활성화된 경우 상기 활성화된 제2 블록 선택 신호 MS<3:0>(88)에 기초하여 센스 엠프 인에이블 신호(122)를 활성화시킨다.The sense amplifier enable signal generator 122a or 122b activates the sense amplifier enable signal 122 based on a signal interlocked with the activated row address signal path when a signal interworking with the row address signal path is activated. Let's do it. Specifically, the sense amplifier enable signal generator 122a or 122b may activate the second block selection signal MS <3: 0 when any one of the second block selection signals MS <3: 0> 88 is activated. Activate sense sense enable signal 122 based on &lt; RTI ID = 0.0 &gt; (88). &Lt; / RTI &gt;

제1 지연부(123)는 비트라인 프리차지 구간동안에는 하이 상태를 유지하다가 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 지연된 입력 제어 신호 EN(103)에 응답하여 로우로 천이하는 지연 제어 신호 OUTN(105)를 생성한다. 지연 제어 신호 OUTN(105)의 하이에서 로우로의 천이시 RC 지연은 도 8에 도시된 바와 같이, 저항 조절부(123a) 및 커패시터 조절부(123b)를 이용하여 조절될 수 있다. 저항 조절부(123a)는 예를 들어 각 저항(R1, R2, R3)에 병렬로 연결된 스위치 (S1, S2, S3)로 구현되어 지연 제어 신호 전달 경로상에서 저항 성분을 조정한다. 커패시터 조절부(123b)는 예를 들어, 커패시터로 동작하는 각 트랜지스터들(T4, T5, T6)에 직렬로 연결된 스위치(S4, S5, S6)로 구현되어 지연 제어 신호 전달 경로상에서 커패시터 성분을 1차적으로 조정한다. 본 발명의 다른 실시예에서는 제1 지연부(123)는 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되면 입력 제어 신호 IN(101)에 응답하여 로우로 천이하는 지연 제어 신호 OUTN(105)를 생성할 수도 있다. The first delay unit 123 remains high during the bit line precharge period, and when any one of the second block selection signals MS <3: 0> 88 is activated, in response to the delayed input control signal EN 103. Generate a delay control signal OUTN 105 that transitions to low. The RC delay from the high to the low of the delay control signal OUTN 105 may be adjusted by using the resistor adjuster 123a and the capacitor adjuster 123b as shown in FIG. 8. The resistance adjusting unit 123a is implemented by, for example, switches S1, S2, and S3 connected in parallel to the respective resistors R1, R2, and R3 to adjust the resistance component on the delay control signal transmission path. The capacitor adjuster 123b is implemented by, for example, a switch S4, S5, S6 connected in series to each of the transistors T4, T5, and T6 acting as a capacitor, thereby converting the capacitor component 1 on the delay control signal transmission path. Adjust it differentially. In another embodiment of the present invention, the first delay unit 123 transitions low in response to the input control signal IN 101 when any one of the second block selection signals MS <3: 0> 88 is activated. The control signal OUTN 105 may be generated.

제2 지연부(129)는 테스트 모드에서 테스트 모드 신호 TM<6:1>를 이용하여 지연 제어 신호 전달 경로상에서 커패시터 성분을 2차적으로 미세 조정함으로써 지연 제어 신호 OUTN(105)의 하이에서 로우로의 천이시 경사(slope)를 조절할 수 있다. The second delay unit 129 makes the high to low of the delay control signal OUTN 105 by secondly fine-tuning the capacitor component on the delay control signal transmission path using the test mode signal TM <6: 1> in the test mode. The slope can be adjusted during transition.

신호 발생부(124)는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호 OUTN(105)와 소정의 기준 전압 VREF(107)에 기초하여 센스 엠프 인에이블 신호(112)를 활성화시킨다. The signal generator 124 activates the sense amplifier enable signal 112 based on the delay control signal OUTN 105 and the predetermined reference voltage VREF 107 when the signal associated with the row address signal path is activated. Let's do it.

검출부(125)는 기준 전압 VREF(107), 지연 제어 신호 OUTN(105) 및 입력 제어 신호 IN(101)을 입력받아, 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화되어 지연 제어 신호 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 동안에는 로우 상태를 가지고 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호 DATA(109)를 생성한다. 입력 제어 신호 IN(101) 대신 지연된 입력 제어 신호 EN(103)를 사용할 수도 있다. The detector 125 receives the reference voltage VREF 107, the delay control signal OUTN 105, and the input control signal IN 101, and activates any one of the second block selection signals MS <3: 0> 88. The moment the delay control signal OUTN 105 begins to decrease at high and has a value greater than VREF 107 and has a low state and the OUTN 105 begins to decrease at high and falls to a value less than VREF 107. To generate a detection control signal DATA 109 that transitions to the high state. Instead of the input control signal IN 101, the delayed input control signal EN 103 may be used.

구체적으로, 검출부(125)는 인에이블부(125a), 프리 차지부(125b) 및 비교부(125c)를 포함할 수 있다. In detail, the detection unit 125 may include an enable unit 125a, a precharge unit 125b, and a comparison unit 125c.

인에이블부(125a)는 입력 제어 신호 IN(101)의 하이 상태에 응답하여 턴온되는 NMOS 트랜지스터 T22를 포함한다. The enable unit 125a includes an NMOS transistor T22 that is turned on in response to the high state of the input control signal IN 101.

프리 차지부(125b)는 입력 제어 신호 IN(101)의 로우 상태에 응답하여 턴온되는 2개의 PMOS 트랜지스터 T18 및 T21을 포함한다. 프리 차지부(125b)는 비트 라인 프리 차지 구간 동안 로우 상태의 입력 제어 신호 IN(101)에 응답하여 N1 노드의 전압을 하이 상태로 프리 차지시켜 검출 제어 신호 DATA(109)를 하이 상태로 프리차지 시킨다. The precharge unit 125b includes two PMOS transistors T18 and T21 that are turned on in response to the low state of the input control signal IN 101. The precharge unit 125b precharges the voltage of the N1 node to the high state in response to the input control signal IN 101 in the low state during the bit line precharge period, thereby precharging the detection control signal DATA 109 to the high state. Let's do it.

비교부(125c)는 지연 제어 신호 OUTN(105) 및 기준 전압(VREF)을 입력받아, 비트 라인 프리 차지 이후에 제2 블록 선택 신호 MS<3:0>(88) 중의 어느 하나라도 활성화된 경우, 지연 제어 신호 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 동안에는 로우 상태를 가지고 OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호 DATA(109)를 생성한다. 비교부(125c)는 저항 역할을 하는 PMOS 트랜지스터 T23, 스위치 S7 및 S8, 차동 증폭기를 포함한다. 상기 차동 증폭기는 크로스 커플드(Cross Coupled) PMOS 트랜지스터 T19 및 T20와 지연 제어 신호 OUTN를 입력받는 NMOS 트랜지스터 T16 및 기준 전압 VREF를 입력받는 NMOS 트랜지스터 T17을 포함한다. 여기서, PMOS 트랜지스터 T23는 항상 턴온되어 저항 역할을 수행하며, 1.1 볼트의 기준 전압이 1.3 볼트 내지 0.8 볼트로 변화되는 경우에도 정상적으로 동작하도록 하는 역할을 수행한다. 본 발명의 다른 실시예에서는 비교부(125c)의 PMOS 트랜지스터 T19 및 T20의 소스단이 PMOS 트랜지스터 T23, 스위치 S7 및 S8를 거치지 않고 바로 전원 전압 VDD에 결합될 수도 있다. When the comparison unit 125c receives the delay control signal OUTN 105 and the reference voltage VREF, and any one of the second block selection signals MS <3: 0> 88 is activated after the bit line precharge. While the delay control signal OUTN 105 begins to decrease at high and has a value greater than VREF 107, the moment it has a low state and OUTN 105 begins to decrease at high and falls to a value less than VREF 107. To generate a detection control signal DATA 109 that transitions to the high state. The comparator 125c includes a PMOS transistor T23 serving as a resistor, switches S7 and S8, and a differential amplifier. The differential amplifier includes cross coupled PMOS transistors T19 and T20, an NMOS transistor T16 that receives a delay control signal OUTN, and an NMOS transistor T17 that receives a reference voltage VREF. Here, the PMOS transistor T23 is always turned on to serve as a resistor, and serves to operate normally even when the reference voltage of 1.1 volts is changed from 1.3 volts to 0.8 volts. In another embodiment of the present invention, the source terminal of the PMOS transistors T19 and T20 of the comparator 125c may be directly coupled to the power supply voltage VDD without passing through the PMOS transistors T23, switches S7, and S8.

출력부(127)는 검출 제어 신호 DATA(109) 및 지연된 입력 제어 신호 EN(103)이 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호 SAEN(112)를 생성한다. 출력부(127)는 예를 들어, 1개의 NAND 게이트 G4와 3개의 인버터 I6, I7 및 I8로 구성된 회로로 구현될 수 있지만 이에 한정되는 것은 아니며, 검출 제어 신호 DATA(109) 및 지연된 입력 제어 신호 EN(103)이 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호 SAEN(112)를 생성하는 논리곱(AND) 동작을 수행하는 다른 회로로도 구현이 가능함은 물론이다. The output unit 127 generates the sense amplifier enable signal SAEN 112 that is activated when both the detection control signal DATA 109 and the delayed input control signal EN 103 are activated. The output unit 127 may be implemented as, for example, but not limited to, a circuit including one NAND gate G4 and three inverters I6, I7, and I8, and the detection control signal DATA 109 and the delayed input control signal. The EN 103 may be implemented in another circuit that performs an AND operation that generates the sense amplifier enable signal SAEN 112 that is activated when all of the EN 103 are activated.

도 7a의 센스 엠프 인에이블 신호(SAEN) 발생 회로에서 제2 지연부(129)는 선택적인 회로로서 도 7b에 도시된 바와 같이 생략이 가능하다. In the sense amplifier enable signal SAEN generation circuit of FIG. 7A, the second delay unit 129 is an optional circuit and may be omitted as illustrated in FIG. 7B.

이하, 도 7a 내지 도 9를 참조하여, 본 발명의 실시예들에 따른 센스 엠프 인에이블 신호(SAEN) 발생 회로의 동작을 구체적으로 설명한다. 이하, 기준 전압 VREF이 1.1볼트라고 가정한다. Hereinafter, an operation of the sense amplifier enable signal SAEN generation circuit according to embodiments of the present invention will be described in detail with reference to FIGS. 7A to 9. Hereinafter, it is assumed that the reference voltage VREF is 1.1 volts.

먼저, 비트 라인 프리차지 구간(P0)에는 제2 블록 선택 신호 MS<3:0>이 모두 로우이므로 입력부(121)의 NOR 게이트 G1, G2와 NAND 게이트 G3를 거친 입력 제어 신호 IN(101)은 로우 상태를 유지하고, 두개의 인버터 I1 및 I2를 거친 지연된 입력 제어 신호 EN(103)이 로우 상태를 유지하며, EN(103)이 로우이므로 PMOS 트랜지스터 T3이 턴온되어 지연 제어 신호 OUTN(105)이 하이 상태를 유지한다(도 9 참조). 이 때, 입력 제어 신호 IN(103)이 로우이므로 검출부(125)를 구성하는 PMOS 트랜지스터 T18 및 T21이 모두 턴온되어 노드 N1의 전압 DATA(109)가 하이값을 가지고 노드 N2의 전압도 하이 값으로 프리 차지된다. 출력부(127)의 입력인 검출 제어 신호 DATA(109)가 하이이고 지연된 입력 제어 신호 EN(103)이 로우이므로 출력부(127)의 출력인 SAEN(112)는 로우 상태를 가진다. First, since the second block selection signals MS <3: 0> are all low in the bit line precharge period P0, the input control signal IN 101 passing through the NOR gates G1 and G2 and the NAND gate G3 of the input unit 121 is The low state, the delayed input control signal EN 103 through the two inverters I1 and I2 remain low, and the EN 103 is low, so that the PMOS transistor T3 is turned on to delay the delay control signal OUTN 105. It remains high (see FIG. 9). At this time, since the input control signal IN 103 is low, both the PMOS transistors T18 and T21 constituting the detector 125 are turned on so that the voltage DATA 109 of the node N1 has a high value and the voltage of the node N2 also has a high value. Free charge. Since the detection control signal DATA 109 that is the input of the output unit 127 is high and the delayed input control signal EN 103 is low, the SAEN 112 that is the output of the output unit 127 has a low state.

비트 라인 프리 차지 구간 이후, 서브 워드 라인 활성화 동작을 위해 제2 블록 선택 신호 MS<0:3>(88) 중 하나가 하이로되면-여기서는 MS<0>이 하이로 된 경우를 예로 들어 설명함-IN(101)이 하이로 되고 짧은 딜레이(△t)후 EN(103)이 순차적으로 하이가 되고 OUTN(105)이 하이에서 감소하기 시작한다(도 9 참조). OUTN(105)이 하이에서 감소하기 시작하여 VREF(107) 보다 큰 값을 가지는 구간(P1) 동안에는 하이 상태의 IN(101)에 의해 T4가 턴온된 상태에서 차동 증폭 동작에 의해 트랜지스터 T17를 통한 경로보다 트랜지스터 T16 경로쪽으로 전류가 흐르므로 N1 노드의 전압 DATA(109)는 로우 상태가 되고 N2 노드의 전압은 하이 상태가 된다. OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은 값으로 떨어지는 순간부터 하이 상태의 IN(101)에 의해 T4가 턴온된 상태에서 차동 증폭 동작에 의해 T16 경로를 통해 전류가 흐르는 대신 T17 경로를 통해 전류가 흐르므로 N2 노드의 전압은 로우로 천이되고 N1 노드의 전압 DATA는 하이로 천이된다. 따라서, OUTN(105)이 하이에서 감소하기 시작하여 VREF(107)보다 작은값으로 떨어지는 순간부터 DATA(109)는 하이, EN은 하이므로 센스 엠프 인에이블 신호 SAEN(112)은 하이가 된다. 여기서, 기준 전압 VREF(107)는 외부의 기준 전압 발생회로(미도시)로부터 제공될 수 있으며, 기준 전압 VREF(107)의 크기는 조절될 수 있다.After the bit line precharge period, if one of the second block select signals MS <0: 3> 88 goes high for the sub word line activation operation, the case where MS <0> goes high will be described as an example. IN 101 goes high and EN 103 goes sequentially high after a short delay DELTA t and OUTN 105 begins to decrease at high (see FIG. 9). During the period P1 where OUTN 105 begins to decrease at high and has a value greater than VREF 107, the path through transistor T17 by the differential amplification operation with T4 turned on by IN 101 in the high state. Since the current flows toward the transistor T16 path, the voltage DATA 109 of the N1 node goes low and the voltage of the N2 node goes high. From the moment OUTN 105 begins to decrease at high and falls to a value less than VREF 107, current flows through the T16 path by differential amplification with T4 turned on by IN 101 in the high state. As current flows through the path T17, the voltage at node N2 transitions low and the voltage DATA at node N1 transitions high. Therefore, from the moment OUTN 105 begins to decrease at high and falls to a value smaller than VREF 107, DATA 109 is high and EN is low, so sense amplifier enable signal SAEN 112 is high. Here, the reference voltage VREF 107 may be provided from an external reference voltage generation circuit (not shown), and the magnitude of the reference voltage VREF 107 may be adjusted.

따라서, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제2 블록 선택 신호 MS<0:3>(88)를 이용하여 서브 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로에 연동될 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 기준 전압 VREF(107)의 크기를 조절함으로써 조절할 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제1 지연부(123)의 RC 지연(Resistance Capacitance delay)을 이용하여 조절될 수 있다. 또한, 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점은 제2 지연부(129)의 커패시턴스의 미세 조정을 통하여 조절될 수 있다. Accordingly, the time point at which the sense amplifier enable signal SAEN 112 is activated may be linked to the row address signal path until the sub word line is activated using the second block selection signal MS <0: 3> 88. have. In addition, the timing at which the sense amplifier enable signal SAEN 112 is activated may be adjusted by adjusting the size of the reference voltage VREF 107. In addition, the time point at which the sense amplifier enable signal SAEN 112 is activated may be adjusted using the RC delay of the first delay unit 123. In addition, the time point at which the sense amplifier enable signal SAEN 112 is activated may be adjusted through fine adjustment of the capacitance of the second delay unit 129.

도 9는 시뮬레이션 조건을 PVT 변이에 따른 FAST, TYP, SLOW 모드로 변화시켜가면서 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점의 변화를 나타낸다. 일반적으로 PVT 변이에 따라 SLOW 모드에서의 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연에 비해 FAST 모드에서의 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연은 1/2 정도로서 큰 차이를 보인다. 그러나, 본 발명의 일 실시예에 따라 발생된 센스 엠프 인에이블 신호는, 도 9에 도시된 바와 같이, SLOW 모드에서의 제2 블록 선택 신호(88)이 활성화된 이후부터 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연이 15.3 n이고, FAST 모드에서의 제2 블록 선택 신호(88)이 활성화된 이후부터 센스 엠프 인에이블 신호 SAEN(112)가 활성화되는 시점까지의 시간 지연이 16.4 n이므로, PVT 변이에 따라 약 6.7%((16.4-15.3) x 100 / 16.3)의 변이를 보이므로 PVT 변이에 따라 거의 영향을 받지 않음을 알 수 있다. 9 illustrates a change in the timing at which the sense amplifier enable signal SAEN 112 is activated while changing the simulation condition to FAST, TYP, and SLOW modes according to the PVT variation. In general, the time delay from when the sense amplifier enable signal SAEN 112 is activated in the FAST mode to the time delay until the sense amplifier enable signal SAEN 112 is activated in the SLOW mode according to the PVT transition. Is about 1/2, which makes a big difference. However, the sense amplifier enable signal generated according to an embodiment of the present invention is the sense amplifier enable signal SAEN after the second block selection signal 88 in the SLOW mode is activated, as shown in FIG. 9. The time delay until the point at which 112 is activated is 15.3 n, and the time delay from the time when the second block selection signal 88 in the FAST mode is activated until the time at which the sense amplifier enable signal SAEN 112 is activated. Since this is 16.4 n, the variation of PVT variation is about 6.7% ((16.4-15.3) x 100 / 16.3), so it can be seen that it is hardly affected by the PVT variation.

도 10은 본 발명의 일실시예에 따른 PVT 변이에 따른 tRCD 값을 시뮬레이션 한 결과를 나타낸 그래프이다. 10 is a graph showing a result of simulating a tRCD value according to PVT variation according to an embodiment of the present invention.

도 10을 참조하면, DRAM의 tRCD 값은 외부 핀으로부터 입력된 /RAS(Row Address Strobe) 신호 천이후 /CAS(Column Address Strobe) 신호 천이시까지의 시간으로서 PVT 변이에 따른 FAST, TYP, SLOW 모드별로 10% 이내의 변이를 보이며, PVT 변이의 영향이 작음을 알 수 있다. Referring to FIG. 10, the tRCD value of the DRAM is a time from the transition of the / RAS (Row Address Strobe) signal inputted from the external pin to the transition of the / CAS (Column Address Strobe) signal, and the FAST, TYP, and SLOW modes according to PVT transition The variation was less than 10% and the effect of PVT variation was small.

본 발명에서 사용되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 당분야에 종사하는 기술자의 의도 또는 관례에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.Terms used in the present invention are terms defined in consideration of functions in the present invention, which may vary according to the intention or practice of those skilled in the art, and the definitions should be made based on the contents of the present invention. .

상기와 같은 센스 엠프 인에이블 신호 발생 회로, 이를 가지는 메모리 장치 및 센스 엠프 인에이블 신호 발생 방법에 따르면, 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 이용하여 센스 엠프 인에이블 신호를 활성화시킨다. 또한, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시킨다. 따라서, 워드 라인이 활성된 후 센스 엠프 인에이블 신호(SAEN)가 활성화 될 때까지의 센싱 마진이 PVT 변이의 영향을 받는 것을 줄일 수 있다. According to the above-described sense amplifier enable signal generating circuit, a memory device having the same, and a method of generating the sense amplifier enable signal, the sense amplifier enable signal is generated by using a signal interworking with the row address signal path until the word line is activated. Activate. In addition, when the signal interworking with the row address signal path is activated, the sense amplifier enable signal is activated using a predetermined reference voltage. Therefore, the sensing margin from the activation of the word line until the sense amplifier enable signal SAEN is activated can be reduced.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (26)

워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 입력받는 입력부; 및 An input unit configured to receive a signal interlocked with a row address signal path until a word line is activated; And 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로. And a sense amplifier enable signal generator configured to activate a sense amplifier enable signal based on a signal linked to the activated row address signal path when a signal interworking with the row address signal path is activated. Sense amplifier enable signal generation circuit. 제1항에 있어서, 상기 센스 엠프 인에이블 신호 발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로. The memory device of claim 1, wherein the sense amplifier enable signal generator activates the sense amplifier enable signal using a predetermined reference voltage when a signal interworking with the row address signal path is activated. Sense amplifier enable signal generation circuit. 제2항에 있어서, 상기 입력부는 상기 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.3. The sense amplifier enable signal generation of a memory device of claim 2, wherein the input unit generates an input control signal that is activated in response to a signal associated with a row address signal path until the word line is activated. Circuit. 제3항에 있어서, 상기 센스 엠프 인에이블 신호 발생부는The method of claim 3, wherein the sense amplifier enable signal generator 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로 우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부; 및A first delay that is precharged to a first state during a bitline precharge period and generates a delay control signal that transitions to a second state in response to the input control signal when a signal interworking with the low address signal path is activated part; And 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로. And a signal generator for activating a sense amplifier enable signal based on the delay control signal and a predetermined reference voltage when the signal associated with the row address signal path is activated. Generation circuit. 제4항에 있어서, 상기 제1 지연부는 저항-커패시터 지연을 조절하여 상기 지연 제어 신호의 상태 천이시 경사(slope)를 1차적으로 조절하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The sense amplifier enable signal generating circuit of claim 4, wherein the first delay unit adjusts a resistance-capacitor delay to adjust a slope of the delay control signal when the state transition of the delay control signal occurs. . 제5항에 있어서, The method of claim 5, 상기 지연 제어 신호의 상태 천이시 경사(slope)를 2차적으로 미세 조절하는 제2 지연부를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.And a second delay unit configured to finely adjust a slope in the state transition of the delay control signal. 2. 제4항에 있어서, 상기 신호발생부는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 상기 소정의 기준 전압보다 작아지는 경우에 상기 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The signal generator of claim 4, wherein the signal generator activates the sense amplifier enable signal when the delay control signal becomes smaller than the predetermined reference voltage when the signal interworking with the row address signal path is activated. And a sense amplifier enable signal generating circuit of the memory device. 제7항에 있어서, 상기 입력부는 상기 입력 제어 신호를 소정 시간 지연시킨 지연된 입력 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The sense amplifier enable signal generating circuit of claim 7, wherein the input unit generates a delayed input control signal obtained by delaying the input control signal by a predetermined time. 제8항에 있어서, 상기 신호 발생부는The method of claim 8, wherein the signal generator 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 상기 지연 제어 신호와 소정의 기준 전압을 비교하여 검출 제어 신호를 생성하는 검출부; 및A detector configured to generate a detection control signal by comparing the delay control signal with a predetermined reference voltage in response to the input control signal when the signal associated with the row address signal path is activated; And 상기 검출 제어 신호와 상기 지연된 입력 제어 신호에 기초하여 상기 센스 엠프 인에이블 신호를 생성하는 출력부를 포함하는 것을 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.And an output unit configured to generate the sense amplifier enable signal based on the detection control signal and the delayed input control signal. 제9항에 있어서, 상기 검출부는 The method of claim 9, wherein the detection unit 상기 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형성하는 인에이블부; An enabler configured to form a first power supply voltage and a current path in response to the input control signal; 상기 비트라인 프리차지 구간동안 로우 상태의 입력 제어 신호에 응답하여 상기 검출 제어 신호를 프리차지시키는 프리자치부; 및A pre-charger for precharging the detection control signal in response to an input control signal in a low state during the bit line precharge period; And 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호가 하이에서 감소하기 시작하여 상기 기 준 전압보다 큰 값을 가지는 동안에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 검출 제어 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.When the signal associated with the row address signal path is activated after the bit line precharge, the delay control signal begins to decrease at high and has a low state while the signal is smaller than the reference voltage while having a value greater than the reference voltage. And a comparator for generating a detection control signal that transitions to a high state from the moment it falls to a value. 제9항에 있어서, 상기 출력부는 The method of claim 9, wherein the output unit 상기 검출 제어 신호 및 상기 지연된 입력 제어 신호가 모두 활성화된 경우 활성화되는 센스 엠프 인에이블 신호를 생성하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.And generating a sense amplifier enable signal that is activated when both the detection control signal and the delayed input control signal are activated. 제1항에 있어서, 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 복수의 블록들 중 하나를 선택하기 위한 블록 선택 신호인 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The sense amplifier enable signal generation circuit of claim 1, wherein the signal interworking with the row address path is a block selection signal for selecting one of a plurality of blocks of a memory cell array. 제1항에 있어서, 상기 로우 어드레스 경로와 연동된 신호는 메모리 셀 어레이의 정상 셀 블록들 또는 리던던시 셀 블록들 중 하나를 선택하기 위한 블록 선택 신호인 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The sense amplifier enable signal of claim 1, wherein the signal interworking with the row address path is a block selection signal for selecting one of normal cell blocks and redundancy cell blocks of a memory cell array. Generation circuit. 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호에 응답하여 제1 전원 전압과 전류 경로를 형 성하는 인에이블부; An enable unit configured to form a first power supply voltage and a current path in response to an input control signal activated in response to a signal interlocked with the row address signal path until the word line is activated; 비트라인 프리차지 구간동안 입력 제어 신호에 응답하여 검출 제어 신호를 제2 전원 전압으로 프리차지시키는 프리자치부; 및A pre-charger for precharging the detection control signal to the second power supply voltage in response to the input control signal during the bit line precharge period; And 상기 비트 라인 프리 차지 이후에 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 입력 제어 신호에 응답하여 제1 상태에서 제2 상태로 천이하는 지연 제어 신호와 소정의 기준 전압에 기초하여 검출 제어 신호를 생성하는 비교부를 포함하되, Detection control based on a predetermined reference voltage and a delay control signal that transitions from a first state to a second state in response to the input control signal when a signal interworking with the row address signal path is activated after the bit line precharge. Comparing unit for generating a signal, 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 검출 제어 신호와 상기 입력 제어 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로. And a sense amplifier enable signal is activated based on the detection control signal and the input control signal when a signal interworking with the row address signal path is activated. 제14항에 있어서, 상기 지연 제어 신호는 상기 비트라인 프리차지 구간동안에는 상기 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 상기 제2 상태로 천이하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로. 15. The method of claim 14, wherein the delay control signal is precharged to the first state during the bit line precharge period, and when the signal associated with the row address signal path is activated, the delay control signal is in response to the input control signal. A sense amplifier enable signal generation circuit of a memory device, characterized in that transition to a state. 제14항에 있어서, 상기 검출 제어 신호는 상기 지연 제어 신호가 상기 기준 전압보다 큰 경우에는 로우 상태를 가지고 상기 기준 전압 보다 작은값으로 떨어지는 순간부터 하이 상태로 천이하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.15. The sense device of claim 14, wherein when the delay control signal is greater than the reference voltage, the detection control signal transitions to a high state from a moment when the delay control signal falls to a value smaller than the reference voltage. Amplifier enable signal generation circuit. 제14항에 있어서, 상기 비교부는 상기 지연 제어 신호를 제1 차동 입력단으로 제공받고 상기 기준 전압을 제2 차동 입력단으로 제공받아 상기 지연 제어 신호를 출력하는 차동 증폭기를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The memory device of claim 14, wherein the comparator comprises a differential amplifier configured to receive the delay control signal to a first differential input terminal and to receive the reference voltage to a second differential input terminal to output the delay control signal. Sense amplifier enable signal generation circuit. 제17항에 있어서, 상기 비교부는 상기 제2 전원 전압과 결합된 저항 역할을 하는 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.18. The sense amplifier enable signal generation circuit of claim 17, wherein the comparator further comprises a PMOS transistor serving as a resistor coupled to the second power supply voltage. 제14항에 있어서, 상기 입력 제어 신호를 지연시킨 지연된 입력 제어 신호와 상기 검출 제어 신호가 모두 활성화된 경우 상기 센스 엠프 인에이블 신호를 활성화시키는 출력부를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 회로.The sense amplifier of claim 14, further comprising an output unit configured to activate the sense amplifier enable signal when both the delayed input control signal and the detection control signal which delay the input control signal are activated. Enable signal generation circuit. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;A memory cell array including a plurality of memory cells; 소정의 기준 전압을 발생하는 기준 전압 발생부;A reference voltage generator for generating a predetermined reference voltage; 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 센스 엠프 인에이블 신호 발생 회로; 및A sense amplifier enable signal generation circuit for activating a sense amplifier enable signal based on a signal associated with the activated row address signal path when a signal associated with the row address signal path until the word line is activated; And 상기 센스 엠프 인에이블 신호에 응답하여 상기 메모리 셀들에 결합된 비트라인쌍에 형성된 전압차를 감지하여 증폭하는 감지 증폭기를 포함하는 것을 특징으로 하는 메모리 장치. And a sense amplifier configured to sense and amplify a voltage difference formed in a pair of bit lines coupled to the memory cells in response to the sense amplifier enable signal. 제20항에 있어서, 상기 센스 엠프 인에이블 신호 발생 회로는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치. 21. The memory device of claim 20, wherein the sense amplifier enable signal generation circuit activates the sense amplifier enable signal using a predetermined reference voltage when a signal interworking with the row address signal path is activated. . 제21항에 있어서, 상기 센스 엠프 인에이블 신호 발생 회로는The circuit of claim 21, wherein the sense amplifier enable signal generation circuit comprises: 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 입력부; An input unit configured to generate an input control signal activated in response to a signal associated with the row address signal path; 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 제1 지연부; 및A first delay unit which is precharged to a first state during a bit line precharge period and generates a delay control signal that transitions to a second state in response to the input control signal when a signal interworking with the row address signal path is activated ; And 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신호와 상기 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 신호 발생부를 포함하는 것을 특징으로 하는 메모리 장치. And a signal generator configured to activate a sense amplifier enable signal based on the delay control signal and the predetermined reference voltage when a signal interworking with the row address signal path is activated. 워드 라인이 활성화될 때까지의 로우 어드레스 신호 경로와 연동된 신호를 생성하는 단계; 및Generating a signal associated with a row address signal path until the word line is activated; And 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 활성화된 로우 어드레스 신호 경로와 연동된 신호에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 방법. And enabling a sense amplifier enable signal based on a signal associated with the activated row address signal path when a signal interworking with the row address signal path is activated. Signal generation method. 제23항에 있어서, 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 소정의 기준 전압을 이용하여 상기 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 방법. 24. The method of claim 23, wherein activating the sense amplifier enable signal comprises activating the sense amplifier enable signal using a predetermined reference voltage when a signal interworking with the row address signal path is activated. A method of generating a sense amplifier enable signal of a memory device. 제24항에 있어서, 상기 센스 엠프 인에이블 신호 발생 방법은 The method of claim 24, wherein the sense amplifier enable signal generation method comprises: 상기 로우 어드레스 신호 경로와 연동된 신호에 응답하여 활성화되는 입력 제어 신호를 생성하는 단계; 및Generating an input control signal that is activated in response to a signal associated with the row address signal path; And 비트라인 프리차지 구간동안에는 제1 상태로 프리 차지되어 있다가 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화되면 상기 입력 제어 신호에 응답하여 제2 상태로 천이하는 지연 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 방법. Generating a delay control signal which is precharged to the first state during the bit line precharge period and transitions to the second state in response to the input control signal when a signal interlocked with the row address signal path is activated; A method of generating a sense amplifier enable signal of a memory device. 제25항에 있어서, 상기 센스 엠프 인에이블 신호를 활성화시키는 단계는The method of claim 25, wherein activating the sense amplifier enable signal comprises: 상기 로우 어드레스 신호 경로와 연동된 신호가 활성화된 경우 상기 지연 제어 신 호와 소정의 기준 전압에 기초하여 센스 엠프 인에이블 신호를 활성화시키는 것을 특징으로 하는 메모리 장치의 센스 엠프 인에이블 신호 발생 방법.And a sense amplifier enable signal is activated based on the delay control signal and a predetermined reference voltage when a signal interworking with the row address signal path is activated.
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