KR20080065346A - Semiconductor memory apparatus - Google Patents

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Abstract

A semiconductor memory apparatus is provided to prevent error of a sensing operation of a second bit line pair after the second bit line pair is equalized without floating the second bit line pair disabled during sensing amplification of a first bit line pair enabled in the semiconductor memory apparatus where one sense amplifier senses and amplifies two bit line pairs. A first equalizing part(110) enables a first bit line pair to have an equal voltage level according to a second bit line separation signal. A first connection part(210) connects or disconnects the first bit line pair to/from a first electrode and a second electrode according to a first bit line separation signal. A precharging part(400) precharges the first bit line pair and a second bit line pair according to a bit line equalization signal. A sense amplifier(300) senses and amplifies one of the first or the second bit line pair according to a sense amplifier control signal. A second connection part(220) connects or disconnects the second bit line pair to/from the first electrode and the second electrode according to the second bit line separation signal. A second equalizing part(120) enables the second bit line pair to have an equal voltage level according to the first bit line separation signal.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}Semiconductor Memory Apparatus

도 1은 종래 기술에 따른 반도체 메모리 장치의 회로도,1 is a circuit diagram of a semiconductor memory device according to the prior art;

도 2는 도 1에 따른 반도체 메모리 장치의 동작 타이밍도,2 is an operation timing diagram of the semiconductor memory device according to FIG. 1;

도 3은 본 발명에 따른 반도체 메모리 장치의 블록도,3 is a block diagram of a semiconductor memory device according to the present invention;

도 4는 도 3에 따른 반도체 메모리 장치의 일 실시예를 나타낸 회로도이다.4 is a circuit diagram illustrating an embodiment of the semiconductor memory device of FIG. 3.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

110 : 제1 이퀄라이징부 120 : 제2 이퀄라이징부110: first equalizing unit 120: second equalizing unit

210 : 제1 연결부 220 : 제2 연결부210: first connection portion 220: second connection portion

300 : 센스 앰프 400 : 프리차징부300: sense amplifier 400: precharging unit

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor memory device.

도 1은 종래 기술에 따른 반도체 메모리 장치의 회로도이다.1 is a circuit diagram of a semiconductor memory device according to the prior art.

도시한 것과 같이, 종래의 반도체 메모리 장치는 센스 앰프 제어 신호(rto,sb)에 의해 제1 비트 라인쌍(BL1,BBL1) 또는 제2 비트 라인쌍(BL2,BBL2)에 실린 데이터를 센싱하는 크로스되어 연결한 제1,제2 엔모스 트랜지스터(NM1,NM2)및 제1,제2 피모스 트랜지스터(PM1,PM2)로 구성된 센스 앰프, 제1 비트 라인 분리 신호(bish)에 의해 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 센스 앰프를 분리 또는 연결하는 제3,제4 엔모스 트랜지스터(NM3,NM4), 제2 비트 라인 분리 신호(bisl)에 의해 제2 비트 라인쌍(BL2,BBL2)과 상기 센스 앰프를 분리 또는 연결하는 제5,제6 엔모스 트랜지스터(NM5,NM6), 비트 라인 이퀄라이제이션 신호(bleq)에 의해 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 각각 이퀄라이징하는 제7 엔모스 트랜지스터(NM7)와 제8 엔모스 트랜지스터(NM8), 상기 비트 라인 이퀄라이제이션 신호(bleq)에 의해 프리차지 전압(Vblp)으로 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 프리차징하는 제9 엔모스 트랜지스터(NM9)와 제10 엔모스 트랜지스터(NM10)로 구성된다.As shown in the drawing, the conventional semiconductor memory device senses data loaded on the first bit line pair BL1 and BBL1 or the second bit line pair BL2 and BBL2 by sense amplifier control signals rto and sb. The first and second NMOS transistors NM1 and NM2 and the first and second PMOS transistors PM1 and PM2, and the first bit line by a first bit line separation signal bish. Second and second bit line pairs BL2 and BBL2 by third and fourth NMOS transistors NM3 and NM4 and second bit line separation signals bisl which separate or connect line pairs BL1 and BBL1 to the sense amplifiers. ) And the first bit line pair BL1 and BBL1 and the second bit line by fifth and sixth NMOS transistors NM5 and NM6 and a bit line equalization signal bleq separating or connecting the sense amplifier. A seventh NMOS transistor NM7 and an eighth NMOS transistor NM8 equalizing the pairs BL2 and BBL2, respectively, A ninth NMOS transistor NM9 for precharging the first bit line pair BL1 and BBL1 and the second bit line pair BL2 and BBL2 with a precharge voltage Vblp by an equalization signal bleq. And the tenth NMOS transistor NM10.

이와 같이 구성된 반도체 메모리 장치의 동작을 도 2를 참조하여 설명하면 다음과 같다.The operation of the semiconductor memory device configured as described above will be described with reference to FIG. 2.

대기 모드(standby mode)시 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이 레벨이다. 따라서, 상기 제3, 제4, 제5 및 제6 엔모스 트랜지스터(NM3,NM4,NM5,NM6)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)이 연결된다.In the standby mode, the first and second bit line separation signals bish and bisl and the bit line equalization signal bleq are both at a high level. Accordingly, the third, fourth, fifth, and sixth NMOS transistors NM3, NM4, NM5, and NM6 are all turned on so that the first bit line pair BL1, BBL1 and the second bit line pair BL2 are turned on. , BBL2) is connected.

또한, 상기 제7, 제8, 제9 및 제10 엔모스 트랜지스터(NM7,NM8,NM9,NM10)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징하고 상기 프리차징 전압(Vblp)으로 프리차징한다. 이때 상기 센스 앰프는 상기 센스 앰프 제어 신호(rto,sb)가 상기 프리차징 전압(Vblp) 레벨이므로 센싱 동작을 수행하지 않는다.In addition, the seventh, eighth, ninth, and tenth NMOS transistors NM7, NM8, NM9, and NM10 are all turned on so that the first bit line pair BL1, BBL1 and the second bit line pair BL2 are turned on. , BBL2 is equalized and precharged to the precharging voltage Vblp. In this case, the sense amplifier does not perform a sensing operation because the sense amplifier control signals rto and sb are at the level of the precharge voltage Vblp.

그 이후 상기 제1 비트 라인쌍(BL1,BBL1)이 리드(read) 또는 라이트(write) 동작을 위해 활성화(active)되는 모드에서, 상기 제1 비트 라인 분리 신호(bish)는 하이를 유지하고, 상기 제2 비트 라인 분리 신호(bisl)는 로우로 천이하고, 상기 비트 라인 이퀄라이제이션 신호(bleq)는 로우로 천이된다. Thereafter, in the mode in which the first bit line pairs BL1 and BBL1 are active for a read or write operation, the first bit line separation signal remains high. The second bit line separation signal bisl transitions low and the bit line equalization signal bleq transitions low.

따라서 상기 제7 엔모스 트랜지스터(NM7) 및 상기 제8 엔모스 트랜지스터(NM8)는 턴오프되어 이퀄라이징 동작을 수행하지 않는다.또한, 상기 제9,제10 엔모스 트랜지스터(NM9,NM10)는 턴오프되어 프리차징 동작을 수행하지 않는다. Accordingly, the seventh NMOS transistor NM7 and the eighth NMOS transistor NM8 are turned off to not perform an equalizing operation. The ninth and tenth NMOS transistors NM9 and NM10 are turned off. Do not perform a precharging operation.

또한 상기 제3, 제4 엔모스 트랜지스터(NM3,NM4)는 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)을 상기 센스 앰프의 제1 전극(sa)과 제2 전극(sab)과 연결하고, 활성화 모드에서 상기 센스 앰프 제어 신호(rto,sb)가 코아 전압(Vcore) 및 접지 전압(0V)이 되므로 상기 센스 앰프는 상기 제1 비트 라인쌍(BL1,BBL1)을 센싱하여 증폭시킨다. 또한, 상기 제5,제6 엔모스 트랜지스터(NM5,NM6)가 턴오프되므로 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프와 분리되어 플로팅 상태에 있게 된다.In addition, the third and fourth NMOS transistors NM3 and NM4 are turned on to connect the first bit line pair BL1 and BBL1 to the first electrode sa and the second electrode sab of the sense amplifier. In the activation mode, since the sense amplifier control signals rto and sb become the core voltage Vcore and the ground voltage 0V, the sense amplifier senses and amplifies the first bit line pair BL1 and BBL1. In addition, since the fifth and sixth NMOS transistors NM5 and NM6 are turned off, the second bit line pair BL2 and BBL2 are separated from the sense amplifier and are in a floating state.

그 이후 활성화(active) 모드가 끝나면 다시 프리차지 모드(precharge mode)가 되고, 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 상기 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이가 되므로 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)은 연결되며 이퀄라이징과 프리차징을 수행하는 과 정을 반복한다.After that, when the active mode ends, the precharge mode is set again, and the first and second bit line separation signals bish and bisl and the bit line equalization signal bleq become high. The first bit line pair BL1 and BBL1 and the second bit line pair BL2 and BBL2 are connected and repeat the process of performing equalization and precharging.

그런데 긴 시간동안 활성화(active) 모드시 상기 제1 비트 라인쌍(BL1,BBL1) 또는 상기 제2 비트 라인쌍(BL2,BBL2) 중 활성화되는 비트 라인쌍은 상기 센스 앰프에 의해 센싱 및 증폭되지만, 비활성화된 상태에 있는 비트 라인쌍은 상기 센스 앰프로부터 분리되어 플로팅 상태로 있게 된다.However, in the active mode for a long time, the active bit line pair among the first bit line pair BL1 and BBL1 or the second bit line pair BL2 and BBL2 is sensed and amplified by the sense amplifier. Bit line pairs that are in an inactive state are separated from the sense amplifier and are in a floating state.

예를 들면, 상기 제1 비트 라인쌍(BL1,BBL1)은 센싱 및 증폭이 되어 상기 코아 전압(Vcore) 레벨과 접지 전압(0V)을 갖게 되지만, 비활성화된 상태에 있는 제2 비트 라인쌍(BL2,BBL2)은 프리차징 전압(Vblp) 레벨에 고정되지 않고 플로팅되어 전압의 변동이 생긴다. 더욱이 상기 센스 앰프와 상기 제2 비트 라인쌍(BL2,BBL2)을 분리 또는 연결하는 상기 제5,제6 엔모스 트랜지스터(NM5,NM6)에 의한 누설 전류가 상기 제2 비트 라인쌍(BL2,BBL2)에 흘러 들어 상기 제2 비트 라인쌍(BL2,BBL2)의 전압의 변동이 더욱 심해진다. For example, the first bit line pair BL1 and BBL1 are sensed and amplified to have the core voltage Vcore level and the ground voltage 0V, but the second bit line pair BL2 is in an inactive state. , BBL2 is not fixed to the precharging voltage Vblp level and is floated, so that voltage fluctuation occurs. Furthermore, leakage current by the fifth and sixth NMOS transistors NM5 and NM6 separating or connecting the sense amplifier and the second bit line pair BL2 and BBL2 may cause the second bit line pair BL2 and BBL2 to leak. ), The voltage of the second bit line pairs BL2 and BBL2 becomes more severe.

이 결과 그 이후에 진행되는 프리차징 모드에서 상기 제2 비트 라인쌍(BL2,BBL2)이 충분히 프리차징과 이퀄라이징이 수행되지 않는다면 프리차징 모드 후 리드나 라이트 동작이 진행되는 상기 제2 비트 라인쌍(BL2,BBL2)이 활성화(active) 모드에 진입해도 상기 제2 비트 라인쌍(BL2,BBL2)간의 전압차가 존재하고 이로 인해 센스 앰프가 센싱 마진을 확보하지 못하게 되어 오동작을 일으킬 우려가 있다. As a result, if the second bit line pair BL2 and BBL2 are not sufficiently precharged and equalized in the subsequent precharging mode, the second bit line pair in which read or write operations are performed after the precharge mode is performed. Even when BL2 and BBL2 enter an active mode, there is a voltage difference between the second bit line pair BL2 and BBL2, which may cause a sense amplifier to not secure a sensing margin, thereby causing a malfunction.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 하나의 센스 앰프 가 두 비트 라인쌍을 센싱하여 증폭하는 반도체 장치에서 활성화된 제1 비트 라인쌍의 센싱 증폭시 비활성화된 제2 비트 라인쌍이 플로팅되지 않고 제2 비트 라인쌍을 이퀄라이징함으로써 그 이후 제2 비트 라인쌍의 센싱 동작시 오동작을 일으키지 않는 반도체 메모리 장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem. In the semiconductor device in which one sense amplifier senses and amplifies two bit line pairs, a second bit line pair deactivated during sensing amplification of an activated first bit line pair is floated. It is an object of the present invention to provide a semiconductor memory device in which a second bit line pair is equalized, thereby not causing a malfunction in a subsequent sensing operation of the second bit line pair.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는 제2 비트 라인 분리 신호에 따라 제1 비트 라인쌍의 전압 레벨을 동일하게 하는 제1 이퀄라이징부; 제1 비트 라인 분리 신호에 따라 상기 제1 비트 라인쌍을 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제1 연결부; 비트 라인 이퀄라이제이션 신호에 따라 상기 제1 비트 라인쌍과 제2 비트 라인쌍을 프리차징하는 프리차징부; 센스 앰프 제어 신호에 따라 상기 제1 비트 라인쌍 또는 상기 제2 비트 라인쌍 중 하나의 비트 라인쌍을 센싱하여 증폭하는 센스 앰프; 상기 제2 비트 라인 분리 신호에 따라 상기 제2 비트 라인쌍을 상기 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제2 연결부; 및 상기 제1 비트 라인 분리 신호에 따라 제2 비트 라인쌍의 전압 레벨을 동일하게 하는 제2 이퀄라이징부를 포함한다.According to another aspect of the present invention, there is provided a semiconductor memory device including: a first equalizing unit configured to equalize a voltage level of a first bit line pair according to a second bit line separation signal; A first connection part connecting or separating the first bit line pair to a first electrode and a second electrode of a sense amplifier according to a first bit line separation signal; A precharger for precharging the first bit line pair and the second bit line pair according to a bit line equalization signal; A sense amplifier configured to sense and amplify one bit line pair of the first bit line pair or the second bit line pair according to a sense amplifier control signal; A second connection part connecting or separating the second bit line pair to the first electrode and the second electrode of the sense amplifier according to the second bit line separation signal; And a second equalizing unit equalizing a voltage level of a second bit line pair according to the first bit line separation signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리 장치의 블록도이다.3 is a block diagram of a semiconductor memory device according to the present invention.

도시한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 제1,제2 이퀄라이징부(110,120), 제1,제2 연결부(210,220), 센스 앰프(300) 및 프리차징부(400)로 구성된다.As shown, the semiconductor memory device according to the present invention includes the first and second equalizing units 110 and 120, the first and second connecting units 210 and 220, the sense amplifier 300, and the precharging unit 400.

상기 제1 이퀄라이징부(110)는 제2 비트 라인 분리 신호(bisl)가 인에이블 됨에 따라 제1 비트 라인쌍(BL1,BBL1)을 이퀄라이징하고, 상기 제2 이퀄라이징부(120)는 제1 비트 라인 분리 신호(bish)가 인에이블 됨에 따라 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징한다.The first equalizing unit 110 equalizes the first bit line pair BL1 and BBL1 as the second bit line separation signal bisl is enabled, and the second equalizing unit 120 performs a first bit line. As the separation signal bish is enabled, the second bit line pair BL2 and BBL2 are equalized.

상기 제1 및 제2 이퀄라이징부(110,120)는 본 발명의 특징적인 구성 요소로서 상기 제1 비트 라인쌍(BL1,BBL1)이 활성화 되는 경우에 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프(300)로부터 분리 되어 플로팅되는 점을 해결하기 위한 방안으로 상기 제2 비트 라인쌍(BL2,BBL2)이 비활성화하는 모드에서 상기 제2 비트 라인쌍(BL2,BBL2)의 이퀄라이징을 수행하는 것이다. The first and second equalizing units 110 and 120 are characteristic components of the present invention. When the first bit line pairs BL1 and BBL1 are activated, the second bit line pairs BL2 and BBL2 are the senses. As a solution to the floating point separated from the amplifier 300, equalization of the second bit line pair BL2 and BBL2 is performed in a mode in which the second bit line pair BL2 and BBL2 are inactivated.

즉, 활성화 되는 비트 라인의 상기 센스 앰프와 연결시키는 인에이블 신호(제1 또는 제2 비트 라인 분리 신호)로 비활성화 되는 비트 라인의 이퀄라이징 동작을 제어 함으로써 비활성화하는 비트 라인쌍에서 발생하는 플로팅을 막고 비트 라인쌍의 전압 레벨을 동일하게 하는 것이다. 이로 인해 비록 프리차지 전압 레벨(Vblp)과 비트 라인쌍의 전압차가 있더라도 비트 라인쌍간의 전압 레벨이 동일하므로 상기 센스 앰프(300)는 셀로부터 데이터가 실린 비트 라인쌍의 전압차를 감지할수 있으므로 정상적인 동작을 수행할 수 있게 된다. That is, by controlling an equalizing operation of a bit line deactivated by an enable signal (first or second bit line separation signal) that is connected to the sense amplifier of the bit line being activated, it prevents floating occurring in a pair of bit lines that are deactivated. The voltage level of the line pair is made equal. As a result, even though there is a voltage difference between the precharge voltage level Vblp and the bit line pair, since the voltage level between the bit line pair is the same, the sense amplifier 300 can detect the voltage difference between the bit line pair loaded with data from the cell. You can perform the operation.

상기 제1,제2 이퀄라이징부(110,120)는 상기 제1,제2 비트 라인 분리 신호(bish,bisl)에 의해 상기 이퀄라이징부(110,120)를 제어 한다는 것 외의 구성은 일반적인 이퀄라이징 회로를 사용하여 구현할 수 있다. 다만, 본 발명에서는 이퀄 라이징 회로의 제어 신호로서 상기 비트 라인 이퀄라이제이션 신호(bleq)가 아닌 상기 제1,제2 비트 라인 분리 신호(bish,bisl)를 사용한다. The first and second equalizers 110 and 120 control the equalizers 110 and 120 by the first and second bit line separation signals bish and bisl, and other configurations may be implemented using a general equalizing circuit. have. However, the present invention uses the first and second bit line separation signals bish and bisl instead of the bit line equalization signal bleq as a control signal of the equalizing circuit.

상기 제1 및 제2 연결부(210,220)는 각각의 비트 라인쌍을 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)과 연결 또는 분리한다. 상기 제1 연결부(210)는 상기 제1 비트 라인 분리 신호(bish)에 따라 상기 제1 비트 라인쌍(BL1,BBL1))과 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)을 연결 또는 분리한다. 상기 제1,제2 연결부(210,220)는 비트 라인과 센스 앰프를 연결 또는 분리하는 스위칭 소자등을 사용하여 구현할 수 있다.The first and second connectors 210 and 220 connect or disconnect the pair of bit lines with the first electrode sa and the second electrode sab of the sense amplifier 300. The first connector 210 is connected to the first bit line pair BL1 and BBL1 and the first electrode sa and the second electrode of the sense amplifier 300 according to the first bit line separation signal bish. Connect or disconnect sab. The first and second connectors 210 and 220 may be implemented using a switching element that connects or disconnects a bit line and a sense amplifier.

상기 제2 연결부(220)는 상기 제2 비트 라인 분리 신호(bisl)에 따라 상기 제2 비트 라인쌍(BL2,BBL2)과 상기 센스 앰프(400)의 제1 전극(sa) 및 제2 전극(sab)을 연결 또는 분리한다.The second connector 220 is connected to the second bit line pair BL2 and BBL2 and the first electrode sa and the second electrode of the sense amplifier 400 according to the second bit line separation signal bisl. connect or disconnect sab).

상기 프리차징부(400)는 비트 라인 이퀄라이제이션 신호(bleq)에 따라 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 상기 프리차징 전압(Vblp)으로 프리차징한다. 상기 프리차징부(400)는 일반적인 프리차징 회로를 사용하여 구현할 수 있다.The precharging unit 400 pre-sets the first bit line pair BL1 and BBL1 and the second bit line pair BL2 and BBL2 to the precharging voltage Vblp according to a bit line equalization signal bleq. Charging. The precharging unit 400 may be implemented using a general precharging circuit.

상기 센스 앰프(300)는 센스 앰프 제어 신호(rto,sb)가 인에이블 됨에 따라 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)중 하나의 비트 라인쌍을 센싱하여 증폭시킨다. 즉, 액티브 동작 모드에서 상기 제1 비트 라인쌍(또는 제2 비트 라인쌍)과 상기 센스 앰프(300)의 제1 전극(sa)과 제2 전극(sab)이 연결되어 상기 제1 비트 라인쌍(또는 제2 비트 라인쌍)을 센싱하여 증폭시킨다. 상 기 센스 앰프(300)는 일반적인 센스 앰프 회로를 사용하여 구현할 수 있다.The sense amplifier 300 has one bit line pair of one of the first bit line pair BL1 and BBL1 and the second bit line pair BL2 and BBL2 as the sense amplifier control signals rto and sb are enabled. Sensing and amplify. That is, in the active operation mode, the first bit line pair (or the second bit line pair), the first electrode sa and the second electrode sab of the sense amplifier 300 are connected to each other to form the first bit line pair. (Or second bit line pair) is sensed and amplified. The sense amplifier 300 may be implemented using a general sense amplifier circuit.

도 4는 도 3에 따른 비트 라인 센스 앰프의 일 실시예를 나타낸 회로도이다.4 is a circuit diagram illustrating an embodiment of a bit line sense amplifier according to FIG. 3.

상기 제1 이퀄라이징부(110)는 상기 제2 비트 라인 분리 신호(bisl)를 게이트에 인가받고 상기 제1 비트 라인쌍(BL1,BBL1)에 소스-드레인이 연결된 제7 엔모스 트랜지스터(NM7)로 구성한다. The first equalizing unit 110 is applied to the seventh NMOS transistor NM7 having the second bit line separation signal bisl applied to a gate and having a source-drain connected to the first bit line pair BL1 and BBL1. Configure.

상기 제2 이퀄라이징부(120)는 상기 제1 비트 라인 분리 신호(bish)를 게이트에 인가받고 상기 제2 비트 라인쌍(BL2,BBL2)에 소스-드레인이 연결된 제8 엔모스 트랜지스터(NM8)로 구성한다. The second equalizer 120 is applied to the eighth NMOS transistor NM8 having the first bit line separation signal applied to a gate and having a source-drain connected to the second bit line pair BL2 and BBL2. Configure.

상기 제1 연결부(210)는 상기 제1 비트 라인 분리 신호(bish)를 각각의 게이트에 인가받고 상기 제1 비트 라인(BL1)과 상기 센스 앰프(300)의 제1 전극(sa)에 소스-드레인이 연결된 제3 엔모스 트랜지스터(NM3)와 상기 제1 비트 라인의 상보 라인(BBL1)과 상기 센스 앰프(300)의 제2 전극(sab)에 소스-드레인이 연결된 제4 엔모스 트랜지스터(NM4)로 구성한다. The first connection unit 210 receives the first bit line separation signal bish at each gate and source-connects the first bit line BL1 and the first electrode sa of the sense amplifier 300. A fourth NMOS transistor NM4 having a source-drain connected to a third NMOS transistor NM3 having a drain connected thereto, a complementary line BBL1 of the first bit line, and a second electrode sab of the sense amplifier 300. ).

상기 제2 연결부(220)는 상기 제2 비트 라인 분리 신호(bisl)를 각각의 게이트에 인가받고 상기 제2 비트 라인(BL2)과 상기 센스 앰프(300)의 제1 전극(sa)에 소스-드레인이 연결된 제5 엔모스 트랜지스터(NM5)와 상기 제2 비트 라인의 상보 라인(BBL2)과 상기 센스 앰프(300)의 제2 전극(sab)에 소스-드레인이 연결된 제6 엔모스 트랜지스터(NM6)로 구성한다.The second connection unit 220 receives the second bit line separation signal bisl at each gate and source-connects the second bit line BL2 and the first electrode sa of the sense amplifier 300. A sixth NMOS transistor NM6 having a source-drain connected to a fifth NMOS transistor NM5 having a drain connected thereto, a complementary line BBL2 of the second bit line, and a second electrode sab of the sense amplifier 300. ).

상기 센스 앰프(300)는 센스 앰프 제어 신호(rto,sb)에 의해 제1 비트 라인쌍(BL1,BBL1)과 제2 비트 라인쌍(BL2,BBL2)중 하나의 비트 라인쌍에 실린 데이터를 센싱하는 크로스되어 연결한 제1,제2 엔모스 트랜지스터(NM1,NM2) 및 제1,제2 피모스 트랜지스터(PM1,PM2)로 구성한다.The sense amplifier 300 senses data carried in one bit line pair of the first bit line pair BL1 and BBL1 and the second bit line pair BL2 and BBL2 by sense amplifier control signals rto and sb. The first and second NMOS transistors NM1 and NM2 and the first and second PMOS transistors PM1 and PM2 are connected to each other.

상기 프리차징부(400)는 비트 라인 이퀄라이제이션 신호(bleq)를 각각의 게이트에 인가받고, 상기 프리차징 전압(Vblp)을 각각의 드레인에 인가받고 소스단이 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)에 연결된 제9 엔모스 트랜지스터(NM9) 및 제10 엔모스 트랜지스터(NM10)로 구성한다.The precharging unit 400 receives a bit line equalization signal bleq at each gate, applies the precharging voltage Vblp to each drain, and a source terminal of the first electrode of the sense amplifier 300. and a ninth NMOS transistor NM9 and a tenth NMOS transistor NM10 connected to the sa and the second electrodes sab.

그 동작 원리는 다음과 같다.The principle of operation is as follows.

대기 모드(standby mode) 또는 프리차징 모드에서는 상기 제1, 제2 비트 라인 분리 신호(bish,bisl) 및 상기 비트 라인 이퀄라이제이션 신호(bleq)가 모두 하이 레벨이므로 종래 기술과 같은 동작을 수행한다. 상기 제1 이퀄라이징부(110) 및 상기 제2 이퀄라이징부(120)가 턴온되고, 상기 제1,제2 연결부(210,220)가 턴온된다. 또한, 상기 프리차징부(400)가 턴온된다.In the standby mode or the precharging mode, the first and second bit line separation signals bish and bisl and the bit line equalization signal bleq are all at a high level, thereby performing the same operation as in the related art. The first equalizing unit 110 and the second equalizing unit 120 are turned on, and the first and second connecting units 210 and 220 are turned on. In addition, the precharging unit 400 is turned on.

즉, 상기 제3, 제4, 제5 및 제6 엔모스 트랜지스터(NM3,NM4,NM5,NM6)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)이 연결된다.That is, the third, fourth, fifth, and sixth NMOS transistors NM3, NM4, NM5, and NM6 are all turned on so that the first bit line pair BL1, BBL1 and the second bit line pair BL2 are turned on. , BBL2) is connected.

또한, 상기 제7, 제8, 제9 및 제10 엔모스 트랜지스터(NM7,NM8,NM9,NM10)가 모두 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)과 상기 제2 비트 라인쌍(BL2,BBL2)을 이퀄라이징하고 상기 프리차징 전압(Vblp)으로 프리차징한다. 이때 상기 센스 앰프(300)는 상기 센스 앰프 제어 신호(rto,sb)가 상기 프리차징 전압(Vblp)이므로 센싱 동작을 수행하지 않는다.In addition, the seventh, eighth, ninth, and tenth NMOS transistors NM7, NM8, NM9, and NM10 are all turned on so that the first bit line pair BL1, BBL1 and the second bit line pair BL2 are turned on. , BBL2 is equalized and precharged to the precharging voltage Vblp. In this case, the sense amplifier 300 does not perform a sensing operation because the sense amplifier control signals rto and sb are the precharging voltage Vblp.

그 이후 도 4의 상기 제1 비트 라인쌍(BL1,BBL1)이 활성화 되는 경우, 상기 제1 비트 라인 분리 신호(bish)는 하이를 유지하고, 상기 제2 비트 라인 분리 신호(bisl)는 로우로 천이하고, 상기 비트 라인 이퀄라이제이션 신호(bleq)는 로우로 천이된다. 따라서, 상기 제7 엔모스 트랜지스터(NM7)는 턴오프되고 상기 제1 비트 라인쌍(BL1,BBL1)은 분리되고 상기 제8 엔모스 트랜지스터(NM8)는 턴온되어 상기 제2 비트 라인쌍(BL2,BBL2)은 이퀄라이징한다. After that, when the first bit line pair BL1 and BBL1 of FIG. 4 are activated, the first bit line separation signal bish remains high and the second bit line separation signal bisl is low. Transition, the bit line equalization signal bleq transitions low. Accordingly, the seventh NMOS transistor NM7 is turned off, the first bit line pair BL1 and BBL1 are separated, and the eighth NMOS transistor NM8 is turned on, so that the second bit line pair BL2, BBL2) equalizes.

또한, 상기 제9,제10 엔모스 트랜지스터(NM9,NM10)는 턴오프되어 프리차징하지 않는다. 또한 상기 제3, 제4 엔모스 트랜지스터(NM3,NM4)는 턴온되어 상기 제1 비트 라인쌍(BL1,BBL1)을 상기 센스 앰프(300)의 제1 전극(sa) 및 제2 전극(sab)과 연결하고 상기 센스 앰프 제어 신호(rto,sb)가 상기 코아 전압(Vcore) 및 접지 전압(0V)이 되므로 상기 제1 비트 라인쌍(BL1,BBL1)을 센싱하여 증폭시킨다. In addition, the ninth and tenth NMOS transistors NM9 and NM10 are turned off and not precharged. In addition, the third and fourth NMOS transistors NM3 and NM4 are turned on so that the first bit line pair BL1 and BBL1 are turned on to the first electrode sa and the second electrode sab of the sense amplifier 300. And the sense amplifier control signals rto and sb become the core voltage Vcore and the ground voltage 0V, thereby sensing and amplifying the first bit line pair BL1 and BBL1.

또한, 상기 제2 비트 라인쌍(BL2,BBL2)은 상기 센스 앰프(300)와 분리되고 상기 제1 비트 라인 분리 신호(bish)가 하이임에 따라 이퀄라이징을 수행하여 종전의 문제점인 플로팅되어 있지 않고 상기 제2 비트 라인쌍(BL2,BBL2)간의 전압 레벨이 동일하게 유지된다. In addition, the second bit line pair BL2 and BBL2 are separated from the sense amplifier 300 and are equalized as the first bit line separation signal is high so that the second bit line pair BL2 and BBL2 are not floated. The voltage level between the second bit line pair BL2 and BBL2 is kept the same.

이로 인해 상기 제2 연결부(220)의 제5,제6 엔모스 트랜지스터(NM5,NM6)가 턴오프됨으로 인한 누설 전류가 상기 제2 비트 라인쌍(BL2,BBL2)에 흘러 들어와도 상기 제2 이퀄라이징부(120)가 동작함으로 인해 상기 제2 비트 라인쌍간(BL2,BBL2)의 전압 레벨은 동일하게 되어 그 다음 상기 제2 비트 라인쌍(BL2,BBL2)이 상기 센스 앰프(300)에 의해 센싱 및 증폭시에도 오동작을 일으키지 않게 된다.As a result, even when leakage currents caused by the fifth and sixth NMOS transistors NM5 and NM6 of the second connector 220 flow into the second bit line pair BL2 and BBL2 flow, the second equalizer Due to the operation of 120, the voltage levels of the second bit line pairs BL2 and BBL2 are the same, and then the second bit line pairs BL2 and BBL2 are sensed and amplified by the sense amplifier 300. It does not cause malfunction even during

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치는 하나의 센스 앰프가 두 비트 라인쌍을 제어하는 반도체 장치에서 비활성화 상태인 비트 라인쌍의 전압이 플로팅되지 않고 이퀄라이징을 시켜줌으로써 비트 라인상의 오동작을 감소시키는 효과가 있다.The semiconductor memory device according to the present invention has the effect of reducing the malfunction on the bit line by equalizing the voltage of the bit line pair in an inactive state in the semiconductor device in which one sense amplifier controls two bit line pairs.

Claims (7)

제2 비트 라인 분리 신호에 따라 제1 비트 라인쌍의 전압 레벨을 동일하게 하는 제1 이퀄라이징부;A first equalizing unit equalizing a voltage level of the first bit line pair according to the second bit line separation signal; 제1 비트 라인 분리 신호에 따라 상기 제1 비트 라인쌍을 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제1 연결부; A first connection part connecting or separating the first bit line pair to a first electrode and a second electrode of a sense amplifier according to a first bit line separation signal; 비트 라인 이퀄라이제이션 신호에 따라 상기 제1 비트 라인쌍과 제2 비트 라인쌍을 프리차징하는 프리차징부;A precharger for precharging the first bit line pair and the second bit line pair according to a bit line equalization signal; 센스 앰프 제어 신호에 따라 상기 제1 비트 라인쌍 또는 상기 제2 비트 라인쌍 중 하나의 비트 라인쌍을 센싱하여 증폭하는 센스 앰프;A sense amplifier configured to sense and amplify one bit line pair of the first bit line pair or the second bit line pair according to a sense amplifier control signal; 상기 제2 비트 라인 분리 신호에 따라 상기 제2 비트 라인쌍을 상기 센스 앰프의 제1 전극과 제2 전극에 연결 또는 분리하는 제2 연결부; 및A second connection part connecting or separating the second bit line pair to the first electrode and the second electrode of the sense amplifier according to the second bit line separation signal; And 상기 제1 비트 라인 분리 신호에 따라 제2 비트 라인쌍의 전압 레벨을 동일하게 하는 제2 이퀄라이징부를 포함하는 반도체 메모리 장치.And a second equalizing unit configured to equalize a voltage level of a second bit line pair according to the first bit line separation signal. 제 1 항에 있어서,The method of claim 1, 상기 센스 앰프가 상기 제1 비트 라인쌍을 센싱 증폭시, 상기 제1 비트 라인 분리 신호가 인에이블 되며 상기 제2 비트 라인 분리 신호는 디스에이블 되고,When the sense amplifier senses and amplifies the first bit line pair, the first bit line separation signal is enabled and the second bit line separation signal is disabled. 상기 센스 앰프가 상기 제2 비트 라인쌍을 센싱 증폭시, 상기 제1 비트 라인 분리 신호가 디스에이블 되고 상기 제2 비트 라인 분리 신호는 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.And when the sense amplifier senses and amplifies the second bit line pair, the first bit line separation signal is disabled and the second bit line separation signal is enabled. 제 2 항에 있어서,The method of claim 2, 프리차지 모드시,In the precharge mode, 상기 제1 비트 라인 분리 신호와 상기 제2 비트 라인 분리 신호가 인에이블 되고, 상기 비트 라인 이퀄라이제이션 신호가 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.And the first bit line separation signal and the second bit line separation signal are enabled, and the bit line equalization signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 제1 이퀄라이징부는,The first equalizing unit, 상기 제2 비트 라인 분리 신호를 게이트에 인가받고, 상기 제1 비트 라인쌍을 각각 소스와 드레인에 연결하는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor receiving the second bit line separation signal from a gate and connecting the first bit line pair to a source and a drain, respectively. 제 1 항에 있어서,The method of claim 1, 상기 제2 이퀄라이징부는,The second equalizing unit, 상기 제1 비트 라인 분리 신호를 게이트에 인가받고, 상기 제2 비트 라인쌍을 각각 소스와 드레인에 연결하는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.And an NMOS transistor receiving the first bit line separation signal from a gate and connecting the second bit line pair to a source and a drain, respectively. 제 1 항에 있어서,The method of claim 1, 상기 제 1 연결부는,The first connection portion, 상기 제1 비트 라인 분리 신호를 게이트에 인가받고, 상기 제1 비트라인과 상기 센스 앰프의 제1 전극을 각각 소스-드레인으로 하는 제1 엔모스 트랜지스터; 및A first NMOS transistor configured to receive the first bit line separation signal from a gate and source-drain the first bit line and the first electrode of the sense amplifier; And 상기 제1 비트 라인 분리 신호를 게이트에 인가받고 상기 제1 비트 라인의 상보 라인과 상기 센스 앰프의 제2 전극을 각각 소스-드레인으로 하는 제2 엔모스 트랜지스터로 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second NMOS transistor configured to receive the first bit line separation signal from a gate and source and drain the complementary line of the first bit line and the second electrode of the sense amplifier, respectively. . 제 1 항에 있어서,The method of claim 1, 상기 제 2 연결부는,The second connection portion, 상기 제2 비트 라인 분리 신호를 게이트에 인가받고, 상기 제2 비트라인과 상기 센스 앰프의 제1 전극을 각각 소스-드레인으로 하는 제1 엔모스 트랜지스터; 및A first NMOS transistor configured to receive the second bit line separation signal from a gate and source-drain the second bit line and the first electrode of the sense amplifier; And 상기 제2 비트 라인 분리 신호를 게이트에 인가받고 상기 제2 비트 라인의 상보 라인과 상기 센스 앰프의 제2 전극을 각각 소스-드레인으로 하는 제2 엔모스 트랜지스터로 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a second NMOS transistor configured to receive the second bit line separation signal from a gate and source-drain the complementary line of the second bit line and the second electrode of the sense amplifier, respectively. .
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